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SRAM（Static RAM）と同様、以前からあるもう1つの揮発性メモリー技術がDRAM（Dynamic RAM）である。SRAMはマイクロプロセッサー中でキャッシュ†として使われる場合がほとんどだが、DRAMは、演算に必要なデータを保管する主記憶として使われる。
†キャッシュ（キャッシュメモリー）＝プロセッサーが稼働中に利用する一時的なデータ保管庫。主記憶との違いには、キャッシュの容量が小さい一方で、より高速応答であるといった点などがあるが、本質的な違いは、コンピューター・プログラムから主記憶にはアクセスできるが、キャッシュのデータにはアクセスできない点である。
このため、DRAMは非常に重要な役割を担っているが、この技術の微細化は頭打ちに近い状態にある（図1）。2016年ごろ、設計ルールでいえば20ナノメートル（nm）付近までは、約4年で半減のペースで微細化が進んでいたが、それ以降は微細化のペースが大きく鈍化し、約10年で半減というペースになった。
図1 DRAMの微細化は2011年を境に大幅ペースダウン
DRAMの設計ルール（最小加工寸法）の推移を、その微細化を可能にした素子技術の工夫と共に示した。設計ルール2001年には150nmだったが、2024年には「1c」、すなわち11～12nmにまで微細化し、2027年には10nmを下回る見通しになっている。ただ、その微細化のペースは鈍っている。2010年ごろまでは設計ルールが約4年で1/2になるペースで微細化が進んでいたが、それ以降は約10年で1/2のペースにペースダウンした。しかも、2016年以降は素子構造にも大きな技術革新がなされていない（SK hynixの資料を基に日経クロステックが作成）
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抜本的な技術革新が不可避
最新の設計ルールは「1c」、または11n～12nm世代とみられている注1）。上記の微細化のペースが変わらなければ、2027～2028年ごろに「9a」、すなわち10nmを割り込むと予測されている。ところが、この実現には技術的課題が山積している（図2）。
注1）DRAMの技術世代は、ロジック半導体の技術世代と同じではない。ロジック半導体の技術世代の数字は、実際の設計の寸法との関係が薄れ、単なる技術の背番号と化しているが、DRAMの場合は、依然として、実際の設計の最小加工寸法を示しているとされている。ただし、30nm世代以降は、「2x」「2y」「2z」「1x」「1y」「1z」「1a」「1b」「1c」といったように、値を曖昧にしか示さないようになっている。
図2 DRAMはキャパシターの容量低下やトランジスタのリーク電流で限界に
DRAMの微細化が鈍った大きな要因は、キャパシターのアスペクト比を50以上に増やすことができず、電荷容量が大幅に減っていることと、トランジスタのリーク電流が増大し続けていることである。微細化を進めるほどオフ時のトランジスタのリーク電流が増大。当初は、オフ時のバイアス電圧を負にするなどの工夫で対処したが、さらに微細化が進むとそれも効かなくなり、キャパシター由来のリーク電流も増えてきた。漏れ電流を補うために、キャパシターをより長くして容量を確保することを迫られる。また、製造プロセスが複雑になり、特に3D実装化が難しい。漏れた電流を補う「リフレッシュ」の回数も増え、DDR5では32ミリ秒（ms）に1度という頻度になっている。結果、DRAMのアクセス時間短縮の妨げにもなっている（出所：日経クロステック）
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2024年12月に開かれた国際学会「2024 IEEE International Electron Devices Meeting（IEDM 2024）」では、韓国SK hynixが“サブ10nm”の技術展望を語ったが、結論としては「既存の技術の延長では技術的課題を乗り越えるのは難しく、垂直ゲートトランジスタ（VGT）や3D DRAMなどの新構造の採用が必要になる」（IEDM 2024 Session 28-4）と述べた。
その1年前のIEDM 2023では、韓国Samsung Electronicsが、やはり既存技術の延長では「物理的限界に近付いている」として、サブ10nm世代では、シリコン（Si）ベースながら、縦型の正帰還（Positive Feedback：PF）トランジスタというやや特殊なトランジスタの利用を提案した。
