UltraSPARC
| UltraSPARC Central processing unit | |
|---|---|
 | |
| Prodotto | dal 1995 al 1997 |
| Progettato da | Sun Microsystems |
| Produttore | Texas Instruments |
| Predecessore | SuperSPARC |
| Successore | UltraSPARC II |
| Specifiche tecniche | |
| Frequenza CPU | 143 MHz / 200 MHz |
| Processo (l. canale MOSFET) | 0.5 µm |
| Set di istruzioni | SPARC V9 |
| N° di core (CPU) | 1 |
| Cache L1 | 32 KB (16 x 2) |
| Cache L2 | 512 KB - 4096 KB |
L'UltraSPARC era un microprocessore sviluppato da Sun Microsystems e prodotto da Texas Instruments che implementava l'instruction set (ISA) SPARC V9. Venne presentato nel 1995 e fu il primo processore basato sull'ISA SPARC V9. Marc Tremblay è stato il co-progettista dell'architettura.
Microarchitettura
[modifica | modifica wikitesto]L'UltraSPARC è un microprocessore superscalare con quattro pipeline con esecuzione in ordine delle istruzioni. La pipeline per i numeri interi ha nove stadi.
Unità funzionali
[modifica | modifica wikitesto]Le unità di calcolo sono versioni semplificate di quelle utilizzate nei processori SuperSPARC. Questo al fine di ottenere frequenze di funzionamento maggiori.
Il register file intero è formato da 32 elementi a 64 bit. L'ISA dello SPARC utilizza la register window e nell'UltraSPARC 8 dei 144 registri sono visibili. Il register file ha sette porte di lettura e tre di scrittura. Il register file dei numeri interi prevede due unità aritmetiche logiche (ALU) e un'unità load/store. Le due ALU possono eseguire operazioni aritmetiche, operazioni logiche e di shift dei byte, ma solo una delle due può eseguire moltiplicazioni o divisioni.
L'unità in virgola mobile è formata da cinque unità funzionali. Una unità esegue le somme e sottrazioni, una le moltiplicazioni, una le divisioni e le radici quadrate. Due unità possono eseguire operazioni SIMD di tipo Visual Instruction Set (VIS). Il register file in virgola mobile contiene 32 elementi a 64 bit. Questa ha cinque porte di lettura e tre di scrittura.
Cache
[modifica | modifica wikitesto]L'UltraSPARC ha due livelli di cache, L1 e L2. Il processore ha un'architettura Harvard e quindi la cache L1 è di due tipi, una per i dati e una per le istruzioni, ognuna di 16 KB.
Il processore richiede una cache di secondo livello obbligatoria. Questa è unificata e ha una capacità compresa tra i 512 KB e i 4 MB di tipo direct-mapped. Questa è costruita con memoria SDRAM sincrona e restituisce i dati in un ciclo di clock. La memoria cache e il processore comunicano alla stessa frequenza di clock e non era prevista la possibilità di utilizzare frequenze inferiori.
Fabbricazione
[modifica | modifica wikitesto]Il processore era formato da 3.8 milioni di transistor ed era fabbricato dalla Texas Instruments con un processo CMOS da 500 nm con quattro livelli di metallizzazione. Il processore non fu fabbricato con un processo BiCMOS dato che in quel periodo il processo in uso presso Texas Instruments non scalava bene a 500 nm e offriva miglioramenti modesti rispetto a quello classico.
Package
[modifica | modifica wikitesto]L'UltraSPARC era racchiuso in un package plastico ball grid array (PBGA).
Bibliografia
[modifica | modifica wikitesto]- Greenley, D. et al. (1995). "UltraSPARC: The next generation superscalar 64-bit SPARC". Proceedings of Compcon '95: pp. 442–451.
- Gwennap, Linley (3 October 1994). "UltraSparc Unleashes SPARC Performance". Microprocessor Report, Volume 8, Number 13.
- Gwennap, Linley (5 December 1994). "UltraSparc Adds Multimedia Instructions". Microprocessor Report.
Altri progetti
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