講師：東北大学大学院工学研究科（未来科学技術共同研究センター 兼務） 准教授 福島 誉史 人工知能社会の本格的な到来により、HPCやモバイル用途だけではなく、ニューロコンピュータや量子コンピュータ、ポスト5Gなど、ロジック/メモリ、アナログ/デジタル混載の新しい半導体システムに対する要求が高まり、世界中で研究開発競争が激化している。この中心となるのが三次元積層半導体(3D-IC)である。本講演では、世界が注目する3D-ICの動向や、東北大で誕生し、我々が牽引してきた3D-ICを基盤とするシステム集積に焦点を当てた世界初の研究開発拠点「GINTI: Global INTegration Initiative」の成果を紹介する。GINTIは、300mmウエハを用いて最先端の3D-ICを一貫して柔軟に試作・製造できる国内唯一、世界でも稀なクリーンルームを東北大学近隣のパナソニック仙台工場（宮城
先端半導体の技術の中でも微細化と並んで今後の半導体性能を大きく左右する、3次元実装技術。その構成技術であるTSV技術について解説します。 TSV技術とは TSV（Through silicon via)技術とは、シリコン貫通電極の意味で、従来Cuワイヤーボンドにてチップを電気的に接続する代わりに、シリコンウェーハー内部に上下貫通する細い穴（ビア）をあけてその内側に金属を埋め込んで電極を作成し、マイクロバンプを通してシリコンチップを電気的かつ機械的に接続する技術です。 TSVのメリットとしては、主に以下3つがあります。 ・処理速度の高速化：TSVを使用することで、ワイヤーボンドに比べてチップ間の距離を短縮することができます。これにより、高速で信号を伝送することができます。また多端子化への対応も可能になります。 ・小型化/高密度化：TSVを使用することで、複数のチップを積層して1つのパッケージ
先端半導体の技術の中でも微細化と並んで今後の半導体性能を大きく左右する、3次元実装技術。その構成技術のである2.5次元実装技術について解説します。 2.5次元実装技術拡大の背景は？ トランジスターの誕生以降現在にいたるまで半導体の成長をけん引してきた基本原理は、1枚の半導体チップに集積するトランジスタ数を増やすムーアの法則でした。 ムーアの法則により2年間で1枚のチップに搭載されるトランジスタが2倍に増加することにより、システムの製造コストは大幅に低下し、また動作周波数等の半導体の性能は性能はアップしてきました。 また技術的には1枚のチップに多くの機能を搭載するSoC（System on a Chip）*¹と呼ばれるモノリシックIC*²化技術が進展してきました。 しかしながらムーアの法則がスローダウンするにしたがい、1枚あたりのチップコストは増加を続け、より多くのトランジスタをワンチップに
先日日本でも量産化に向けて動き出したことが話題になっている先端半導体。その先端半導体の技術の中でも微細化と並んで今後の半導体性能を大きく左右する、3次元実装技術について解説します。 半導体3次元集積化の背景 半導体3次元集積化の背景として、近い将来に社会実装が期待されるAI、自動運転、メタバース等は現在と比較し、莫大なデータ処理が必要となり、演算処理能力の大幅な性能アップが必要となります。 しかし、実際には先端半導体の微細化速度のスローダウンと、物理的な微細化の限界が近づいており、既存の技術だけでは将来的な演算要求性能を達成するのが難しくなることが予想されています。 また環境の問題としては先端半導体の製造コストは、世代を追うごとに上昇し、かつ製造に使用される消費電力も増大しており、サステナブル社会を実現するうえでの課題となっています。 そのため、コスト低減に有効で、低消費電力につながり、ま
注目が集まるチップレット技術で2023年に見られた重要なブレークスルー：SoCからの移行は加速していくか（1/3 ページ） 半導体の微細化による「ムーアの法則」が頭打ちになりつつあるなかで注目が集まるチップレット技術。本稿では今後の発展の展望や2023年にあった重要なブレイクスルーなどを紹介する。 チップレット技術はどのような状況にあるといえるだろうか？ ムーアの法則に基づく微細化のコストメリットが失われつつあると考えれば、マルチダイヘテロジニアス実装のチップレット方式が今後、SoC（System on Chip）設計に置き換わってくるだろうか？ 半導体業界がこの重大局面を迎えようとしている中、チップレット技術の実現に向けて悠長に事を進めているだけでいいのだろうか？ これらの問いに対する明確な答えはまだない。ただ、一つだけ確かなことがある。それは、データセンター、クラウドコンピューティング
半導体製造は今、「デバイス構造の3次元化」という共通課題に直面している。先端品がそろって垂直方向の面積利用に集積化の活路を見出したからだ。複雑な3次元構造を、いかに欠陥なく、高精度に、速く製造できるか。製造装置メーカーへの要求は難解を極める（図1）。 次世代半導体に共通するのは垂直方向の面積を活用する3次元化だ。ロジック半導体はトランジスタ構造の3次元化を深化。DRAMは垂直方向にビットを格納する3D DRAMに向かう。NANDフラッシュメモリーは既に3次元化が進行中だが、400層以上の多層化や、CMOS周辺回路の配置変更などで「より横幅を狭く、縦幅を大きく」する手段を模索する。なお、図中の必要技術は例。図のCuAはCMOS under Arrayの略で、メモリーセルアレーの下部にCMOS周辺回路を積層して密度向上につなげる技術。CoAはCMOS over Arrayの略で、メモリーセルア
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