Field-Effect Transistors in The Design of Integrated Circuits
Field-Effect Transistors in The Design of Integrated Circuits
200
(Billions of US$)
150
100
50
0
1982 1984 1986 1988 1990 1992 1994 1996 1998 2000 2002
Year
{3.J 7PI B TIF | L. L1NB UG | L.97 MB Low- Yes EMS | 1g.6PI B I-ti-Yes
EPS}
{3.J 7PI B TIF | L. L1NB UG | L.97 MB Low- Yes EMS | 1g.6PI B I-ti-Yes
EPS}
{3.J 7PI B TIF | L. L1NB UG | L.97 MB Low- Yes EMS | 1g.6PI B I-ti-Yes
EPS}
{3.J 7PI B TIF | L. L1NB UG | L.97 MB Low- Yes EMS | 1g.6PI B I-ti-Yes
EPS}
{3.J 7PI B TIF | L. L1NB UG | L.97 MB Low- Yes EMS | 1g.6PI B I-ti-Yes
EPS}
• Accumulation
• Depletion
layer
• Inversion
A
B
C
D
Y
nMOS
Pull-up OFF Pull-up ON pull-down
network
Pull-down Z (float) 1
OFF
Pull-down ON 0 X (crowbar)
• nMOS: 1 = ON g1
g2
0
0
0
1
1
0
1
•
b
pMOS: 0 = ON
b b b b
(a) OFF OFF OFF ON
a a a a a
0
0
1
1
0
1
a a a a a
g1 g2 0 0 0 1 1 0 1 1
b b b b b
(c) OFF ON ON ON
a a a a a
g1 g2 0 0 0 1 1 0 1 1
b b b b b
(d) ON ON ON OFF
C D
A B C D
A B
(c)
(d)
C D
A
A B
B
Y Y
C
A C
D
B D
(f)
g g g
a b a b a b
gb gb gb
1: Circuits & Layout Slide 27
Логические элементы и микросхемы
Логические элементы
A B AB
В 0 1 1 1
1 0 0
1 0 1 0
A
0 0 0
Логическая схема
типа «ИЛИ» (дизъюнктор)
Электрическая цепь из двух
1v 1 =1 параллельно подключенных
выключателей
A B AB
1 1 1
1 1 1 0 1
0 1 1
0 0 0
- +
Логическая схема Init
A ¬A
¬1 = 0 1 0 1
- +
1 0
- +
Конъюнктор
• На входы конъюнктора
подаются сигналы 0 или 1
• На выходе конъюнктора
появляются сигналы 0 или
1 в соответствии с
таблицей истинности
Дизъюнктор
• На входы дизъюнктора
подаются сигналы 0 или 1
• На выходе дизъюнктора
появляются сигналы 0 или
1 в соответствии с
таблицей истинности
Инвеpтор
• На входы инвертора
подаются сигналы 0 или 1
• На выходе инвертора
появляются сигналы 1 или
0 в соответствии с
таблицей истинности
Сумматор двоичных чисел
• Все математические действия в
компьютере сводятся к сложению
двоичных чисел
• Основу микропроцессора составляют
сумматоры двоичных чисел
Полусумматор. Арифметическое
сложение двоичных чисел
В каждом разряде образуется сумма цифр
в соответствующих разрядах слагаемых,
при этом возможен перенос единицы в
старший разряд
Очевидно, что Р = А В
Получаем формулу для вычисления S
A B АВ A B S
0 0 0 0 0 0
0 1 1 0 1 1
1 0 1 1 0 1
1 1 1 1 1 0
S = (А В) ¬P (А В) ¬(A B)
A B АВ AB ¬(A B) (А В) ¬(A B)
0 0 0 0 1 0
0 1 1 0 1 1
1 0 1 0 1 1
1 1 1 1 0 0
Теперь, имея элементарные логические выражения,
можно построить логическую схему устройства для
сложения одноразрядных двоичных чисел
(полусумматора)
Логическая схема
двоичного полусумматора
Полусумматор называется так, потому, что
здесь не учитывается перенос единицы из
младшего разряда
(А В) ¬(A B)
А
АВ
И
B (А В) ¬(A B)
¬(А В)
НЕ
АВ И
ИЛИ
Полный одноразрядный сумматор
Должен иметь три входа (А, В и Р0) и два выхода (S и P)
Слагаемые Переносы Сумма
A B P0 P S
0 0 0 0 0
0 1 0 0 1
1 0 0 0 1
1 1 0 1 0
0 0 1 0 1
0 1 1 1 0
1 0 1 1 0
1 1 1 1 1
Триггер
• Важнейшая структурная единица
оперативной памяти и регистров
процессора
• Состоит из двух логических элементов
«ИЛИ» и двух логических элементов «НЕ»
Логическая схема триггера
ИЛИ НЕ
R Q
ИЛИ НЕ
Работа триггера
• В обычном состоянии на входы триггера S и
R подан сигнал «0» и триггер хранит «0».
• При подаче сигнала «1» на вход S триггер
принимает значение на выходе Q значение
«1»
• При подаче сигнала «1» на вход R триггер
возвращается в свое исходное состояние –
хранит «0»