Datasheet

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CS5531/32/33/34
ADCs de 16 bits e 24 bits com ultrabaixo ruído PGIA
Recursos Descrição geral
Chopper Estabilizado PGIA (Amplificador de Os CS5531/32/33/34 são conversores ÿÿ analógico para
Instrumentação de Ganho Programável, 1x a 64x) digital (ADCs) altamente integrados que usam técnicas de
6 nV/ÿHz @ 0,1 Hz (Nenhum ruído 1/f) a 64x 500 balanceamento de carga para obter desempenho de 16 bits
pA Corrente de Entrada com Ganhos >1 (CS5531/33) e 24 bits (CS5532/34). Os ADCs são otimizados
para medir sinais unipolares ou bipolares de baixo nível em
Conversor Analógico-Digital Delta-Sigma
balanças, controle de processos, aplicações científicas e
Erro de linearidade: 0,0007% médicas.
FS Resolução livre de ruído: Até 23 bits
Diferencial de dois ou quatro canais MUX Para acomodar essas aplicações, os ADCs vêm como
dispositivos de dois canais (CS5531/32) ou quatro canais
Ampliação de entrada escalável via calibração ±5
(CS5533/34) e incluem um amplificador de instrumentação
mV para diferencial ±2,5V
estabilizado por corte de ruído muito baixo (6 nV/ÿHz @ 0,1
Entrada VREF escalável : até alimentação analógica Hz) com ganhos selecionáveis de 1×, 2×, 4×, 8×, 16×, 32× e
Interface serial simples de três fios 64×. Esses ADCs também incluem um modulador ÿÿ de
quarta ordem seguido por um filtro digital que fornece vinte
Acionador Schmitt compatível com
taxas de palavras de saída selecionáveis de 6,25, 7,5, 12,5,
SPI e Microwire™ no relógio serial (SCLK)
15, 25, 30, 50, 60, 100, 120, 200, 240, 400, 480, 800, 960,
Registros de calibração R/W por canal Taxas de 1600, 1920, 3200 e 3840 Sps (MCLK = 4,9152 MHz).
palavras selecionáveis: 6,25 a 3.840 Sps
Para facilitar a comunicação entre os ADCs e um
Configurações de fonte de alimentação de rejeição microcontrolador, os conversores incluem uma interface
de 50 ou 60 Hz selecionáveis VA+ = +5 V; VA- = 0 serial simples de três fios que é compatível com SPI e
V; VD+ = +3 V a +5 V VA+ = +2,5 V; VA- = -2,5 V; Microwire com uma entrada Schmitt Trigger no relógio serial (SCLK).
VD+ = +3 V a +5 V VA+ = +3 V; VA- = -3V; VD+ =
+3V Alta faixa dinâmica, taxas de saída programáveis e opções
flexíveis de fonte de alimentação tornam esses ADCs
soluções ideais para balanças de pesagem e aplicações de
controle de processos.
INFORMAÇÕES SOBRE PEDIDOS

Consulte a página 48
VA + C1 C2 VREF+ VREF- DV +
CS
AIN1+ DIFERENCIAL
PGIA
PROGRAMÁVEL
1,2,4,8,16 4ª ORDEM ÿÿ SDI
AIN1- FILTRO SINC FIR SERIAL
32,64 MODULADOR
INTERFACE SDO
AIN2+
MUX SCLK
AIN2-
(CS5533/34
AIN3+
MOSTRANDO)
AIN3-
RELÓGIO
GERADOR CALIBRAÇÃO
AIN4 + ROBUSTO
SRAM/CONTROL
AIN4- LÓGICA
dentro- A0/GUARDA A1 OSC1 OSC2 DGND
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MAR '02
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www.cirrus.com 1
CS5531/32/33/34
ÍNDICE
1. CARACTERÍSTICAS E ESPECIFICAÇÕES ............................................. .............5 CARACTERÍSTICAS
ANALÓGICAS .................................. .......................................5 RUÍDO RMS TÍPICO (NV), CS5531/
32/33/34-AS ............................................. 8 RESOLUÇÃO LIVRE DE RUÍDO TÍPICO (BITS),
CS5532/34-AS .......................8 RUÍDO RMS TÍPICO (NV), CS5532/34
-BS ........................................ .....9 RESOLUÇÃO TÍPICA SEM RUÍDO (BITS), CS5532/34-
BS .......................9 CARACTERÍSTICAS DIGITAIS DE 5 V . .................................................. ...............10
CARACTERÍSTICAS DIGITAIS DE 3 V .............................. ..............................10 CARACTERÍSTICAS
DINÂMICAS ........... .................................................. .........11 CLASSIFICAÇÕES MÁXIMAS
ABSOLUTAS ..................................... ..............................11 CARACTERÍSTICAS DE
COMUTAÇÃO ................. ......................................... ........12 2. DESCRIÇÃO
GERAL ........................................ .................................................. 14 2.1. Entrada
analógica ................................................ .................................................. ..14 2.1.1. Extensão de entrada
analógica ............................................. .............................. 15 2.1.2. Limitações de Liquidação
Multiplexada ............................................. .............15 2.1.3. Desempenho de Densidade de Ruído
de Tensão ............................................. .........15 2.1.4. Sem Deslocamento
DAC ............................................. .......................................15 2.2. Visão geral da estrutura do
registro ADC e dos modos de operação ..............................16 2.2.1. Inicialização do
sistema ........................................................ ..............................17 2.2.2. Referência Rápida do Registro de
Comando ............................................. ....19 2.2.3. Descrições dos Registros de
Comando ............................................. ...........20 2.2.4. Interface de porta
serial ............................................. ..............................24 2.2.5. Lendo/Gravando Registros On-
Chip ........................................ ...........25 2.3. Registro de
configuração ......................................................... ..............................25 2.3.1. Consumo de
energia ................................................ ..............................25 2.3.2. Sequência de reinicialização do
sistema ............................................. .......................25 2.3.3. Entrada
Curta ........................................................ .........................................26 2.3.4. Sinal de
guarda ............................................. .........................................26 2.3.5. Seleção de referência de
tensão ............................................. .......................26 2.3.6. Pinos de trava de
saída ............................................. ..............................26 2.3.7. Seleção de Deslocamento e
Ganho ............................................. ..............................27
Entrando em contato com o suporte da Cirrus Logic Para obter

uma lista completa de contatos de vendas diretas, distribuidores e representantes de vendas, visite o site da Cirrus Logic em: http://www.cirrus.com/corporate/contacts/sales.cfm SPI é
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2 DS289PP5
CS5531/32/33/34
2.3.8. Seleção de taxa de filtro ............................................. ..............................27 2.3.9. Descrições
do Registro de Configuração ............................................. ......28 2.4. Configurando os CSRs para
uma Medição ........................................ ..............29 2.4.1. Descrições de registro de configuração de
canal ............................................. ....30 2,5.
Calibração .................................................... .................................................. ....32 2.5.1. Registros de
Calibração ............................................. ..............................32 2.5.2. Registro de
ganho ................................................. .......................................32 2.5.3. Registro de
deslocamento ................................................. ....................................32 2.5.4. Executando as
calibrações ......................................... .......................33 2.5.5. Auto-
calibração ........................................................ ..............................33 2.5.6. Calibração do
sistema ......................................... ..............................34 2.5.7. Dicas de
calibração ............................................. ....................................34 2.5.8. Limitações na Faixa de
Calibração ............................................. ..............35 2.6. Executando
conversões ......................................................... ..............................35 2.6.1. Modo de conversão
única ............................................. .......................35 2.6.2. Modo de Conversão
Contínua ............................................. ...............36 2.6.3. Exemplos de uso de CSRs para realizar
conversões e calibrações ...37 2.7. Usando vários ADCs de forma
síncrona ............................................. ..................38 2.8. Codificação de Saída de
Conversão .............................................. ..............................38 2.8.1. Descrições de Saída de Dados de
Conversão ............................................. ....39 2.9. Filtro
digital ......................................... .................................................. ...40 2.10. Gerador de
relógio ........................................................ .............................................41 2.11. Arranjos de Fornecimento
de Energia ............................................. ..............................41 2.12.
Começando ................................................ .............................................. 45 2.13 . Layout da placa de
circuito impresso ........................................................ .................................................. ...45 3. DESCRIÇÕES
DO PIN ............................................. .................................................. ...46 Gerador de
Relógio .................................................. .................................................. 46 Pinos de controle e E/
S de dados seriais ........................................ ......................... 46 Entradas de Medição e
Referência ............... ............................................. 47 Conexões da Fonte de
Alimentação .................................................. ......................... 47 4. DEFINIÇÕES DE
ESPECIFICAÇÕES .................. .................................................. ...........48 5. GUIA DE
PEDIDOS .............................. .................................................. ..............48 6. DESENHOS DE
EMBALAGENS ................................... .................................................. .......... 49
DS289PP5 3
CS5531/32/33/34
LISTA DE FIGURAS
Figura 1. Tempo de gravação SDI (sem escala) ........................................ ....................................... 13 Figura 2.
Tempo de leitura SDO (não Régua) ................................................ ..............................13 Figura 3. Configuração do
Multiplexador ............... .................................................. .......................14 Figura 4. Modelos de entrada para pinos
AIN+ e AIN- .............. .................................................. .......15 Figura 5. Densidade de Ruído de Tensão
Medida ......................... .............................................15 Figura 6. CS5531/32/ 33/34 Diagrama de
Registro ............................................. ..............................16 Figura 7. Tempo de palavra de comando e
dados........... .................................................. ............24 Figura 8. Esquema de blindagem de sinal de
guarda .............................. .................................................26 Figura 9. Modelo de referência de entrada quando VRS
= 1.............................................. .......................27 Figura 10. Modelo de referência de entrada quando VRS =
0................ .................................................. .27 Figura 11. Auto-calibração de
Offset ........................................ ..............................................34 Figura 12 . Auto Calibração de
Ganho ............................................. .............................................34 Figura 13. Sistema Calibração de
Offset .............................................. ..............................34 Figura 14. Calibração do Sistema de
Ganho ....... .................................................. ..............................34 Figura 15. Sincronizando vários
ADCs................ .................................................. ...............38 Figura 16. Resposta do filtro digital (taxa de palavras =
60 Sps) ....................... .........................40 Figura 17. Gráfico de Magnitude do Filtro de 120 Sps para 120
Hz.... .. .................................................. ........40 Figura 18. Gráfico de fase do filtro de 120 Sps para 120
Hz .............................. ..............................40 Figura 19. Transformadas Z de Filtros
Digitais .................................................. ..............................40 Figura 20. Modelo de oscilador no
chip........... .................................................. ..............................41 Figura 21. CS5532 Configurado com uma Fonte
Única de +5 V........ ............................................. 42 Figura 22. CS5532 Configurado com fontes analógicas de ±2,5
V................................................ ......43 Figura 23. CS5532 Configurado com Fontes Analógicas de ±3
V.............................. ..................43 Figura 24. CS5532 Configurado para Medição de
Termopar .................. .......................44 Figura 25. Ponte com Resistores em
Série ....................... .................................................. ..............44
LISTA DE MESAS
Tabela 1. Tempo de Conversão para Modo Único ............................................. ..............................36 Tabela 2.
Tempo de Conversão para Modo Contínuo ......... .................................................. ....37 Tabela 3. Ponteiro de Byte
de Comando ................................... .................................................. .......37 Tabela 4. Codificação de saída para
CS5531 e CS5533 de 16 bits .............................. ..............................39 Tabela 5. Codificação de saída para CS5532
e CS5534 de 24 bits .......... .............................................. 39
4 DS289PP5
CS5531/32/33/34
1. CARACTERÍSTICAS E ESPECIFICAÇÕES
CARACTERÍSTICAS ANALÓGICAS (VA+, VD+ = 5 V ±5%; VREF+ = 5 V; VA-, VREF-, DGND = 0 V;

MCLK = 4,9152 MHz; OWR (Taxa de palavras de saída) = 60 Sps; Modo Bipolar; Ganho = 32)
(Ver Notas 1 e 2.)
CS5531-AS/CS5533-AS
Parâmetro Mín. Modelo Unidade máxima
Precisão
- ±0,0015 ±0,003 %FS
Erro de linearidade
16 - - Bits
Nenhum código ausente
- ±1 ±2
Deslocamento bipolar LSB16
- ±2 ±4
Deslocamento unipolar LSB16
- 640/G + 5 - nV/°C
Operação de deslocamento
(Notas 3 e 4)
Erro de escala total bipolar - ±8 ±31 ppm
Erro de escala total unipolar - ±16 ±62 ppm
- 2 - ppm/°C
Deriva de Escala Completa (Nota 4)
CS5532-AS/CS5534-AS CS5532-BS/CS5534-BS
Parâmetro Mín. Modelo Máx. Mín. Modelo Unidade máxima
Precisão
- ±0,0015 ±0,003 - ±0,0007 ±0,0015 %FS
Erro de linearidade
24 - - 24 - - Bits
Nenhum código ausente
- ±16 ±32 - ±16
Deslocamento bipolar ±32 LSB24
- ±32 ±64 - ±32
Deslocamento unipolar ±64 LSB24
- 640/G + 5 - - 640/G + 5 - nV/°C
Operação de deslocamento
(Notas 3 e 4)
Erro de escala total bipolar - ±8 ±31 - ±8 ±31 ppm
Erro de escala total unipolar - ±16 ±62 - ±16 ±62 ppm
- - - 2 - ppm/°C
Deriva de Escala Completa (Nota 4) A definir
Notas: 1. Aplica-se após a calibração do sistema em qualquer temperatura entre -40 °C ~ +85 °C.
2. Especificações garantidas por projeto, caracterização e/ou teste. LSB é de 16 bits para o CS5531/33 e
LSB é de 24 bits para o CS5532/34.
3. Esta especificação aplica-se apenas ao dispositivo e não inclui quaisquer efeitos de parasitas externos
termopares. O PGIA contribui com 5 nV de desvio de deslocamento e o modulador contribui com 640/G nV de
desvio de compensação, onde G é a configuração de ganho do amplificador.
4. Desvio sobre a faixa de temperatura especificada após a calibração na inicialização a 25 °C.
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CS5531/32/33/34
CARACTERÍSTICAS ANALÓGICAS (Continuação) (Ver Notas 1 e 2.)
Parâmetro Mín. Modelo Máx. Unidade
Entrada analógica
Modo Comum + Sinal em AIN+ ou Modo AIN-Bipolar/Unipolar
Ganho = 1 - VA + V
VA- + 0,7 - VA + - 1,7 V
Ganho VA = 2, 4, 8, 16, 32, 64 (Nota 5)
Corrente CVF em AIN+ ou AIN- Ganho = 1 (Nota 6) - 500 - n/D
Ganho = 2, 4, 8, 16, 32, 64 - 500 -

pA
Ganho = 1 - 200 -
Ruído de Corrente de Entrada pA / ÿHz
Ganho = 2, 4, 8, 16, 32, 64 - 1 -
pA / ÿHz
- 10 -
Vazamento de entrada para Mux quando desligado (a 25 °C) pA
Isolamento Mux Fora do Canal - 120 - dB
100 300 - n/D
Corrente de detecção de circuito aberto
cc, Ganho = 1 - 90 - dB
Rejeição do modo comum
dc, Ganho = 64 - 130 - dB
50, 60Hz - 120 - dB
- 60 -
Capacitância de entrada pF
- 20 -
Saída de acionamento de proteção µA
Entrada de referência de tensão
Alcance (VREF+) - (VREF-) 1 2,5 (VA +) - (VA-) V
CVF atual - 500 nA -
(Nota 6)
CC - 120 - dB
Rejeição do modo comum
50, 60Hz - 120 - dB
11 - 22
Capacitância de entrada pF
Especificações de calibração do sistema
3 - 110 %FS
Faixa de calibração de escala completa Modo Bipolar/Unipolar
-100 - 100 %FS
Faixa de calibração de deslocamento Modo Bipolar
-90 - 90 %FS
Faixa de calibração de deslocamento Modo Unipolar
Notas: 5. A tensão nas entradas analógicas é amplificada pelo PGIA e se torna VCM ± Ganho*(AIN+ - AIN-)/2 em
as saídas diferenciais do amplificador. Além do modo comum de entrada + requisitos de sinal para
os pinos de entrada analógica, as saídas diferenciais do amplificador devem ficar entre (VA- + 0,1 V) e
(VA+ - 0,1 V) para evitar a saturação do estágio de saída.
6. Consulte a seção da folha de dados que discute os modelos de entrada.
6 DS289PP5
CS5531/32/33/34
CARACTERÍSTICAS ANALÓGICAS (Continuação) (Ver Notas 1 e 2.)
CS5531/32/33/34-AS CS5532/34-BS
Parâmetro Mín. Typ Max Mín. Typ Max Unidade
Suprimentos de energia
IA+, IA - 8 - 13 15 mA
Correntes de fonte de alimentação CC (modo normal)
ID+ - 6 0,5 1 - 0,5 1 mA
- 35 45 - 70 80 mW
Consumo de energia Modo Normal (Notas 7 e 8)
- 3 - - 4 - mW
Espera
- 500 - - 500 -
Dorme µW
Rejeição da Fonte de Alimentação (Nota

- 115 - - 115 - dB
9) Fontes Positivas DC
- 115 - - 115 - dB
Fonte Negativa DC
7. Todas as saídas descarregadas. Todos os níveis de entrada CMOS.
8. A alimentação é especificada quando o amplificador de instrumentação (Ganho ÿ 2) está ligado. A corrente de alimentação analógica é reduzida
em aproximadamente 1/2 quando o amplificador de instrumentação está desligado (Ganho = 1).
9. Testado com mudança de 100 mV em VA+ ou VA-.
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CS5531/32/33/34
RUÍDO RMS TÍPICO (nV), CS5531/32/33/34-AS (Ver notas 10, 11 e 12)
Palavra de saída Filtro de -3 dB Ganho do Amplificador de Instrumentação

Taxa (Sps) Frequência (Hz) x64 x32 x16 x8 x4 x2 x1
7,5 1,94 17 17 19 26 42 79 155
15 3,88 24 25 27 36 59 111 218
30 7,75 34 35 39 51 84 157 308
60 15,5 48 49 54 72 118 222 436
120 31 68 70 77 102 167 314 616
240 62 115 160 276 527 1040 2070 4150
480 122 163 230 392 748 1480 2950 5890
960 230 229 321 554 1060 2090 4170 8340
1.920 390 344 523 946 1840 3650 7290 14600
3.840 780 1390 2710 5390 10800 21500 43.000 86100
Notas: 10. Ruído de banda larga com alias na banda base. Refere-se à entrada. Valores típicos mostrados para 25 °C.
11. Para ruído de pico a pico, multiplique por 6,6 para todas as faixas e taxas de saída.
12. Taxas de palavras e pontos de -3dB com FRS = 0. Quando FRS = 1, taxas de palavras e pontos de -3dB escalam em 5/6.
RESOLUÇÃO TÍPICA SEM RUÍDO (BITS), CS5532/34-AS (Ver Notas 13 e 14)

7,5 1,94 19 20 21 22 22 22 22
15 3,88 19 20 21 21 21 22 22
30 7,75 18 19 20 21 21 21 21
60 15,5 18 19 20 20 20 21 21
120 31 17 18 19 20 20 20 20
240 62 16 17 17 17 17 17 17
480 122 16 17 17 17 17 17 17
960 230 15 16 16 16 16 16 16
1.920 390 15 15 15 15 15 15 15
3.840 780 13 13 13 13 13 13 13
13. A resolução livre de ruído listada é para operação bipolar e é calculada como LOG((Intervalo de entrada)/(6,6xRMS
Noise))/LOG(2) arredondado para o bit mais próximo. Para operação Unipolar, o span de entrada é 1/2 maior, então um
pouco é perdido. O span de entrada é calculado na seção span de entrada analógica da folha de dados. O barulho
A tabela de Resolução Livre é calculada com um valor de 1,0 no registrador de ganho. Valores diferentes de 1,0 serão
dimensione o ruído e altere a Resolução sem ruído de acordo.
14. “Resolução Sem Ruído” não é o mesmo que “Resolução Efetiva”. A resolução efetiva é baseada na
Valor de ruído RMS, enquanto a resolução livre de ruído é baseada em um valor de ruído pico a pico especificado como 6,6
vezes o valor do ruído RMS. A resolução efetiva é calculada como LOG((Intervalo de entrada)/(RMS
Ruído))/LOG(2).
As especificações estão sujeitas a alterações sem aviso prévio.
8 DS289PP5
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RUÍDO RMS TÍPICO (nV), CS5532/34-BS (Ver notas 15, 16, 17 e 18)

7,5 1,94 8,5 9 10 15 26 50 99
15 3,88 12 13 15 21 37 70 139
30 7,75 17 18 21 30 52 99 196
60 15,5 24 25 29 42 73 140 277
120 31 34 36 42 59 103 198 392
240 62 80 136 260 514 1020 2050 4090
480 122 113 194 369 730 1450 2900 5810
960 230 159 274 523 1030 2060 4110 8230
1.920 390 260 470 912 1810 3620 7230 14500
3.840 780 1360 2690 5380 10800 21500 43.000 86.000
Notas: 15. Os dispositivos -B fornecem as melhores especificações de ruído.

16. Ruído de banda larga com alias na banda base. Refere-se à entrada. Valores típicos mostrados para 25 °C.
17. Para ruído de pico a pico, multiplique por 6,6 para todas as faixas e taxas de saída.
18. Taxas de palavras e pontos de -3dB com FRS = 0. Quando FRS = 1, taxas de palavras e pontos de -3dB escalam em 5/6.
RESOLUÇÃO TÍPICA SEM RUÍDO (BITS), CS5532/34-BS (Ver Notas 19 e 20)

7,5 1,94 20 21 22 23 23 23 23
15 3,88 20 21 22 22 22 22 22
30 7,75 19 20 21 22 22 22 22
60 15,5 19 20 21 21 21 21 21
120 31 18 19 20 21 21 21 21
240 62 17 17 18 18 18 18 18
480 122 17 17 17 17 17 17 17
960 230 16 16 17 17 17 17 17
1.920 390 16 16 16 16 16 16 16
3.840 780 13 13 13 13 13 13 13
19. A resolução livre de ruído listada é para operação bipolar e é calculada como LOG((Intervalo de entrada)/(6,6xRMS
Noise))/LOG(2) arredondado para o bit mais próximo. Para operação Unipolar, o span de entrada é 1/2 maior, então um
pouco é perdido. O span de entrada é calculado na seção span de entrada analógica da folha de dados. O barulho
A tabela de Resolução Livre é calculada com um valor de 1,0 no registrador de ganho. Valores diferentes de 1,0 serão dimensionados
o ruído e altere a Resolução Sem Ruído de acordo.
20. “Resolução sem Ruído” não é o mesmo que “Resolução Efetiva”. A resolução efetiva é baseada na
Valor de ruído RMS, enquanto a resolução livre de ruído é baseada em um valor de ruído pico a pico especificado como 6,6
vezes o valor do ruído RMS. A resolução efetiva é calculada como LOG((Intervalo de entrada)/(RMS
Ruído))/LOG(2).
As especificações estão sujeitas a alterações sem aviso prévio.
DS289PP5 9
CS5531/32/33/34
CARACTERÍSTICAS DIGITAIS DE 5 V (VA+, VD+ = 5 V ±5%; VA-, DGND = 0 V;

Veja as Notas 2 e 21.)
Parâmetro Símbolo Mín. Modelo Máx. Unidade
0,6 VD + - DV + V
Tensão de entrada de alto nível Todos os pinos, exceto SCLK VIH
SCLK - DV +
(VD+) - 0,45
Todos os pinos, exceto SCLK VAI 0,0 - 0,8 V
Tensão de entrada de baixo nível
SCLK 0,0 0,6
Tensão de saída de alto nível A0 e A1, Iout = -1,0 mA VOH (VA+) - 1,0 --V
SDO, Iout = -5,0 mA (VD+) - 1,0
- - V
Tensão de saída de baixo nível A0 e A1, Iout = 1,0 mA VOL (VA-) + 0,4
0,4
SDO, Iout = 5,0 mA
Iin
- ±1 ±10 µA
Corrente de Fuga de Entrada
- - ±10 µA
Corrente de Fuga de 3 Estados SDO IOZ
- 9 - pF
Capacitância do pino de saída digital Custo
CARACTERÍSTICAS DIGITAIS DE 3 V (TA = 25 ° C; VA + = 5V ± 5%; VD + = 3,0V ± 10%; VA-, DGND =

0V; Veja as Notas 2 e 21.)
0,6 VD + - DV + V
Tensão de entrada de alto nível Todos os pinos, exceto SCLK VIH
SCLK (VD+) - 0,45 DV +
Todos os pinos, exceto SCLK VAI 0,0 - 0,8 V

Tensão de entrada de baixo nível
SCLK 0,0 0,6
Tensão de saída de alto nível A0 e A1, Iout = -1,0 mA VOH (VA+) - 1,0 --V
SDO, Iout = -5,0 mA (VD+) - 1,0
- - V
Tensão de saída de baixo nível A0 e A1, Iout = 1,0 mA VOL (VA-) + 0,4
0,4
SDO, Iout = 5,0 mA
Iin
- ±1 ±10 µA
Corrente de Fuga de Entrada
- - ±10 µA
Corrente de Fuga de 3 Estados SDO IOZ
- 9 - pF
Capacitância do pino de saída digital Custo
21. Todas as medições realizadas em condições estáticas.
10 DS289PP5
CS5531/32/33/34
CARACTERÍSTICAS DINÂMICAS
Parâmetro Símbolo Razão Unidade
Taxa de amostragem do modulador fs MCLK/16 Sp
Tempo de estabilização do filtro para 1/2 LSB (entrada de passo de escala total)
Modo de conversão única (notas 22, 23 e 24) ts 1/OWRSC s
Modo de conversão contínua, OWR < 3200 Sps s
ts 5/OWRsinc5 + 3/OWR
Modo de conversão contínua, OWR ÿ 3200 Sps ts 5 / OWR s
22. Os ADCs usam um filtro Sinc5 para a taxa de palavra de saída de 3200 Sps e 3840 Sps (OWR) e um filtro Sinc5
seguido por um filtro Sinc3 para os outros OWRs. OWRsinc5 refere-se a 3200 Sps (FRS = 1) ou 3840 Sps
(FRS = 0) taxa de palavras associada ao filtro Sinc5.
23. O modo de conversão única produz apenas conversões totalmente liquidadas. Consulte a Tabela 1 para obter mais detalhes sobre
tempo de modo de conversão único. OWRSC é usado aqui para designar os diferentes tempos de conversão
associados a conversões simples.
24. O modo de conversão contínua produz cada conversão. Isso significa que o tempo de assentamento do filtro
com uma entrada de escala completa no modo de conversão contínua é ditada pelo OWR.
CLASSIFICAÇÕES MÁXIMAS ABSOLUTAS (DGND = 0 V; Ver Nota 25.)

Fontes de alimentação CC (Notas 26 e 27)

DV + -0,3 - +6,0 V
Digital Positivo
VA + -0,3 - +6,0 V
Analógico positivo
dentro- +0,3 - -3,75 V
Analógico negativo
- - ±10 mA
Corrente de entrada, qualquer pino exceto suprimentos (notas 28 e 29) IIN
- - ±25 mA
Corrente de saída IOUT
- - 500 mW
Dissipação de energia (Nota 30) PDN
- V
Tensão de Entrada Analógica pinos VREF VINR (VA-) -0,3 (VA +) + 0,3
Pinos AIN - V
falta (VA-) -0,3 (VA +) + 0,3
Tensão de entrada digital ACHAR

-0,3 - (VD +) + 0,3 V
-40 - 85 °C
Temperatura ambiente de operação AT
-65 - 150 °C
Temperatura de armazenamento Tstg
Notas: 25. Todas as tensões em relação ao terra.

26. VA + e VA- devem satisfazer {(VA +) - (VA-)} ÿ +6,6 V.
27. VD + e VA- devem satisfazer {(VD +) - (VA-)} ÿ +7,5 V.
28. Aplica-se a todos os pinos, incluindo condições de sobretensão contínua nos pinos de entrada analógica (AIN).
29. Corrente transitória de até 100 mA não causará travamento do SCR. Corrente máxima de entrada para uma potência
pino de alimentação é ±50 mA.
30. Dissipação total de potência, incluindo todas as correntes de entrada e de saída.
AVISO: A operação dentro ou além desses limites pode resultar em danos permanentes ao dispositivo.
A operação normal não é garantida nesses extremos.
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CS5531/32/33/34
CARACTERÍSTICAS DE COMUTAÇÃO (VA+ = 2,5 V ou 5 V ± 5%; VA- = -2,5 V±5% ou 0 V; VD+ = 3,0 V
±10% ou 5 V ±5%;DGND = 0 V; Níveis: Lógica 0 = 0 V, Lógica 1 = VD+; CL = 50 pF;
Veja as Figuras 1 e 2.)
Parâmetro Símbolo Mín. Modelo Unidade máxima
Frequência do Relógio Mestre (Nota 31) MCLK

Relógio externo ou oscilador de cristal 1 4,9152 5 MHz
40 - 60 %
Ciclo de trabalho do relógio mestre
Tempos de ascensão (Nota 32) três
- - 1,0
Qualquer entrada digital exceto SCLK µs
SCLK - - 100 µs
- 50 - ns
Qualquer saída digital
Tempos de outono (Nota 32) cair
- - 1,0
Qualquer entrada digital exceto SCLK µs
SCLK - - 100 µs
- 50 - ns
Qualquer saída digital
Comece
- 20 - em
Tempo de inicialização do oscilador XTAL = 4,9152 MHz (Nota 33) torrada
Temporização da porta serial
SCLK 0 - 2 MHz
Frequência do Relógio Serial
Relógio de série 250 - - ns
Largura de pulso alta t1
Largura de pulso baixa 250 - - ns
t2
Tempo de gravação SDI

CS Habilitar para Validar Relógio de Trava 50 - - ns
t3
50 - - ns
Tempo de configuração de dados antes do aumento do SCLK t4
100 - - ns
Tempo de retenção de dados após o aumento do SCLK t5
100 - - ns
SCLK caindo antes da desativação do CS t6
Tempo de leitura SDO

CS para dados válidos - - 150 ns
t7
- - 150 ns
SCLK caindo para novo bit de dados t8
- - 150 ns
CS subindo para SDO Hi-Z t9
Notas: 31. Os parâmetros do dispositivo são especificados com um clock de 4,9152 MHz.
32. Especificado usando 10% e 90% de pontos na forma de onda de interesse. Saída carregada com 50 pF.
33. O tempo de inicialização do oscilador varia com os parâmetros do cristal. Esta especificação não se aplica ao usar um
fonte de clock externa.
12 DS289PP5
CS5531/32/33/34
CS
t3
SDI MSB MSB-1 LSB
t4 t5 t1 t6
SCLK
t2
Figura 1. Tempo de gravação SDI (sem escala)
CS
t7 t9
SDO
MSB MSB-1 LSB
t8 t2
SCLK
t1
Figura 2. Tempo de leitura SDO (sem escala)
DS289PP5 13
CS5531/32/33/34
crowire compatível com uma entrada Schmitt Trigger no

relógio serial (SCLK).
Os CS5531/32/33/34 são altamente integrados ÿÿ Um
conversor analógico-digital (ADCs) que usam técnicas de
balanceamento de carga para obter desempenho de 16 bits
A Figura 3 ilustra um diagrama de blocos do CS5531/32/33/34.
(CS5531/33) e 24 bits (CS5532/34).
O front-end consiste em um multi
Os ADCs são otimizados para medir sinais unipolares ou
plexer, um buffer de entrada de carga grossa/fina de ganho
bipolares de baixo nível em balanças, controle de processos,
unitário e um amplificador de instrumentação estabilizado
aplicações científicas e médicas.
por chopper de ganho programável. O buffer de ganho
Para acomodar essas aplicações, os ADCs vêm como unitário é ativado sempre que as conversões são realizadas
dispositivos de dois canais (CS5531/32) ou quatro canais com um ganho de um e o amplificador de instrumentação é
(CS5533/34) e incluem um amplificador de instrumentação ativado sempre que as conversões são realizadas com
de ganho programável estabilizado por chopper de muito ajustes de ganho maiores que um.
baixo ruído (PGIA, 6 nV/ÿHz @ 0,1 Hz) com ganhos
O buffer de ganho unitário é projetado para acomodar sinais
selecionáveis de 1×, 2×, 4×, 8×, 16×, 32× e 64×. Esses
de entrada de trilho para trilho. A faixa de sinal de modo
ADCs também incluem um modulador de quarta ordem ÿÿ
comum mais para o amplificador de buffer de ganho unitário
seguido por um filtro digital que fornece vinte taxas de
é VA- a VA+. A corrente CVF (amostragem) típica para o
palavras de saída selecionáveis de 6,25, 7,5, 12,5, 15, 25,
amplificador de buffer de ganho unitário é de cerca de 500
30, 50, 60, 100, 120, 200, 240, 400, 480, 800, 960, 1600,
nA (MCLK = 4,9152 MHz, consulte a Figura 4).
1920, 3200 e 3840 amostras por segundo (MCLK = 4,9152
MHz). O amplificador de instrumentação é estabilizado por
chopper e opera com uma frequência de chop clock de
Para facilitar a comunicação entre os ADCs e um
MCLK/128. A corrente CVF (amostragem) no amplificador
microcontrolador, os conversores incluem uma interface
de instrumentação é tipicamente 500 pA sobre
serial simples de três fios que é SPI e Mi
VREF+ VREF
AIN2+ CS5531/32 IN+ X1 X1

AIN2- M
AIN1+ você X1
DENTRO
AIN1- X
1000ÿ _
Diferencial 5
IN+ PIN C1 th
4 Ordem Desde a Programável 3
22nF Serial
Desde a
XGAIN ÿÿ Digital
PIN C2 Porta
Filtro Filtro digital
AIN4 + Modulador
AIN4- CS5533/34 DENTRO
1000ÿ _
* IN+
M
* X1
* você
X
AIN1+ DENTRO
GAIN é a configuração de ganho do PGIA (ou seja, 2, 4, 8, 16, 32, 64)

AIN1-
Figura 3. Configuração do Multiplexador
14 DS289PP5
CS5531/32/33/34
-40°C a +85°C (MCLK=4,9152 MHz). O modo comum mais a faixa Após o reset, o buffer de ganho unitário é acionado. Com um
de sinal da instrumentação Referência de 2,5 V, isso tornaria a entrada de escala total
amplificador é (VA-) + 0,7 V a (VA+) - 1,7 V. faixa padrão para 2,5 V. Ao ativar o amplificador de instrumentação
(ou seja, uma configuração de ganho diferente de 1) e
A Figura 4 ilustra os modelos de entrada para os amplificadores. A
usando uma configuração de ganho de 32, a faixa de entrada de escala total
corrente de entrada dinâmica para cada um dos
pode ser ajustado rapidamente para 2,5/32 ou cerca de 78 mV. Observação
pinos podem ser determinados a partir dos modelos mostrados.
que essas faixas de entrada assumem que os registros de calibração
estão configurados para seus valores padrão (ou seja, Ganho = 1,0 e
Deslocamento = 0,0).
Ganho = 2, 4, 8, 16, 32, 64
2.1.2. Limitações de Liquidação Multiplexada

AIN
C = 12,5 pF
O desempenho de assentamento do CS5531/32/33/34
V ÿ 1 mV
os em aplicações multiplexadas é afetada pelo filtro passa-baixa de polo
i = fV C
nós
MCLK único que segue o amplificador de instrumentação (veja a Figura 3).
f=
128
Para obter dados
Ganho = 1 especificações de assentamento e linearidade da folha, recomenda-
ÿ1Fino
se o uso de um capacitor de 22 nF C0G. Capacitores tão baixos
quanto 10 nF ou capacitores do tipo X7R podem
ÿ1 Grosso
AIN também ser usado com algum pequeno aumento na distorção
V ÿ 20 mV C = 80 pF para sinais CA.

os
i n= fV C os
2.1.3. Desempenho de Densidade de Ruído de Tensão
MCLK
f=
16 A Figura 5 ilustra a densidade de ruído de tensão medida versus
frequência de 0,01 Hz a 10 Hz de um
Figura 4. Modelos de entrada para pinos AIN+ e AIN- CS5532-BS. O dispositivo foi alimentado com ±2,5 V
suprimentos, usando 120 Sps OWR, a faixa de ganho de 64x,
modo bipolar e com o bit curto de entrada habilitado.
Nota: Os capacitores C = 2,5pF e C = 16pF são para

entrada de modelagem de corrente somente. Para físico
capacitância de entrada veja 'Capacitância de entrada' 100
especificação em Características Analógicas.
Ganho = 64
2.1.1. Extensão de entrada analógica 10
O sinal de entrada de escala total que o conversor pode digitalizar é

1
uma função do ajuste de ganho e da tensão de referência conectada 0,01 0,1 1 10
entre o VREF+ e Frequência (Hz)
VREF- pinos. O intervalo de entrada de escala total do conversor é
Figura 5. Densidade de ruído de tensão medida
((VREF+) - (VREF-))/(GxA), onde G é o
ganho do amplificador e A é 2 para VRS = 0, ou A é
2.1.4. Sem deslocamento DAC
1 para VRS = 1. VRS é a seleção de referência de tensão
bit, e deve ser definido de acordo com a tensão diferencial aplicada Um DAC de deslocamento não foi incluído no CS553X
aos pinos VREF+ e VREF- no família porque a alta faixa dinâmica do conversor elimina a
papel. Consulte a seção 2.3.5 para obter mais detalhes. necessidade de um. O registro de deslocamento
DS289PP5 15
CS5531/32/33/34
ter pode ser manipulado pelo usuário para imitar a função de dados de ibração a serem descarregados em um EE externo
um DAC, se desejado. BAILE DE FORMATURA. O usuário também pode manipular
o conteúdo desses registros para modificar o offset ou a
2.2. Visão geral da estrutura de registro
inclinação de ganho do conversor.
ADC e modos de operação
Os conversores incluem um registrador de configuração de
Os ADCs CS5531/32/33/34 possuem um controlador no chip,
32 bits que é usado para definir opções como os modos de
que inclui vários registros acessíveis pelo usuário. Os
desligamento, reinicialização do conversor, curto-circuito nas
registradores são usados para manter o deslocamento e obter
entradas analógicas e habilitação de bits de teste de diagnóstico
resultados de calibração, configurar os modos de operação do
como o sinal de guarda.
chip, manter as instruções de conversão e armazenar palavras
de dados de conversão. A Figura 6 mostra um diagrama de Um grupo de registradores, chamados de registradores de
blocos dos registradores internos do controlador no chip. configuração de canal, são usados para manter as instruções
de conversão pré-carregadas. Cada registrador de configuração
de canal tem 32 bits de comprimento e contém duas instruções
Cada um dos conversores possui registradores de 32 bits
de conversão de 16 bits chamadas de Setups. Ao ligar, esses
para funcionar como registradores de calibração de
registros podem ser inicializados pelo microcontrolador do
compensação e ganho para cada canal. Os conversores com dois canais têm
sistema com instruções de conversão. O usuário pode então
dois registros de calibração de offset e dois de ganho, os
instrua o conversor a realizar conversões ou calibrações únicas
conversores com quatro canais possuem quatro offsets e
ou múltiplas com o conversor em
quatro registros de calibração de ganho. Esses registros
o modo definido por uma dessas configurações.
armazenam os resultados da calibração. O conteúdo desses
registradores pode ser lido ou escrito pelo usuário. Isso permite cal
Configuração do canal Dados de conversão

Registros de deslocamento (4 x 32) Registros de ganho (4 x 32)
Registros (4 x 32)
Registro (1 x 32)
Deslocamento 1 (1 x 32) Ganho 1 (1 x 32) Configuração Configuração

Dados (1 x 32)
1 (1 x 16) 2 (1 x 16)

3 (1 x 16) 4 (1 x 16)

5 (1 x 16) 6 (1 x 16)
Configuração Configuração
Deslocamento 4 (1 x 32) Ganho 4 (1 x 32)
7 (1 x 16) 8 (1 x 16)
CS
Serial SDI
Interface SDO
SCLK
Registro de Configuração (1 x 32)
Seleção de economia de energia Seleção de canal

Ganho Comando
Redefinir sistema
Entrada curta Taxa de palavras Registro (1 × 8)
Sinal de guarda Unipolar/Bipolar

Seleção de referência de tensão Trava de saída
Trava de saída Tempo de atraso
Seleção de trava de saída Detecção de Circuito Aberto
Seleção de compensação/ganho Ponteiro de compensação/ganho
Seleção de taxa de filtro
Figura 6. Diagrama de Registro CS5531/32/33/34
16 DS289PP5
CS5531/32/33/34
Usando o modo de conversão simples, uma palavra de comando seguido por um comando SYNC0 (0xFE hexa decimal). Note que
de 8 bits pode ser escrita na porta serial. O esta sequência pode ser iniciada em
comando inclui bits de ponteiro que 'apontam' para um a qualquer momento para reinicializar a porta serial. Completar
Comando de 16 bits em um dos registradores de configuração de a seqüência de inicialização do sistema, o usuário deve
canal que deve ser executado. As configurações de 16 bits também executar uma sequência de reinicialização do sistema que é tão
pode ser programado para realizar uma conversão em qualquer segue: Escreva uma lógica 1 no bit RS do registrador de
dos canais de entrada do conversor. Mais que configuração. Isso irá redefinir a calibração
uma das configurações de 16 bits pode ser usada para o mesmo registradores e outras lógicas (mas não a porta serial). UMA
canal de entrada analógica. Isso permite que o usuário converta reset válido irá definir o bit RV na configuração
no mesmo sinal com uma velocidade de conversão diferente, uma registrador em um 1 lógico. Depois de escrever o bit RS em um
faixa de ganho diferente ou qualquer um dos lógica 1, espere 20 microssegundos, então escreva o bit RS
outras opções disponíveis nos registros de configuração do canal. de volta ao 0 lógico. Enquanto isso envolve escrever uma palavra
Alternativamente, o usuário pode configurar os registros para inteira no registrador de configuração, o bit RV
realizar diferentes condições de conversão em cada um é um bit somente leitura, portanto uma escrita no registrador de
os canais de entrada. configuração não irá sobrescrever o bit RV. Depois de
Os ADCs também incluem conversão contínua ca limpando o bit RS de volta ao 0 lógico, leia o registro de
configuração para verificar o estado do bit RV como
capacidade. Os ADCs podem ser instruídos a converter
isso indica que ocorreu uma reinicialização válida. Lendo
continuamente, referenciando um comando de 16 bits
o registrador de configuração limpa o bit RV de volta para
Configurar. No modo de conversões contínuas, o
lógica 0.
palavras de dados de conversão são carregadas em um registrador
de deslocamento. O conversor emite um sinalizador no pino SDO A conclusão do ciclo de reinicialização inicializa o chip
quando um ciclo de conversão é concluído para que o usuário registra para os seguintes estados:
pode ler o registro, se necessário. Consulte a seção sobre
Registro de configuração: 00000000(H)
Executando conversões para obter mais detalhes.
Registros de deslocamento: 00000000(H)
As páginas a seguir documentam como inicializar o Registros de ganho: 01000000(H)
conversor, realizar calibrações de compensação e ganho, e Registros de configuração de canal: 00000000(H)
como configurar o conversor para os vários modos de conversão.
Cada um dos bits da configuração
Observação: As folhas de dados anteriores afirmavam que o bit RS
registrador e dos registradores de configuração de canal é
se limparia de volta ao 0 lógico e, portanto,
descrito. Uma lista de exemplos segue a descrição o usuário não foi obrigado a escrever o bit RS
seção. Além disso, a Referência Rápida do Registro de Comandos de volta à lógica 0. A folha de dados atual
pode ser usada para decodificar todos os comandos válidos (o instrução que requer que o usuário escreva em
o registrador de configuração para limpar o bit RS
primeiros 8 bits na porta serial). foi adicionado para garantir que o bit RS seja
limpo. Caracterização em vários lotes
2.2.1. Inicialização do sistema de silício indicou que alguns chips não
resetar automaticamente o bit RS para 0 lógico no
O CS5531/32/33/34 não fornece power-on-reset
registro de configuração, embora o reset
função. Para inicializar os ADCs, o usuário deve realizar uma função é concluída. Isso ocorre apenas em
reinicialização do software redefinindo o serial do ADC pequeno número de chips quando o fornecimento de VA é
negativo em relação ao DGND. Isso não tem
port com a seqüência de inicialização da porta serial.
causou um problema operacional para os clientes
Esta sequência redefine a porta serial para o comando porque sua sequência de inicialização inclui
modo e é realizado pela transmissão de pelo menos escrever uma palavra (com RS=0) no
15 bytes de comando SYNC1 (0xFF hexadecimal), registro de configuração após realizar um
Redefinir. A mudança na sequência de reinicialização para
DS289PP5 17
CS5531/32/33/34
incluir escrever o bit RS de volta para 0 modo onde espera por um comando válido (os
garante a limpeza do bit RS no caso de um primeiros 8 bits escritos na porta serial são deslocados
usuário não escrever no registro de
para o registrador de comando). Uma vez que um
configuração após o bit RS ter sido definido.
comando válido é recebido e decodificado, o byte
instrui o conversor a adquirir ou transferir dados para
O bit RV no registro de configuração é definido para
indicar que ocorreu um reset válido. O bit RS deve ser um(s) registrador(es) interno(s), ou realizar uma
conversão ou calibração. A seção Command Register
escrito de volta para a lógica “0” para completar o ciclo
Descriptions pode ser usada para decodificar todos os comandos v
de reset. Após uma inicialização ou reinicialização do
sistema, o controlador no chip é inicializado no comando
18 DS289PP5
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2.2.2. Referência Rápida do Registro de Comandos
D7 (MSB) D6 D5 D4 D3 D2 D1 D0
0 AGORA CS1 CS0 R/W RSB2 RSB1 RSB0
NOME DO BIT FUNÇÃO DE VALOR
D7 Bit de comando, C 0 Deve ser lógico 0 para esses comandos.

1 Esses comandos são inválidos se este bit for lógico 1.
D6 Acesse os Registros como 0 Ignore esta função.

Matrizes, AGORA 1 Acesse os respectivos registradores, offset, ganho ou configuração de canal, como uma matriz de
registradores. Os registradores particulares acessados são determinados pelos bits RS. Os registros
são acessados primeiro MSB com o canal físico 0 acessado primeiro seguido pelo físico
canal 1 seguinte e assim por diante.
Bits de seleção de canal D5-D4, 00 CS1-CS0 fornece o endereço de uma das duas (quatro para CS5533/34) entrada física
CS1-CS0 01 canais. Esses bits também são usados para acessar os registradores de calibração associados
10 com o respectivo canal de entrada física. Observe que esses bits são ignorados quando
11 leitura do registro de dados.
D3 Leitura/Gravação, R/W 0 Grava no registrador selecionado.

1 Ler do registro selecionado.
Bit de seleção de registro D2-D0, 000 Reservado

RSB3-RSB0 001 Registro de deslocamento
010 Registro de ganho
011 Registro de configuração
101 Registros de configuração de canal
110 Reservado
111 Reservado
D7 (MSB) D6 D5 D4 D3 D2 D1 D0
1 MC CSRP2 CSRP1 CSRP0 CC2 CC1 CC0
NOME DO BIT FUNÇÃO DE VALOR
D7 Bit de comando, C 0 Esses comandos são inválidos se este bit for lógico 0.
1 Deve ser lógico 1 para esses comandos.
D6 Múltiplas conversões, 0 Realize conversões únicas totalmente liquidadas.

MC 1 Realize conversões continuamente.
Bits de ponteiro de registro de 000 Esses bits são usados como ponteiros para os registradores de configuração de canal. Uma única versão
configuração de canal D5-D3, ... de conversão ou conversões contínuas são realizadas no registro de configuração do canal
CSRP 111 apontado por esses bits.
Bits de Conversão/Calibração D2-D0, 000 Conversão normal

CC2-CC0 001 Calibração de auto-deslocamento
010 Calibração de ganho próprio
011 Reservado
100 Reservado
101 Calibração de deslocamento do sistema
110 Calibração de ganho do sistema
111 Reservado
DS289PP5 19
CS5531/32/33/34
2.2.3. Descrições do Registro de Comando
LEIA/ESCREVA TODOS OS REGISTROS DE CALIBRAÇÃO DE DESLOCAMENTO
D7(MSB) D6 D5 D4 D3 D2 D1 D0
0 1 0 0 R/W 001
Função: Esses comandos são usados para acessar os registradores de deslocamento como arrays.
R/W (Ler/Gravar)
0 Grava nos registradores selecionados.
1 Ler dos registradores selecionados.
LEIA/ESCREVA TODOS OS REGISTROS DE CALIBRAÇÃO DE GANHO
D7(MSB) D6 D5 D4 D3 D2 D1 D0
0 1 0 0 R/W 010
Função: Esses comandos são usados para acessar os registradores de ganho como arrays.
R/W (Ler/Gravar)
LEIA/ESCREVA TODOS OS REGISTROS DE CONFIGURAÇÃO DE CANAL
D7(MSB) D6 D5 D4 D3 D2 D1 D0
0 1 0 0 R/W 101
Função: Esses comandos são usados para acessar os registradores de configuração de canal como arrays.
R/W (Ler/Gravar)
LEIA/ESCREVA REGISTRO DE COMPENSAÇÃO INDIVIDUAL
D7(MSB) D6 D5 D4 D3 D2 D1 D0
0 0 CS1 CS0 R/W 001
Função: Esses comandos são usados para acessar cada registro de offset separadamente. CS1 - CS0 decodificar o
registradores acessados.
R/W (Ler/Gravar)
0 Grava no registrador selecionado.
CS[1:0] (Bits de Seleção de Canal)
00 Registro de deslocamento 1 (todos os dispositivos)
01 Registro de deslocamento 2 (todos os dispositivos)
10 Registro de deslocamento 3 (somente CS5533/34)

11 Registro de deslocamento 4 (somente CS5533/34)
20 DS289PP5
CS5531/32/33/34
LEIA/ESCREVA REGISTRO DE GANHO INDIVIDUAL
D7(MSB) D6 D5 D4 D3 D2 D1 D0
0 0 CS1 CS0 R/W 010
Função: Esses comandos são usados para acessar cada registrador de ganho separadamente. CS1 - CS0 decodifica os registros
acessados.
R/W (Ler/Gravar)
00 Registro de ganho 1 (todos os dispositivos)
01 Registro de ganho 2 (todos os dispositivos)
10 Registro de ganho 3 (somente CS5533/34)

11 Registro de ganho 4 (somente CS5533/34)
LER/GRAVAR REGISTRO DE CONFIGURAÇÃO DE CANAL INDIVIDUAL
D7(MSB) D6 D5 D4 D3 D2 D1 D0
0 0 CS1 CS0 R/W 101
Função: Esses comandos são usados para acessar cada registro de configuração de canal separadamente. CS1 - CS0 decodifica
os registradores acessados.
R/W (Ler/Gravar)
00 Registro de configuração de canal 1 (todos os dispositivos)
LER/GRAVAR REGISTRO DE CONFIGURAÇÃO
D7(MSB) D6 D5 D4 D3 D2 D1 D0
0 0 0 0 R/W 011
Função: Esses comandos são usados para ler ou gravar no registrador de configuração.
R/W (Ler/Gravar)
DS289PP5 21
CS5531/32/33/34
REALIZAR A CONVERSÃO
D7(MSB) 1 D6 D5 D4 D3 D2 D1 D0
MC CSRP2 CSRP1 CSRP0 0 0 0
Função: Esses comandos instruem o ADC a realizar uma conversão única e totalmente estabelecida ou conversões contínuas
no canal de entrada físico apontado pelos bits do ponteiro (CSRP2 -
CRSP0) no registrador de configuração do canal.
MC (conversões múltiplas)
0 Execute uma única conversão.
1 Realize conversões contínuas.
CSRP [2:0] (bits de ponteiro de registro de configuração de canal)

000 Configuração 1 (Todos os dispositivos)
001 Configuração 2 (todos os dispositivos)
22 DS289PP5
CS5531/32/33/34
REALIZAR CALIBRAÇÃO
D7(MSB) D6 D5 D4 D3 D2 D1 D0
1 0 CSRP2 CSRP1 CSRP0 CC2 CC1 CC0
Função: Esses comandos instruem o ADC a realizar uma calibração no canal de entrada física selecionado pelo registrador de
configuração que é escolhido pelos bits de ponteiro de byte de comando (CSRP2 -
CSRP0).
CSRP [2:0] (bits de ponteiro de registro de configuração de canal)

001 Configuração 2 (todos os dispositivos)
CC [2:0] (Bits de Controle de Calibração)

000 Reservado
001 Calibração de auto-deslocamento
010 Calibração de ganho próprio
011 Reservado
100 Reservado
101 Calibração de deslocamento do sistema
110 Calibração de ganho do sistema

111 Reservado
SINC1
D7(MSB) D6 D5 D4 D3 D2 D1 D0
11111111
Função: Parte da sequência de reinicialização da porta serial.
SINC0
D7(MSB) D6 D5 D4 D3 D2 D1 D0
11111110
Função: Fim da sequência de reinicialização da porta serial.
NULO
D7(MSB) D6 D5 D4 D3 D2 D1 D0
00000000
Função: Este comando é usado para limpar um sinalizador de porta e manter o conversor no modo de conversão contínua.
DS289PP5 23
CS5531/32/33/34
2.2.4. Interface de porta serial SCLK, Serial Clock, é o bit-clock serial que controla o
A interface serial do CS5531/32/33/34 consiste em deslocamento de dados para ou da porta serial do ADC. O
pino CS deve ser mantido baixo (lógica 0) antes que as
quatro linhas de controle: CS, SDI, SDO, SCLK. A Figura 7
transições SCLK possam ser reconhecidas pela lógica da
detalha o tempo de comando e palavra de dados.
porta. Para acomodar optoisoladores, o SCLK foi projetado
CS, Chip Select, é a linha de controle que permite o acesso com uma entrada Schmitt-trigger para permitir que um
à porta serial. Se o pino CS estiver baixo, a porta pode optoisolador com tempos de subida e descida mais lentos
funcionar como uma interface de três fios. acione diretamente o pino. Além disso, o SDO é capaz de
SDI, Serial Data In, é o sinal de dados usado para afundar ou fornecer até 5 mA para acionar diretamente um
transferir dados para os conversores. LED optoisolador. O SDO terá uma perda inferior a 400 mV
na tensão do inversor ao afundar ou fornecer 5 mA.
SDO, Serial Data Out, é o sinal de dados usado para
transferir dados de saída dos conversores. A saída SDO
será mantida em alta impedância sempre que CS estiver
na lógica 1.
CS
SCLK
SDI MSB LSB
Hora do comando Tempo de dados 32 SCLKs

8 SCLKs
Ciclo de gravação
CS
SCLK
SDI
Hora do comando
8 SCLKs
SDO MSB LSB
Tempo de dados 32 SCLKs

Ciclo de leitura
CS
SCLK
SDI
*
td _ MCLK /OWR
Hora do comando
8 SCLKs Ciclos de relógio
SDO MSB LSB

8 SCLKs Limpar sinalizador SDO
Tempo de dados 32 SCLKs

Ciclo de conversão de dados
*
td é o tempo que o ADC leva para realizar uma conversão. Consulte as seções Conversão
Única e Conversão Contínua da folha de dados para obter mais detalhes sobre o tempo de
conversão.
Figura 7. Tempo de palavra de comando e dados
24 DS289PP5
CS5531/32/33/34
2.2.5. Lendo/ Gravando Registros On-Chip 2.3.1. Consumo de energia

O deslocamento, ganho, configuração, O CS5531/32/33/34 acomoda três
e os registradores de configuração de canal são legíveis e modos de consumo: normal, standby e sleep.
O modo padrão, “modo normal”, é inserido após
graváveis enquanto o registrador de dados de conversão é somente leitura.
potência é aplicada. Neste modo, o
Conforme mostrado na Figura 7, para gravar em um registro
As versões CS5531/32/33/34-AS normalmente consomem
específico, o usuário deve transmitir o
35 mW. As versões CS5532/34-BS normalmente
comando e, em seguida, siga esse comando por 32 bits
consumir 70 mW. Os outros dois modos são referidos
De dados. Por exemplo, para escrever 0x80000000 (hexa
como os modos de economia de energia. Eles desligam
decimal) no registrador de ganho do canal físico,
a maior parte da parte analógica do chip e filtro de parada
o usuário transmitiria primeiro o byte de comando
circunvoluções. Os modos de economia de energia são inseridos
0x02 (hexadecimal) seguido pelos dados
sempre que o bit de desligamento (PDW) do registrador de
0x80000000 (hexadecimal). Da mesma forma, para ler um
configuração é definido como lógico 1. O modo de economia de
determinado registro, o usuário deve transmitir o comando de
energia específico inserido depende do estado do PSS
leitura apropriado e então adquirir os 32 bits de
(Seleção de economia de energia). Se PSS é lógico 0, o
dados. Uma vez que um registrador é escrito ou lido, o
conversor entra no modo de espera reduzindo a potência
porta serial retorna ao modo de comando.
consumo para 4 mW. O modo de espera deixa
Além de acessar os registros internos um em
o oscilador e o gerador de polarização no chip para o
uma vez, os registros de ganho e deslocamento, bem como o
parte analógica do chip ativo. Isso permite que o
registradores de configuração de canal podem ser acessados como arrays
conversor para retornar rapidamente ao modo normal
(ou seja, todo o conjunto de registradores pode ser acessado com um
uma vez que PDW é redefinido para uma lógica 1. Se PSS e PDW
comando). No CS5531/32, existem dois
estão ambos configurados para lógico 1, o modo de suspensão
e registradores de deslocamento, e no CS5533/34, existem
é inserido reduzindo a potência consumida para cerca de 500 µW.
quatro registradores de ganho e offset. Existem quatro registradores
Como este modo de suspensão desativa o oscilador, um período
de configuração de canal em todas as partes. Como exemplo, para
de atraso de inicialização do oscilador de aproximadamente 20 ms
escreva 0x80000000 (hexadecimal) para todos os quatro ganho
é necessário antes de retornar ao modo normal. Se
registradores no CS5533, o usuário transmitiria o
um relógio externo for usado, não haverá atraso.
comando 0x42 (hexadecimal) seguido por quatro it erações de
Observe ainda que quando os chips são usados no
0x80000000 (hexadecimal), (ou seja, 0x42
Ganho = 1 modo, o PGIA é desligado. Com
seguido por 0x80000000, 0x80000000,
o PGIA desligado, a energia consumida em
0x80000000, 0x80000000). Os registradores são escritos ou
o modo de energia normal é reduzido em aproximadamente 1/2.
lidos em ordem sequencial (ou seja, 1, seguido por 2, 3 e 4).
Consumo de energia no modo de suspensão e espera
Uma vez que os registros são escritos
modos não é afetado pela configuração do amplificador.
para ou ler, a porta serial retorna ao modo de comando.
2.3.2. Sequência de reinicialização do sistema
O bit de reinicialização do sistema (RS) permite que o usuário execute uma

2.3. Registro de configuração
reinicialização do sistema. Uma reinicialização do sistema pode ser iniciada
Para facilitar o projeto arquitetônico e simplificar a
a qualquer momento escrevendo uma lógica 1 para o bit RS no
interface serial, o registrador de configuração tem trinta e dois
registro de configuração. Após o bit RS ter sido
bits, porém, apenas onze dos trinta
definido, a lógica interna do chip será inicializada
dois bits são usados. As seções a seguir detalham o
para um estado de reinicialização. O bit de reset válido (RV) é
bits no registrador de configuração.
definido indicando que a lógica interna foi devidamente redefinida.
DS289PP5 25
CS5531/32/33/34
O bit RV é apagado após a leitura do registro de configuração. colocar corrente para cada configuração VRS. Como os modelos
Os registradores no chip são inicializados para show, a referência inclui uma carga grossa/fina
os seguintes estados padrão: buffer que reduz a demanda de corrente dinâmica
da referência externa.
Registro de configuração: 00000000(H)
Registros de deslocamento: 00000000(H) O buffer de entrada da referência é projetado para acomodar
Registros de ganho: 01000000(H) rail-to-rail (sinal plus de modo comum) em tensões de entrada.
Registros de configuração de canal: 00000000(H) A tensão diferencial entre o
VREF+ e VREF- podem ser qualquer tensão de 1,0 V
Após o reset, o bit RS deve ser escrito de volta para até a alimentação analógica (dependendo de como o VRS é
lógico 0 para completar o ciclo de reset. A ADC vai configurado), no entanto, o VREF+ não pode ir acima
retornar ao modo de comando onde espera por um VA+ e o pino VREF- não podem ficar abaixo de VA-.
comando válido. Além disso, o bit RS é o único bit em Observe que as fontes de alimentação do chip devem ser
o registo de configuração que pode ser definido ao iniciar um estabelecido antes da tensão de referência.
reset (ou seja,énecessário um segundo comando de escrita para

2.3.6. Pinos de trava de saída
definir outros bits no Registo de Configuração
após o bit RS ter sido apagado). Os pinos A1-A0 dos ADCs imitam o D21-
Bits D20/D5-D4 dos registradores de configuração de canal se
2.3.3. Entrada curta o bit de seleção de trava de saída (OLS) é lógico 0 (padrão).
O bit curto de entrada permite que o usuário Se o bit OLS é lógico 1, A1-A0 imita a saída
aterrar todas as entradas do multiplexador. Isto é um configurações de bit de trava no registro de configuração.
função útil porque permite ao usuário facilmente Essas duas opções dão ao usuário a opção de permitir que as
teste o desempenho da entrada aterrada do ADC saídas da trava mudem a qualquer momento em um
e eliminar os efeitos de ruído devido ao externo O CSR é selecionado para uma conversão ou para permitir que o
componentes do sistema. bits de trava para permanecer travado em um estado fixo

(determinado pelo bit de registro de configuração) para todos os CSR
2.3.4. Sinal de guarda seleções. Em ambos os casos, A1-A0 pode ser usado para
O bit de sinal de guarda é um bit que modifica a função de A0. controlar multiplexadores externos e outras funções lógicas fora
Quando definido, este bit emite o sinal comum do conversor. As saídas A1-A0 podem
tensão de modo do amplificador de instrumentação em dissipador ou fonte de pelo menos 1 mA, mas é recomendado
A0. Este recurso é útil quando o usuário deseja
conecte uma blindagem externa ao potencial de modo comum
do amplificador de instrumentação para proteger CS 5 53 32/1/33/3 4
A0/GUARDA
contra vazamento. A Figura 8 ilustra um diagrama de conexão
+5VA +
AIN+
típico para o sinal de guarda. fora p
2.3.5. Seleção de referência de tensão V + ENTRADA
Centro
Modo Com m = 2,5 V x1
V- DENTRO
O bit de seleção de referência de tensão (VRS) seleciona o

AIN fora m
tamanho do capacitor de amostragem usado para
referência de tensão. O bit deve ser definido com base em
a magnitude da tensão de referência para atingir
desempenho ideal. As Figuras 9 e 10 modelam o Figura 8. Esquema de blindagem de sinal de guarda
efeitos na impedância de entrada da referência e na
26 DS289PP5
CS5531/32/33/34
ÿ 1Fino
ÿ 1Fino
ÿ Grosso 2
ÿ2Grosso VREF
VREF
C = 22pF V=
ÿ 30 mV os i C = 11pF
V =ÿ fV
15CmV os i
n os fV C n os
MCLK MCLK
f = 16 f = 16
VRS = 1; 1 V ÿ VREF ÿ 2,5 V VRS = 0; 2,5 V < VREF ÿ VA +
Figura 9. Modelo de referência de entrada quando VRS = 1 Figura 10. Modelo de referência de entrada quando VRS = 0
para limitar as correntes de acionamento a menos de 20 µA nel sem ter que recalibrar ou manipular os registros de
para reduzir o autoaquecimento do chip. Estas saídas são calibração.
alimentadas por VA+ e VA-. Sua tensão de saída será
2.3.8. Seleção de taxa de filtro
limitada à tensão VA+ para uma lógica 1 e VA para uma
lógica 0. O bit Filter Rate Select (FRS) modifica as taxas de palavra
de saída do conversor para permitir 50 Hz ou
2.3.7. Seleção de deslocamento e ganho Rejeição de 60 Hz ao operar a partir de um cristal de 4,9152
O bit Offset and Gain Select (OGS) é usado para selecionar MHz. Se o FRS for limpo para 0 lógico, as taxas de palavras
a fonte dos registros de calibração a serem usados ao realizar e as características de filtro correspondentes podem ser
conversões e calibrações. selecionadas (usando os registradores de configuração de
Quando o bit OGS estiver em '0', os registros de offset e canal) de 7,5, 15, 30, 60, 120, 240, 480, 960, 1920 ou 3840
ganho correspondentes ao canal físico desejado (CS1-CS0 Sps ao usar um Frequência de 4,9152 MHz. Se o FRS for
no Setup selecionado) serão acessados. Quando o bit OGS definido como lógico 1, as taxas de palavras e as
é definido como '1', os registradores de deslocamento e características de filtro correspondentes são dimensionadas
ganho apontados pelos bits OG1-OG0 no Setup selecionado por um fator de 5/6, tornando as taxas de palavras
serão acessados. Este recurso permite que vários valores de selecionáveis 6,25, 12,5, 25, 50, 100, 200, 400, 800, 1600 e
calibração (por exemplo, para diferentes configurações de 3200 Sps ao usar um clock de 4,9152 MHz. Ao usar outras
ganho) sejam usados em um único canal físico frequências de clock, essas taxas de palavras selecionáveis
serão dimensionadas linearmente com a frequência de clock que é usada.
DS289PP5 27
CS5531/32/33/34
2.3.9. Descrições do Registro de Configuração
D31(MSB) D30 D29 D28 D27 D26 D25 D24 D23 D22 D21 D20 D19 D18 D17 D16
PSS PDW RS RV IS GB VRS A1 A0 OLS NU OGS FRS NU NU NU
D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
NÃO AGORA AGORA AGORA AGORA AGORA AGORA AGORA AGORA AGORA AGORA AGORA AGORA AGORA AGORA
PSS (Seleção de Economia de Energia)[31]

0 Modo Standby (Oscilador ativo, permite uma inicialização rápida).
1 Modo Sleep (Oscilador inativo).
PDW (Modo Desligado)[30]

0 Modo normal
1 Ative o modo de seleção de economia de energia.
RS (Sistema de Reinicialização)[29]
0 Operação normal.
1 Ative um ciclo de Reset. Consulte Sequência de reinicialização do sistema no texto da folha de dados.
RV (Reinicialização Válida)[28]
0 Operação normal
1 O sistema foi reinicializado. Este bit é somente leitura. O bit é limpo para zero lógico após a leitura do registro de configuração.
IS (Curto de Entrada)[27]
0 Entrada normal
1 Todos os pares de entrada de sinal para cada canal são desconectados dos pinos e em curto internamente.
GB (Bit de Sinal de Guarda)[26]

0 Operação normal de A0 como trava de saída.
1 A saída de A0 é modificada para produzir a tensão de saída de modo comum do amplificador de instrumentação (normalmente
2,5 V). O bit de seleção do latch de saída é ignorado quando o buffer de guarda é ativado.
VRS (Seleção de Referência de Tensão)[25]

0 2,5 V < VREF ÿ [(VA +) - (VA-)]
1 1V ÿ VREF ÿ 2,5V
A1-A0 (bits de trava de saída)[24:23]

Os bits de trava (A0 e A1) serão definidos para o estado lógico desses bits na execução da palavra de comando se a saída
o bit de seleção de trava (OLS) é definido. Observe que essas saídas lógicas são alimentadas por VA+ e VA-.
00 A0 = 0, A1 = 0
01 A0 = 0, A1 = 1
10 A0 = 1, A1 = 0
11 A0 = 1, A1 = 1
Seleção de trava de saída, OLS[22]

0 Quando baixo, usa o registro de configuração de canal como fonte de A1 e A0.
1 Quando definido, usa o Registro de Configuração como fonte de A1 e A0.
NU (Não Usado)[21]
0 Deve ser sempre 0 lógico. Reservado para atualizações futuras.
Seleção de compensação e ganho OGS[20]

0 Os registros de calibração usados são baseados nos bits CS1-CS0 do Setup referenciado.
1 Os registros de calibração usados são baseados nos bits OG1-OG0 do Setup referenciado.
28 DS289PP5
CS5531/32/33/34
Seleção de taxa de filtro, FRS[19]

0 Use as taxas de palavras de saída padrão.
1 Dimensione todas as taxas de palavras de saída e suas características de filtro correspondentes por um fator de 5/6.
NU (Não Usado)[18:0]
0 Deve ser sempre 0 lógico. Reservado para atualizações futuras.
2.4. Configurando os CSRs para uma medição nel pode ser representado em mais de um Setup com
diferentes taxas de saída, faixas de ganho, etc. (ou seja, cada
O CS5531/32/33/34 tem quatro canais de configuração
A configuração é definida independentemente). Consulte a seção
Registros (CSRs). Cada CSR contém dois 16 bits
2.4.1 para mais detalhes sobre a configuração do canal
Configurações que são programadas pelo usuário para conter
Registros.
informações de conversão de dados como: 1) qual canal físico
será convertido, 2) em que ganho Cada CSR de 32 bits é acessível individualmente e
o canal será convertido, 3) a que taxa de palavras será contém duas configurações de 16 bits. Como exemplo, para
o canal será convertido, 4) a conversão de saída será unipolar ou configurar o Setup 1 no CS5531/32/33/34 com o
bipolar, 5) qual será o estado escrever comando de registro de configuração de canal individual
da trava de saída durante a conversão, 6) (0x05 hexadecimal), bits 31 a 16 do CSR 1 contém as informações
conversor atrasar o início de uma conversão para permitir para Setup 1 e bits 15 a 0
tempo para a trava de saída estabilizar antes que a conversão contêm as informações para a Configuração 2. Observe que, enquanto
seja iniciada, e 7) a fonte de corrente de detecção de circuito leitura/escrita de CSRs, duas configurações são acessadas em
aberto será ativada para essa configuração. Além disso, pares como um único registrador CSR de 32 bits. Mesmo que um dos
quando o bit OGS no registro de configuração é o Setups não é usado, ele deve ser escrito ou lido.
definido, o Setup seleciona qual conjunto de compensação e ganho Exemplos detalhando o poder dos CSRs são fornecidos na seção
registradores para usar ao realizar conversões ou calibrações. 2.6.3.
Observe que um canal de entrada física específico
DS289PP5 29
CS5531/32/33/34
2.4.1. Descrições de registro de configuração de canal

CSR
#1 Configuração 1 Configuração 2
Bits <127:112> Bits <111:96>
#4 Configuração 7 Configuração 8
Bits <31:16> Bits <15:0>
CS1 CS0 G2 G1 G0 WR3 WR2 WR1 WR0 U/B OL1 OL0 DT OCD OG1 OG0
CS1 CS0 G2 G1 G0 WR3 WR2 WR1 WR0 U/B OL1 OL0 DT OCD OG1 OG0
CS1-CS0 (Bits de Seleção de Canal) [31:30] [15:14]

00 Selecione o canal físico 1 (todos os dispositivos)
01 Selecione o canal físico 2 (Todos os dispositivos)
10 Selecione o canal físico 3 (somente CS5533/34)
11 Selecione o canal físico 4 (somente CS5533/34)
G2-G0 (Bits de ganho) [29:27] [13:11]

Para VRS = 0, A = 2; Para VRS = 1, A = 1; O span de entrada bipolar é duas vezes o span de entrada unipolar.
000 Ganho = 1, (Intervalo de entrada = [(VREF+)-(VREF-)]/1*A para unipolar).
WR3-WR0 (Taxa de palavras) [26:23] [10:7]

As taxas de palavras listadas são para o modo de conversão contínua usando um clock de 4,9152 MHz. Todas as taxas de palavras serão
escala linearmente com a freqüência de clock usada. A primeira conversão usando o modo de conversão contínua
durarão mais, assim como as conversões feitas com o modo de conversão única. Veja a seção sobre Execução
Conversões e Tabelas 1 e 2 para mais detalhes.
Mordeu
WR (FRS = 0) WR (FRS = 1)
0000 120 Esp 100 Esp
0001 60 Esp. 50 Esp.
0010 30 Esp. 25 Esp.
0011 15 Esp. 12,5 Esp.
0100 7,5 Esp 6,25 Esp
1000 3840 Sp. 3200 Sp.
1001 1920 Sp. 1600 Sp.
1010 960 Sp. 800 Sp.
1011 480 Esp 400 Esp
1100 240 Sps 200 Sps
Todas as outras combinações não são usadas.
30 DS289PP5
CS5531/32/33/34
U/B (Unipolar / Bipolar) [22] [6]
0 Selecione o modo bipolar.
1 Selecione o modo Unipolar.
OL1-OL0 (bits de trava de saída) [21:20] [5:4]
Os bits de trava serão definidos para o estado lógico desses bits na execução da palavra de comando quando a saída
latch select bit (OLS) no registrador de configuração é lógico 0. Observe que as saídas lógicas no chip são
alimentado por VA+ e VA-.
00 A0 = 0, A1 = 0
01 A0 = 0, A1 = 1
10 A0 = 1, A1 = 0
11 A0 = 1, A1 = 1
DT (Bit de Tempo de Atraso) [19] [3]
Quando definido, o conversor aguardará um tempo de atraso antes de iniciar uma conversão. Isso permite que o tempo de
Saídas A0 e A1 antes do início de uma conversão. O tempo de atraso será de 1280 ciclos MCLK quando FRS = 0,
e 1536 ciclos MCLK quando FRS = 1.
0 Comece as conversões imediatamente.
1 Aguarde 1280 ciclos MCLK (FRS = 0) ou 1536 ciclos MCLK (FRS = 1) antes de iniciar a conversão.
OCD (Bit de detecção de circuito aberto) [18] [2]
Quando definido, este bit ativa uma fonte de corrente de 300 nA no canal de entrada (AIN+) selecionado pelo canal
selecionar bits. Observe que a fonte de corrente de 300nA é classificada em 25°C. A -55°C, a fonte de corrente dobra para
aproximadamente 600nA. Este recurso é particularmente útil em aplicações de termopar quando o usuário deseja
para conduzir um termopar suspeito aberto para um trilho de alimentação.
0 Modo normal.
1 Ative a fonte atual.
OG1-OG0 (Bits de ponteiro de registro de deslocamento/ganho) [17:16] [1:0]
Esses bits são usados apenas quando OGS no registro de configuração é definido como '1'. Eles permitem que o usuário selecione
o registro de compensação e ganho a ser usado ao realizar uma conversão ou calibração. Quando o OGS mordeu no
O registro de configuração é definido como '0', o registro de deslocamento e ganho para o canal físico referenciado (CS1-
bits CS0 do Setup) serão usados.
00 Use offset e registro de ganho do canal físico 1
DS289PP5 31
CS5531/32/33/34
2.5. Calibração ção do span de entrada (span bipolar é 2 vezes o

span unipolar, registrador de ganho = 1.000...000 decimal).
A calibração é usada para definir o zero e a inclinação do ganho de
a função de transferência do ADC. O CS5531/32/33/34 O MSB no registrador de deslocamento determina se o
offset a ser aparado é positivo ou negativo (0 positivo, 1 negativo).
oferecem auto-calibração e calibração do sistema.
Observe que a magnitude do
Observação: Depois que os ADCs são redefinidos, eles são funcionais
o deslocamento que é cortado da entrada é mapeado
e pode realizar medições sem
sendo calibrado (lembre-se que o bit VRS através do registrador de ganho. O conversor pode tipicamente
no registro de configuração deve ser devidamente ajustar ±100 por cento do span de entrada. Como mostrado
configurado). Neste caso, o conversor
na seção Gain Register , o ganho do registrador abrange
utilizar os valores inicializados do chip
registradores (Ganho = 1,0, Deslocamento = 0,0) para de 0 a (64 - 2-24). O significado decimal equivalente do registrador
calcular palavras de saída. Qualquer deslocamento inicial e de ganho é
erros de ganho no circuito interno do chip
29
permanecerá.
=
3 -24 = (- 24 + eu
5+ +++)
D bD292 bD2824 bD272 … bD02 ) bDi2
2.5.1. Registros de calibração eu = 0
Os conversores CS5531/32/33/34 possuem um

onde os números binários têm um valor de
al offset e registro de ganho para cada entrada de canal.
zero ou um (bD29 é o valor binário do bit D29).
Os registradores de ganho e compensação, que são usados durante são
Enquanto as configurações de registro de ganho de até 64 - 2-24
calibração do sistema e do auto, são usados para definir o
estiverem disponíveis, o registro de ganho nunca deve ser definido para
zero e inclinação de ganho da função de transferência do conversor. valores acima de 40.
Conforme mostrado na seção Offset Register , um LSB
no registro de deslocamento é 1,83007966 X 2-24 propor
2.5.2. Registro de ganho
MSB D30 D29 D28 D27 D26 D25 D24 D23 D22 D21 D20 D19 D18 D17 D16
AGORA AGORA 25 24 23 22 21 20 2-1 2-2 2-3 2-4 2-5 2-6 2-7 2-8
0000000100000000
D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 LSB
2-9 2-10 2-11 2-12 2-13 2-14 2-15 2-16 2-17 2-18 2-19 2-20 2-21 222 2-23 2-24
0000000000000000
A amplitude do registrador de ganho é de 0 a (64-2-24). Após Reset D24 ser 1, todos os outros bits são '0'.
2.5.3. Registro de deslocamento
MSB D30 D29 D28 D27 D26 D25 D24 D23 D22 D21 D20 D19 D18 D17 D16
Sinal 2-2 2-16 2-3 2-4 2-5 2-6 2-7 2-8 2-9 2-10 2-11 2-12 2-13 2-14 2-15
0000000000000000
D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 LSB
2-17 2-18 2-19 2-20 2-21 2-22 2-23 2-24 AGORA AGORA AGORA AGORA AGORA AGORA AGORA AGORA AGORA
0000000000000000
Um LSB representa 1,83007966 X 2-24 proporção do span de entrada (span bipolar é 2 vezes span unipolar).
Os bits de offset e de palavra de dados são alinhados por MSB. Após o reset, todos os bits são '0'.
O registrador de deslocamento é armazenado como um número de complemento de dois de 32 bits, onde os últimos 8 bits são todos 0.
32 DS289PP5
CS5531/32/33/34
2.5.4. Executando Calibrações efeitos da calibração anterior como apenas um

offset e registro de ganho está disponível por físico
Para realizar uma calibração, o usuário deve enviar um byte de
canal. Apenas uma calibração é realizada com
comando com seu MSB=1, seus bits de ponteiro
cada byte de comando. Para calibrar todos os canais,
(CSRP2-CSRP0) definido para endereçar a configuração desejada para
comandos de calibração adicionais são necessários.
calibrar e os bits de calibração apropriados (CC2-
CC0) configurado para escolher o tipo de calibração a ser realizada. 2.5.5. Auto calibração
Observe que a calibração assume que o
O CS5531/32/33/34 oferece auto deslocamento e auto
Os CSRs foram inicializados anteriormente porque o
calibrações de ganho. Para a auto-calibração do offset,
informações sobre o canal físico, sua
os conversores ligam internamente as entradas do 1X
taxa de filtro, faixa de ganho e polaridade, vem do
amplificador juntos e os roteia para o pino AIN
registrador de configuração de canal endereçado pelos bits de ponteiro
conforme mostrado na Figura 11. Para uma autocalibração precisa
no byte de comando. Uma vez que os CSRs são inicializados, uma
de deslocamento ocorrer, os pinos AIN devem estar na tensão de
calibração pode ser realizada com um byte de comando.
modo comum adequada, conforme especificado no Analog
seção de características . Usos de calibração de auto-deslocamento
O tempo que leva para fazer uma calibração é o amplificador de ganho 1X e, portanto, não é válido em
um pouco menos do que a quantidade de tempo que leva para fazer as faixas de ganho 2X-64X. Uma calibração de auto-deslocamento de
uma única conversão (consulte a Tabela 1 para o tempo de essas faixas de ganho podem ser executadas definindo o IS
conversão única). A calibração de offset leva 608 ciclos de clock a bit no registro de configuração para um '1' e realizando uma
menos que uma única conversão quando FRS = 0, calibração de compensação do sistema. O bit IS deve ser retornado
e 729 ciclos de clock a menos quando FRS = 1. A calibração de para '0' depois para operação normal do
ganho leva 128 ciclos de clock a menos que um único dispositivo.
conversão quando FRS = 0 e 153 ciclos de clock

Para auto-calibração de ganho, as entradas diferenciais
menos quando FRS = 1.
do modulador estão conectados a VREF+ e
Uma vez que um ciclo de calibração é concluído, o SDO cai e VREF- conforme mostrado na Figura 12. Auto-calibração de
os resultados são armazenados automaticamente no ganho não funcionará com (VREF+ - VREF-) > 2,5V.
ganho ou registro de deslocamento para o canal físico que está A autocalibração do ganho é realizada em GAIN =
sendo calibrado quando o bit OGS no registro de configuração é Modo 1x sem considerar o ganho do registrador de configuração
definido como '0'. Se o bit OGS estiver definido como '1', contexto. Erros de ganho no PGIA ganham passos 2x para
os resultados serão armazenados no registro especificado por 64x não são calibrados, pois isso exigiria uma fonte precisa de
os bits OG1-OG0 do Setup selecionado. Veja o baixa tensão diferente da referência
Descrição do bit OGS para mais detalhes (Seção Voltagem. Uma calibração do sistema de ganho deve ser realizada
2.3.7). O SDO permanecerá baixo até que a próxima palavra de se ganhos precisos devem ser alcançados no
comando seja iniciada. Se calibrações adicionais forem intervalos diferentes de 1X, ou quando (VREF+ - VREF-) >
realizada ao fazer referência à mesma calibração 2,5 V.
registradores, os resultados da última calibração substituirão os
DS289PP5 33
CS5531/32/33/34
2.5.6. Calibração do sistema os filtros de taxa de palavras mais rápidos (240 Sps e superior),
canais que são usados nessas taxas também devem ser
Para as funções de calibração do sistema, o usuário deve
calibrado em uma dessas taxas de palavras e canais
fornecer os sinais de calibração dos conversores que
usado nas taxas de palavras mais baixas (120 Sps e inferior)
representam terra e fundo de escala. Quando uma calibração
deve ser calibrado em uma dessas taxas mais baixas.
de deslocamento do sistema é executada, um sinal de referência de terra
Como taxas de palavras mais altas resultam em palavras de conversão
deve ser aplicado aos conversores. A Figura 13 ilustra a
com mais ruído pico a pico, a calibração deve
calibração de compensação do sistema.
ser executado na palavra de saída mais baixa possível
Conforme mostrado na Figura 14, o usuário deve inserir um sinal taxa de precisão máxima. Para os 7,5 Sps a 120
representando o ponto de escala total positivo para realizar Configurações da taxa de palavras Sps, as calibrações podem
uma calibração de ganho do sistema. Em ambos os casos, os ser realizadas em 7,5 Sps e, para 240 Sps e superiores, a
sinais de calibração devem estar dentro dos limites de calibração calibração pode ser realizada em 240 Sps. Para minimizar
especificados para cada etapa de calibração específica (consulte ruído digital próximo ao dispositivo, o usuário deve aguardar
às Especificações de Calibração do Sistema). para que cada etapa de calibração seja concluída antes
leitura ou escrita na porta serial. Lendo o
2.5.7. Dicas de calibração
registros de calibração e a média de várias calibrações juntas
As etapas de calibração são executadas na palavra de saída
podem produzir um resultado de calibração mais preciso.
taxa selecionada pelos bits WR2-WR0 do canal
Observe que acessar os ADCs
registros de configuração. Devido a comprimentos limitados de registro em
porta serial antes de uma calibração terminar pode ser
S1 ABRIR
ABRIR + +
AIN+
AIN+ + +
XGAIN
S2 1X GANHO
AIN - -
FECHADO ABRIR
AIN - - VREF+
Referência + FECHADO
- VREF-
FECHADO
Figura 11. Auto Calibração de Offset Figura 12. Auto calibração de ganho
Externo Externo
Conexões Conexões
+ + + +
AIN+ AIN+
0V + - XGAIN Escala Completa +- XGAIN
- - - -
AIN AIN
CM +- CM +-
Figura 13. Calibração do Sistema de Offset Figura 14. Calibração do Sistema de Ganho
34 DS289PP5
CS5531/32/33/34
resultar na perda de sincronização entre o microcontrolador e o valor da escala. Neste ponto, o registrador de ganho é
ADC, podendo aproximadamente igual a 33,33 (decimal). Enquanto o
interromper o ciclo de calibração. O registrador de ganho pode conter números até 64
- 2-24, configurações de registro de ganho acima de um valor decimal
Para máxima precisão, as calibrações devem ser executadas tanto
de 40 não deve ser usado. Com o conversor em
para deslocamento quanto para ganho (selecionado alterando os
erro de ganho intrínseco, este sinal mínimo de entrada de fundo de
bits G2-G0 dos registradores de configuração do canal).
escala pode ser maior ou menor. Ao definir o
Observe que apenas uma faixa de ganho pode ser calibrada por
Faixa mínima de calibração de escala total (FSCR)
canal físico quando o bit OGS no registro de configuração é definido
em Características Analógicas, a margem é mantida para
como '0'. Várias faixas de ganho
acomodar o erro de ganho intrínseco. Inversamente, o
pode ser calibrado para um único canal manipulando o bit OGS e
sinal de escala total de entrada pode ser aumentado para um ponto em
os bits OG1-OG0 do Setup selecionado (consulte a Seção 2.3.7
qual o modulador atinge seu limite de densidade de 1 de
para mais detalhes). Se
86 por cento, que em condições nominais ocorre
calibração de fábrica do sistema do usuário é realizada usando os
quando o sinal de entrada de fundo de escala é 1,1 vezes o
recursos de calibração do sistema de
valor nominal de fundo de escala. Com o intrínseco do chip
o CS5531/32/33/34, o registro de offset e ganho
erro de ganho, este sinal de entrada de escala máxima
o conteúdo pode ser lido pelo microcontrolador do sistema
talvez mais alto ou mais baixo. Ao definir o máximo
e gravada em memória não volátil. Esses mesmos
FSCR, a margem é novamente incorporada para acomodar o erro
palavras de calibração podem então ser carregadas nos registradores
de ganho intrínseco.
de compensação e ganho do conversor quando a energia
é aplicado pela primeira vez ao sistema, ou quando a faixa de ganho
2.6. Realizando conversões
Mudou.
O CS5531/32/33/34 oferece dois modos de conversão distintamente
Quando o dispositivo é usado sem calibração, o diferentes. As três seções que seguem
precisão de ganho não calibrado é de cerca de ± 1 por cento e detalhar as diferenças e fornecer exemplos
o rastreamento de ganho de alcance (2X a 64X) para alcance ilustrando como usar os modos de conversão com
é aproximadamente ±0,3 por cento. os registradores de configuração de canal.
Observe que o ganho do registrador de deslocamento para o

a saída é 1,83007966 decimal, não 1. Se um usuário quiser
2.6.1. Modo de conversão única
para ajustar os coeficientes de calibração externamente, Com base nas informações fornecidas nos registradores de
eles precisarão dividir a informação a ser escrita no registro de configuração de canal (CSRs), após o usuário transmitir o
offset pelo fator de escala de comando de conversão, uma única versão de conversão totalmente
1.83007966. (Esta discussão assume que o ganho estabelecida é executada. O byte de comando inclui
registrador é 1.000...000 decimal. O registro de deslocamento um endereço de ponteiro para o registro de configuração a ser usado
também é multiplicado pelo registrador de ganho antes de ser durante a conversão. Uma vez transmitido, o serial
aplicado às palavras de conversão de saída). port entra no modo de dados onde espera até que a versão con
seja concluída. Quando os dados de conversão são
2.5.8. Limitações na Faixa de Calibração disponível, SDO cai para 0 lógico. Quarenta SCLKs são
então necessário para ler a palavra de dados de conversão. O
A calibração do sistema pode ser limitada pelo espaço principal do
sinal no caminho do sinal analógico dentro do chip, os primeiros 8 SCLKs são usados para limpar o sinalizador SDO.
discutido na seção Entrada Analógica deste Durante os primeiros 8 SCLKs, SDI deve ser lógico 0. O último
Ficha de dados. Para calibração de ganho, a entrada de escala completa

32 SCLKs são necessários para ler o resultado da conversão.
Observe que o usuário é forçado a ler a conversão
sinal pode ser reduzido para 3% do total nominal
no modo de conversão única, pois o SDO permanecerá baixo
DS289PP5 35
CS5531/32/33/34
(ou seja, a porta serial está no modo de dados) até SCLK '00000000' é fornecido à SDI durante os primeiros 8
transições 40 vezes. Após a leitura dos dados, a porta serial SCLKs quando o sinalizador SDO é apagado, o conversor
retorna ao modo de comando, onde permanece neste modo de conversão e continua a
aguarda a emissão de um novo comando. O solteiro converter o canal selecionado usando o mesmo CSR
o modo de conversão levará mais tempo do que as conversões Configurar. No modo de conversão contínua, nem todos os
realizada no modo de conversão contínua. O palavra de conversão precisa ser lida. O usuário precisa
número de ciclos de clock que uma única conversão leva apenas para ler as palavras de conversão necessárias para o
para cada configuração de Output Word Rate (OWR) é listada aplicação à medida que o SDO sobe e desce para indicar o
na Tabela 1. O ± 8 (FRS = 0) ou ± 10 (FRS = 1) disponibilidade de novos dados de conversão. Observe que se um
a ambiguidade do relógio é devido à sincronização interna conversão não é lida antes da próxima conversão
entre a entrada SCLK e o oscilador. dados se tornarem disponíveis, eles serão perdidos e substituídos
Observação: No modo de conversão única, mais de um pelos novos dados de conversão. Para sair desta conversão
conversão é realmente realizada, mas apenas o modo, o usuário deve fornecer '11111111' para o SDI
resultado final, totalmente liquidado, é emitido para o
pino durante os primeiros 8 SCLKs após a queda do SDO. Se o
registro de dados de conversão.
usuário decide sair, 32 SCLKs são necessários para
Ciclos de relógio cronometrar a última conversão antes do conversor
(WR3-WR0)
FRS = 0 FRS = 1 retorna ao modo de comando. O número do relógio
0000 171448 ± 8 205738 ± 10
ciclos que uma conversão contínua leva para cada configuração
0001 335288 ± 8 402346 ± 10
de palavra de saída está listada na Tabela 2. A primeira versão de
0010 662968 ± 8 795562 ± 10
conversão da parte em conversão contínua
0011 1318328 ± 8 1581994 ± 10
modo será mais longo do que as seguintes conversões
0100 2629048 ± 8 3154858 ± 10
devido à sobrecarga de inicialização. O ± 8 (FRS = 0) ou ± 10
1000 7592 ± 8 9110 ± 10
(FRS = 1) a ambiguidade do clock é devido à sincronização interna
1001 17848 ± 8 21418 ± 10
entre a entrada SCLK e o oscilador.
1010 28088 ± 8 33706 ± 10
1011 48568 ± 8 58282 ± 10
Nota: Ao mudar de canal ou após realizar
1100 89528 ± 8 107434 ± 10
calibrações e/ou conversões simples, o
o usuário deve ignorar os três primeiros (para OWRs
Tabela 1. Tempo de conversão para modo único menos de 3200 Sps, MCLK = 4,9152 MHz) ou
primeiras cinco (para OWR ÿ 3200 Sps) conversões em
2.6.2. Modo de conversão contínua modo de conversão contínua, como residual
coeficientes de filtro devem ser lavados do
Com base nas informações fornecidas nos registradores de filtrar antes que conversões precisas sejam
configuração de canal (CSRs), as conversões contínuas são realizado.
realizada usando o conteúdo do registro de configuração apontado
Ciclos de Relógio FRS (WR3-WR0) Ciclos de relógio
pelo comando de conversão. O byte de comando (Primeira conversão) (Todos os outros
inclui um endereço de ponteiro para o registro de configuração para Conversões)
ser usado durante a conversão. Uma vez transmitido, 0 0000 89528 ± 8 40960
a porta serial entra no modo de dados onde espera até 0 0001 171448 ± 8 81920
uma conversão está concluída. Após a conversão é 0 0010 335288 ± 8 163840
feito, SDO cai para 0 lógico. Quarenta SCLKs são então 0 0011 662968 ± 8 327680
necessário para ler a conversão. Os primeiros 8 SCLKs 0 0100 1318328 ± 8 655360
são usados para limpar o sinalizador SDO. Os últimos 32 SCLKs 0 1000 2472 ± 8 1280
são necessários para ler o resultado da conversão. Se 0 1001 12728 ± 8 2560
36 DS289PP5
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Ciclos de Relógio FRS (WR3-WR0) Ciclos de relógio Um canal físico é definido como a entrada real
(Primeira conversão) (Todos os outros canal (AIN1 a AIN4) ao qual um sinal externo está conectado.
Conversões)
0 1010 17848 ± 8 5120
Exemplo 1: Conversão única usando Configuração 1. O
0 1011 28088 ± 8 10240
comando emitido é '10000000'. Isso instrui o
0 1100 48568 ± 8 20480
1
conversor para realizar uma única conversão referenciando
0000 107434 ± 10 49152
Setup 1 (CSRP2 - CSRP0 = '000') Neste exemplo, Setup 1
1 0001 205738 ± 10 98304
aponta para o canal físico 4. Após
1 0010 402346 ± 10 196608
o comando é recebido e decodificado, o ADC
1 0011 795562 ± 10 393216
realiza uma conversão no canal físico 4 e
1 0100 1581994 ± 10 786432
SDO cai para indicar que a conversão é com
1 1000 2966 ± 10 1536
completo. Para ler a conversão, 40 SCLKs são então
1 1001 15274 ± 10 3072
requeridos. Uma vez que os dados de conversão foram lidos,
1 1010 21418 ± 10 6144
a porta serial retorna ao modo de comando.
1 1011 33706 ± 10 12288
1 1100 58282 ± 10 24576 Exemplo 2: Conversões contínuas usando Configuração 3.
O comando emitido é '11010000'. Isso instrui
Tabela 2. Tempo de conversão para o modo contínuo
o conversor para realizar conversões contínuas
2.6.3. Exemplos de uso de CSRs para desempenho referenciando a Configuração 3 (CSRP2 - CSRP0 = '010'). Dentro
Conversões e Calibrações neste exemplo, Setup 3 aponta para o canal físico 1.
Após o comando ser recebido e decodificado, o
Sempre que um comando de calibração ou conversão for
ADC realiza uma conversão no canal físico 1
emitidos (os bits C, MC e CC2-CC0 devem ser
e SDO serve para indicar que a conversão é
set), os bits CSRP2-CSRP0 no byte de comando
completo. O usuário agora tem três opções. O usuário
são usados como ponteiros para endereçar uma das configurações em
pode adquirir a conversão e permanecer neste
registradores de configuração de canal (CSRs). Detalhes da Tabela 3
modo, adquirir a conversão e sair deste modo, ou
a decodificação de endereço do ponteiro os bits.
ignore a conversão e aguarde uma nova conversão no
(CSRP2-CSRP0) Local CSR 000 Configurar

próximo intervalo de atualização, conforme detalhado no
Nº 1 CSR 1 seção de conversão contínua.
001 Nº 1 CSR 2
Exemplo 3: Calibração usando Configuração 4. Este
010 CSR #2 3
exemplo assume que o bit OGS na Configuração
011 CSR #2 4
O registro é definido como '0'. O comando emitido é
100 CSR #3 5
'10011001'. Isso instrui o conversor a executar
101 CSR #3 6
uma calibração de auto-deslocamento referenciando a Configuração 4
110 CSR#4 7
(CSRP2 - CSRP0 = '011'). Neste exemplo, a configuração
111 CSR #4 8
4 pontos para o canal físico 2. Após o comando
Tabela 3. Ponteiro de Byte de Comando é recebido e decodificado, o ADC realiza uma auto
calibração de offset no canal físico 2 e SDO
Os exemplos a seguir detalham situações em que um cai para indicar que a calibração está completa. Para
o usuário pode encontrar ao adquirir uma conversão realizar calibrações adicionais, mais comandos
ou calibrar o conversor. Esses exemplos supõem que os deve ser emitido.
CSRs são programados com a seguinte ordem de canal
Nota: Os CSRs não precisam ser escritos. Se eles não são
físico: 4, 1, 1, 2, 4, 3, 4, 4.
DS289PP5 37
CS5531/32/33/34
inicializado, todos os Setups apontam para suas
CS5532
configurações padrão, independentemente do modo
SDO
de conversão ou calibração (ou seja, as conversões
SDI
podem ser realizadas, mas somente o canal físico 1
SCLK
será convertido). Observe ainda que as convoluções
CS
do filtro são redefinidas (ou seja, liberadas) se as
conversões consecutivas forem executadas em dois
OSC2 µC
canais físicos diferentes. Se conversões consecutivas
forem realizadas no mesmo canal físico, o filtro não
CS5532
será redefinido. Isso permite que os ADCs resolvam SDO
mais rapidamente as entradas de escala total.
SDI
SCLK
CS
2.7. Usando vários ADCs de forma síncrona Alguns
OSC2
aplicativos exigem saídas de dados síncronas de vários ADCs

RELÓGIO
convertendo diferentes canais de log analógicos. Várias peças FONTE
CS5531/32/33/34 podem ser sincronizadas em um único

Figura 15. Sincronizando vários ADCs
sistema usando as seguintes diretrizes:
2.8. Codificação de saída de conversão O

1) Todos os ADCs no sistema devem ser operados a partir da
mesma fonte do oscilador. CS5531/32/33/34 produz palavras de conversão de dados de
16 bits (CS5531/33) e 24 bits (CS5532/34). Para ler uma
2) Todos os ADCs no sistema devem compartilhar linhas palavra de conversão o usuário deve ler o registro de dados
SCLK e SDI comuns.
de conversão. O registrador de dados de conversão tem 32
3) Uma reinicialização de software deve ser executada ao bits e emite as conversões MSB primeiro. O último byte do
mesmo tempo para todos os ADCs após a inicialização do registro de dados de conversão contém sinalizadores de
sistema (selecionando todos os ADCs usando seus respectivos monitoramento de dados. Os bits do indicador de canal (CI)
pinos CS e gravando a sequência de reinicialização em todas mantêm o controle de qual canal físico foi convertido e o
as partes, usando SDI e SCLK) . sinalizador de sobrefaixa (OF) monitora para determinar se
uma conversão válida foi realizada. Consulte a seção
4) Um comando de início de conversão deve ser enviado a
Descrições de Saída de Dados de Conversão para obter mais
todos os ADCs do sistema ao mesmo tempo. Os ± 8 ciclos de
detalhes.
clock de ambiguidade para a primeira conversão (ou para uma
única conversão) serão os mesmos para todos os ADCs, desde O CS5531/32/33/34 produz conversões de dados em formato
que todos tenham sido reinicializados ao mesmo tempo. binário quando operando em modo unipolar e em complemento
de dois quando operando em modo bipolar. As Tabelas 4 e 5
mostram o mapeamento de código para o modo unipolar e
5) As conversões podem ser obtidas monitorando o SDO em
bipolar. VFS nas tabelas refere-se à faixa de tensão de fundo
apenas um ADC, (traga CS alto para todas, exceto uma parte)
de escala positiva do conversor na faixa de ganho especificada,
e lendo os dados de cada parte individualmente, antes que as
e -VFS refere-se à faixa de tensão de fundo de escala negativa
próximas palavras de dados de conversão estejam prontas.
do conversor. A faixa de entrada diferencial total (entre AIN+ e
AIN-) é de 0 a VFS no modo unipolar e de -VFS a VFS no
Um exemplo de um sistema síncrono usando duas peças modo bipolar.
CS5532 é mostrado na Figura 15.
38 DS289PP5
CS5531/32/33/34
Entrada Unipolar Desvio Entrada bipolar Dois Entrada Unipolar Desvio Entrada bipolar Dois
Voltagem Binário Voltagem Complemento Voltagem Binário Voltagem Complemento
>(VFS-1,5 LSB) FFFF >(VFS-1,5 LSB) 7FFFF >(VFS-1,5 LSB) FFFFFF >(VFS-1,5 LSB) 7FFFFFF
VFS-1.5 LSB FFFF 7FFFF VFS-1.5 LSB FFFFFF 7FFFFFF
------ VFS-1.5 LSB ------ ------ VFS-1.5 LSB ------
FFFE 7FF FFFFFE 7FFFFFE
VFS/2-0,5 LSB 8000 0000 VFS/2-0,5 LSB 800000 000000

------ -0,5 LSB ------ ------ -0,5 LSB ------
7FFFF FFFF 7FFFFFF FFFFFF
+0,5 LSB 0001 8001 +0,5 LSB 000001 800001

------ -VFS+0,5 LSB ------ ------ -VFS+0,5 LSB ------
0000 8000 000000 800000
<(+0,5 LSB) 0000 <(-VFS+0,5 LSB) 8000 <(+0,5 LSB) 000000 <(-VFS+0,5 LSB) 800000
Tabela 4. Codificação de saída para CS5531 e CS5533 de 16 bits Tabela 5. Codificação de saída para CS5532 e CS5534 de 24 bits
2.8.1. Descrições de saída de dados de conversão
CS5531/33 (CONVERSÕES DE 16 BITS)
MSB 14 13 12 8 5 11 10 9 7 6 4 3 2 1 LSB
0 0 0 0 000 0 0 0 0 0 0 DE CI1 CI0
CS5532/34 (CONVERSÕES DE 24 BITS)
2110
MSB 22 20 19 16 13 12 18 17 15 14 11 9 8
D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 3 D1 D0
7 6 5 4 2 1 LSB 0 0 0 0 0 DE CI1 CI0
Bits de dados de conversão [31:16 para CS5531/33; 31:8 para CS5532/34]
Esses bits representam a última conversão de saída.

NU (Não Usado) [15:3 para CS5531/33; 7:3 para CS5532/34]
Esses bits são o zero lógico mascarado.

OF (Bit de Sinalização Acima da Faixa) [2]
0 O bit está limpo quando a condição acima da faixa não ocorreu.

1 O bit é definido quando o sinal de entrada é mais positivo que a escala total positiva, mais negativo que zero (unipolar
modo) ou quando a entrada é mais negativa que o fundo de escala negativo (modo bipolar).
CI (bits indicadores de canal) [1:0]
Esses bits indicam qual canal de entrada física foi convertido.

00 Canal físico 1
01 Canal Físico 2
10 Canal Físico 3
11 Canal Físico 4
DS289PP5 39
CS5531/32/33/34
2.9. Filtro digital taxas de palavras, exceto para os 3200 Sps e 3840 Sps
(MCLK = 4,9152 MHz). As transformadas Z de
O CS5531/32/33/34 possui filtros digitais de fase linear que são
os dois filtros são mostrados na Figura 19. Para o Sinc3
programados para atingir uma faixa de
filtro, “D” é a taxa de decimação programável,
taxas de palavra de saída (OWRs) conforme indicado na seção
que é igual a 3840/OWR quando FRS = 0 e
Descrições de Registro de Configuração de Canal. Os ADCs usam
3200/OWR quando FRS = 1.
um filtro digital Sinc5 para saída de taxas de palavras em 3200
Sps e 3840 Sps (MCLK = 4,9152 MHz). De outros Os filtros digitais do conversor são dimensionados com MCLK.
as taxas de palavras de saída são alcançadas usando o Sinc5 Por exemplo, com uma taxa de palavras de saída de 120 Sps,
filtro seguido por um filtro Sinc3 com uma taxa de dizimação a frequência de canto do filtro é de 31 Hz. Se MCLK
programável. A Figura 16 mostra a magnitude é aumentado para 5,0 MHz, o OWR aumenta em
resposta do filtro de 60 Sps, enquanto as Figuras 17 e 1,0175 por cento e a frequência de canto do filtro
18 mostram a magnitude e a resposta de fase do move para 31,54 Hz. Observe que o conversor não é
filtrar a 120 Sps. O Sinc3 está ativo para todas as saídas especificado para rodar em freqüências de clock MCLK maiores
0 do que 5MHz.
-40
180
-80
90
-120
0
0 60 120 180 240 300

-90
Frequência (Hz)
Figura 16. Resposta do filtro digital (taxa de palavras = 60 Sps) -180
0 30 60 90 120
0
Planicidade Frequência (Hz)
Frequência 2 dB
-40 4 -0,01 Figura 18. Gráfico de fase do filtro de 120 Sps a 120 Hz
-0,05
6 -0,11
8 -0,19
-80 10 -0,30
Sinc5 = ( 1 de
) –- 80 5
-------------------------
1 de
) –- 16 3
(× 5------------------------- × )–
1 de – 4 ( 2
----------------------- ( )1 –de× - 2 3
-----------------------
12 -0,43 3 23
14 -0,59 161 de
() - – 1 de
4 ()– - 1 de
2 ()
–- ( 1 1de) --
16 -0,77
-120 19 -1,09 3
32 -3,13
Sinc3 = 1 z–D
()–
------------------------
3
1 z–1
()–
0 40 80 120
Nota: Veja o texto referente aos filtros Sinc3
razão de dizimação “D”.
Frequência (Hz)
Figura 17. Gráfico de Magnitude do Filtro de 120 Sps para 120 Hz Figura 19. Transformadas Z de Filtros Digitais
40 DS289PP5
CS5531/32/33/34
2.10. Gerador de relógio 2.11. Arranjos de Fonte de Alimentação

O CS5531/32/33/34 inclui um chip inversor Os CS5531/32/33/34 são projetados para operar de
amplificador que pode ser conectado com um suprimentos analógicos simples ou duplos e um único digital
cristal para fornecer o relógio mestre para o chip. A Figura 20 fornecem. As seguintes conexões de alimentação
ilustra o oscilador no chip. Inclui e possivel:
capacitores de carga e um resistor de feedback para formar
VA+ = +5V; VA- = 0 V; VD+ = +3V a +5V
uma configuração do oscilador Pierce. Os chips são projetados
VA+ = +2,5V; VA-=-2,5V; VD+ = +3V a +5V
para operar usando um cristal de 4,9152 MHz; no entanto,
outros cristais com frequências entre 1 VA + = +3V; VA- = -3V; VD + = +3 V
MHz a 5 MHz pode ser usado. Um chumbo do cristal
Uma alimentação VA+ de +2,5 V, +3,0 V ou +5,0 V deve
deve ser conectado ao OSC1 e o outro ao
ser mantida em ±5% de tolerância. Um VA- fornecimento de
OSC2. Os comprimentos de chumbo devem ser minimizados para reduzir -2,5 V ou -3,0 V devem ser mantidos em ± 5% tol
capacitância parasita. Observe que ao usar o chip erância. VD+ pode se estender de +2,7 V a +5,5 V
oscilador, nem OSC1 ou OSC2 é capaz de conduzir diretamente
com a restrição adicional de que [(VD+) - (VA-)
qualquer lógica fora do chip. Quando o chip
< 7,5 V].
oscilador é usado, a tensão no OSC2 é normalmente
A Figura 21 ilustra o CS5532 conectado com um
1/2 V pico a pico. Este sinal não é compatível
alimentação única de +5,0 V para medir entradas diferenciais
com lógica externa, a menos que sejam adicionados circuitos
em relação a um modo comum de 2,5 V. A Figura 22 ilustra o
externos adicionais. A saída OSC2 deve ser usada se
CS5532 conectado com ±2,5 V bipolar
a saída do oscilador no chip é usada para acionar outros
alimentações analógicas e uma alimentação digital de +3 V a +5 V
circuitos.
para medir sinais bipolares referenciados em terra. As Figuras
O projetista pode usar um oscilador externo compatível com 23 e 24 ilustram o CS5532 conectado
CMOS para acionar OSC2 com 1 MHz a 5
com alimentação analógica de ±3 V e alimentação digital de +3 V
Relógio MHz para o ADC. O relógio externo em
para medir sinais bipolares referenciados em terra.
OSC2 deve ultrapassar a saída de 60 microampères
A Figura 25 ilustra configurações de ponte alternativas
do amplificador no chip. Isso não prejudicará os circuitos do
que pode ser medido com o conversor. Voltagem
chip. Neste esquema, OSC1 deve ser deixado
desconectado. V1 pode ser medido com o ganho PGIA definido para 1x
como o amplificador de entrada nesta configuração de ganho pode ir
trilho para trilho. A tensão V2 deve ser medida com
o ganho PGIA definido em 2x ou superior conforme o amplificador
de instrumentação usado nessas faixas de ganho alcança
ruído mais baixo.
1 Mÿ
~~ 60 µA V -
º MCLK
+
20 pF 20 pF
OSC1 OSC2
Figura 20. Modelo de oscilador no chip
DS289PP5 41
CS5531/32/33/34
10ÿ _
+5V
Analógico
Fornecem
0,1 µF 0,1 µF
5 15
VA + DV +
9 Opcional
18 OSC2 Relógio
VREF+
Fonte
17
VREF 4,9152MHz
10
3 OSC1
C1
- 22nF
+
CS5532
4
C2 14
1 CS
AIN1+ 13
SDI Serial
AIN1-
2 20 12 Dados
AIN2+ SDO Interface
19 11
AIN2-
7 SCLK
A0
8
A1
VA - DGND
6 16
Figura 21. CS5532 Configurado com Fonte Única de +5 V
42 DS289PP5
CS5531/32/33/34
+2,5 V +3V ~ +5V

Analógico Digital
Fornecem
0,1 µF 0,1 µF Fornecem
5 15
VA + DV + Opcional
9 Relógio
18 OSC2
VREF+
Fonte
17
VREF 4,9152MHz
10
3 OSC1
C1
- 22nF
+
CS5532
4
C2 14
1 CS
AIN1+ 13
SDI Serial
AIN1-
2 20 12 Dados
AIN2+ SDO Interface
19 11
AIN2-
7 SCLK
A0
8
A1
VA - DGND
-2,5V 6 16
Analógico
Fornecem
Figura 22. CS5532 Configurado com Fontes Analógicas de ±2,5 V
+3V 10ÿ _
Analógico
Fornecem
0,1 µF 0,1 µF
5 15
VA + DV +
9 Opcional
18 OSC2
VREF+ Relógio
17 Fonte
VREF
10 4,9152MHz
3 OSC1
C1
- 22nF
+
CS5532
4
C2 14
1 CS
AIN1+ 13
SDI Serial
AIN1-
2 20 12 Dados
AIN2+ SDO Interface
19 11
AIN2-
7 SCLK
A0
8
A1
VA - DGND
-3V 6 16
Analógico
Fornecem
Figura 23. CS5532 Configurado com Fontes Analógicas de ±3 V
DS289PP5 43
CS5531/32/33/34
+3V 10ÿ
Analógico
Fornecem
0,1 µF 0,1 µF
5 15
VA + DV +
1
AIN1+ 9 Opcional
OSC2
Relógio
Fonte
2
AIN1- 4,9152MHz
3 10
C1 OSC1
22nF 4 CS5532
C2
18 14
2,5 V VREF+ CS
13
17 SDI Serial
VREF Dados
20 12
Resfriado
AIN2+ SDO Interface
19 11
Junção AIN2-
7 SCLK
A0
8
A1
VA - DGND
-3V 6 16
Analógico
Fornecem
Figura 24. CS5532 Configurado para Medição de Termopar
V+ V+
V1
V2
V2 V1
(uma)
(b)
Figura 25. Ponte com Resistores em Série
44 DS289PP5
CS5531/32/33/34
2.12. Começando ções; ou 3) carregar os resultados de calibração salvos
Este conversor A/D possui vários recursos. A partir de um anteriormente para os registros de compensação e ganho.
Neste ponto, o ADC está pronto para realizar conversões.
prospectivo do programador de software, o que deve ser
feito primeiro? Para começar, um cristal de 4,9152 MHz ou 2.13. Esquema de PCB
4,096 MHz leva aproximadamente 20 ms para iniciar. Para
Para um desempenho ideal, o CS5531/32/33/34 deve ser
acomodar isso, é recomendado que um atraso de software
colocado inteiramente sobre um plano de aterramento
de aproximadamente 20 ms inicie o código de inicialização
analógico. Todos os pinos aterrados no ADC, incluindo o
do ADC do processador. Em seguida, como o CS5531/32/33/34
pino DGND, devem ser conectados ao plano de aterramento
não fornece uma função de reinicialização ao ligar, o usuário
analógico que passa abaixo do chip. Em um sistema de
deve primeiro inicializar o ADC para um estado conhecido.
plano dividido, coloque a divisão de plano analógico-digital
Isso é feito redefinindo a porta serial do ADC com a seqüência
imediatamente adjacente à parte digital do chip.
de inicialização da porta serial. Essa sequência redefine a
porta serial para o modo de comando e é realizada pela
Nota: Consulte a folha de dados CDB5531/32/33/34 para obter
transmissão de 15 bytes de comando SYNC1 (0xFF
detalhes de layout sugeridos e a Nota de Aplicação
hexadecimal), seguidos por um comando SYNC0 (0xFE
18 para diretrizes de layout mais detalhadas.
hexadecimal). Uma vez que a porta serial do ADC está no Antes do layout, ligue para o nosso Serviço
modo de comando, o usuário deve resetar toda a lógica de Revisão Esquemática Gratuita.
interna executando uma sequência de reset do sistema (veja

2.3.2 Sequência de reset do sistema). A próxima ação é
inicializar o modo de referência de tensão. O bit de seleção
de referência de tensão (VRS) no registro de configuração
deve ser definido com base na magnitude da tensão de
referência entre os pinos VREF+ e VREF-.
Depois disso, os registradores de configuração de canal

(CSRs) devem ser inicializados, pois esses registradores
determinam como as calibrações e conversões serão
realizadas. Uma vez que os CSRs são inicializados, o usuário
tem três opções para calibrar o ADC: 1) não calibrar e usar as
configurações padrão; 2) execute a autocalibração ou a calibração do sistema
DS289PP5 45
CS5531/32/33/34
3. DESCRIÇÕES DO PIN
ENTRADA ANALÓGICA DIFERENCIAL AIN1+ 1 20 AIN2+ ENTRADA ANALÓGICA DIFERENCIAL
ENTRADA ANALÓGICA DIFERENCIAL AIN1- 2 19 AIN2- ENTRADA ANALÓGICA DIFERENCIAL

CS5531/2
CONEXÃO DO CAPACITOR DO AMPLIFICADOR C1 3 18 VREF+ ENTRADA DE REFERÊNCIA DE TENSÃO
CONEXÃO DO CAPACITOR DO AMPLIFICADOR C2 4 17 VREF ENTRADA DE REFERÊNCIA DE TENSÃO
PODER ANALÓGICO POSITIVO VA + 5 16 DGND TERRENO DIGITAL
PODER ANALÓGICO NEGATIVO vai 6 15 DV + PODER DIGITAL POSITIVO
SAÍDA LÓGICA (ANALÓGICA)/GUARDA A0 7 14 CS SELEÇÃO DE CHIP
SAÍDA LÓGICA (ANALÓGICA) A1 8 13 SDI ENTRADA DE DADOS DE SÉRIE
RELÓGIO MESTRE OSC2 9 12 SDO SAÍDA DE DADOS DE SÉRIE
RELÓGIO MESTRE OSC1 10 11 SCLK ENTRADA DE RELÓGIO DE SÉRIE
ENTRADA ANALÓGICA DIFERENCIAL AIN1+ 1 24 AIN2+ ENTRADA ANALÓGICA DIFERENCIAL

CS5533/4
ENTRADA ANALÓGICA DIFERENCIAL AIN4 + 3 22 AIN3+ ENTRADA ANALÓGICA DIFERENCIAL
CONEXÃO DO CAPACITOR DO AMPLIFICADOR C1 5 20 VREF+ ENTRADA DE REFERÊNCIA DE TENSÃO
CONEXÃO DO CAPACITOR DO AMPLIFICADOR C2 6 19 VREF ENTRADA DE REFERÊNCIA DE TENSÃO
PODER ANALÓGICO POSITIVO VA + 7 18 DGND TERRENO DIGITAL
PODER ANALÓGICO NEGATIVO vai 8 17 DV + PODER DIGITAL POSITIVO
SAÍDA LÓGICA (ANALÓGICA)/GUARDA A0 9 16 CS SELEÇÃO DE CHIP
SAÍDA LÓGICA (ANALÓGICA) A1 10 15 SDI ENTRADA DE DADOS DE SÉRIE
RELÓGIO MESTRE OSC2 11 14 SDO SAÍDA DE DADOS DE SÉRIE
RELÓGIO MESTRE OSC1 12 13 ENTRADA DE RELÓGIO DE SÉRIE SCLK
Gerador de relógio
OSC1; OSC2 - Relógio Mestre.

Um amplificador inversor dentro do chip é conectado entre esses pinos e pode ser usado com um cristal para fornecer
o relógio mestre para o dispositivo. Alternativamente, um relógio externo (compatível com CMOS) (alimentado em
relação ao VD+) pode ser fornecido no pino OSC2 para fornecer o relógio mestre para o dispositivo.
Pinos de controle e E/ S de dados seriais
CS - Seleção de Chip.
Quando ativo baixo, a porta reconhecerá o SCLK. Quando alto, o pino SDO produzirá um estado de alta impedância.
CS deve ser alterado quando SCLK = 0.
46 DS289PP5
CS5531/32/33/34
SDI - Entrada Serial de Dados.
SDI é o pino de entrada da porta de entrada serial. Os dados serão inseridos a uma taxa determinada pelo SCLK.
SDO - Saída de Dados Seriais.
SDO é a saída de dados seriais. Ele produzirá um estado de alta impedância se CS = 1.
SCLK - Entrada de Relógio Serial.
Um sinal de clock neste pino determina a taxa de entrada/saída dos dados para os pinos SDI/SDO, respectivamente. Esta entrada
é um gatilho Schmitt para permitir sinais de tempo de subida lenta. O pino SCLK reconhecerá os relógios somente quando o CS
estiver baixo.
A0 - Saída Lógica (Analógica)/Guard, A1 - Saída Lógica (Analógica).
Os estados lógicos de A1-A0 imitam os bits OL1-OL0 na configuração selecionada, ou os bits A1-A0 no registro de configuração,
dependendo do estado do bit OLS no registro de configuração.
Saída lógica 0 = VA- e Saída lógica 1 = VA+. Alternativamente, A0 pode ser usado como um drive de guarda para o amplificador
de instrumentação com a configuração adequada do bit GB no registro de configuração.
Entradas de Medição e Referência
AIN1+, AIN1-, AIN2+, AIN2- AIN3+, AIN3-, AIN4+, AIN4- - Entrada analógica diferencial.
Pinos de entrada diferencial no dispositivo.
VREF+, VREF- - Entrada de referência de tensão.
Entradas totalmente diferenciais que estabelecem a referência de tensão para o modulador on-chip.
C1, C2 - Entradas do capacitor do amplificador.
Conexões para o capacitor do amplificador de instrumentação.
Conexões da fonte de alimentação
VA+ - Potência Analógica Positiva.
Tensão de alimentação analógica positiva.
VD+ - Potência Digital Positiva.
Tensão de alimentação digital positiva (nominalmente +3,0 V ou +5 V).
VA- - Potência Analógica Negativa.
Tensão de alimentação analógica negativa.
DGND - Terra Digital.
Terra Digital.
DS289PP5 47
CS5531/32/33/34
4. DEFINIÇÕES DE ESPECIFICAÇÕES
Erro de linearidade
O desvio de um código de uma linha reta que conecta os dois pontos finais do ADC
função de transferência. Um endpoint está localizado 1/2 LSB abaixo da primeira transição de código e o outro
endpoint está localizado 1/2 LSB além da transição de código para todos. Unidades em porcentagem da escala
completa.
Não linearidade diferencial

O desvio da largura de um código da largura ideal. Unidades em LSBs.
Erro de escala total
O desvio da última transição de código do ideal [{(VREF+) - (VREF-)} - 3/2 LSB].

As unidades estão em LSBs.
Deslocamento unipolar
O desvio da primeira transição de código do ideal (1/2 LSB acima da tensão no

AIN- pino.). Quando em modo unipolar (bit U/B = 1). As unidades estão em LSBs.
Deslocamento bipolar
O desvio da transição de escala média (111...111 para 000...000) do ideal (1/2 LSB abaixo
a tensão no pino AIN). Quando em modo bipolar (bit U/B = 0). As unidades estão em LSBs.
5. GUIA DE PEDIDOS
Número do modelo Bits Erro de linearidade dos canais (máx.) Faixa de temperatura Pacote
CS5531-AS 16 2 ±0,003% -40°C a +85°C SSOP de plástico de 20 pinos 0,2"
CS5532-BS 24 2 ±0,0015% -40°C a +85°C SSOP de plástico de 20 pinos 0,2"
CS5534-BS 24 4 ±0,0015% -40°C a +85°C SSOP de plástico de 24 pinos 0,2"
48 DS289PP5
CS5531/32/33/34
6. DESENHOS DE PACOTES
DESENHO DO PACOTE SSOP DE 20 PINOS
N
D
E11
E A2 UMA
A1
E b2 eu VISUALIZAÇÃO FINAL
ASSENTOS
AVIÃO
VISTA LATERAL
123
VISTA DO TOPO
POLEGADAS MILÍMETROS NOTA

NÃO MIN MÁX . MIN MÁX.
UMA
-- 0,084 -- 2.13
A1 0,002 0,010 0,05 0,25
A2b 0,064 0,074 1,62 1,88
0,009 0,015 0,22 0,38 2,3
D 0,272 0,295 6,90 7,50 1
E 0,291 0,323 7,40 8,20
E1 0,197 0,220 5,00 5,60 1
E 0,024 0,027 0,61 0,69
eu 0,025 0,040 8° 0,63 1,03
ÿ 0° 0° 8°
Notas: 1. “D” e “E1” são dados de referência e não incluem rebarbas ou saliências do molde, mas incluem molde
incompatibilidade e são medidos na linha de partição, rebarbas de molde ou saliências não devem exceder 0,20 mm por
lateral.
2. A dimensão “b” não inclui saliência/intrusão dambar. A saliência dambar permitida deve ser
Total de 0,13 mm em excesso da dimensão “b” na condição máxima do material. A intrusão de Dambar não deve
reduzir a dimensão “b” em mais de 0,07 mm pelo menos na condição do material.
3. Estas dimensões se aplicam à seção plana do eletrodo entre 0,10 e 0,25 mm das pontas do eletrodo.
DS289PP5 49
CS5531/32/33/34
DESENHO DO PACOTE SSOP DE 24 PINOS

N
D
E11
E A2 UMA
A1
E b2 eu VISUALIZAÇÃO FINAL
ASSENTOS
AVIÃO
VISTA LATERAL
123
VISTA DO TOPO
POLEGADAS MILÍMETROS NOTA

NÃO MIN MÁX . MIN MÁX.
UMA
-- 0,084 -- 2.13
A1 0,002 0,010 0,05 0,25
A2b 0,064 0,074 1,62 1,88
0,009 0,015 0,22 0,38 2,3
D 0,311 0,335 7,90 8,50 1
E 0,291 0,323 7,40 8,20
E1 0,197 0,220 5,00 5,60 1
E 0,024 0,027 0,61 0,69
eu 0,025 0,040 8° 0,63 1,03
ÿ 0° 0° 8°
Notas: 1. “D” e “E1” são dados de referência e não incluem rebarbas ou saliências do molde, mas incluem molde
incompatibilidade e são medidos na linha de partição, rebarbas de molde ou saliências não devem exceder 0,20 mm por
lateral.
2. A dimensão “b” não inclui saliência/intrusão dambar. A saliência dambar permitida deve ser
Total de 0,13 mm em excesso da dimensão “b” na condição máxima do material. A intrusão de Dambar não deve
reduzir a dimensão “b” em mais de 0,07 mm pelo menos na condição do material.
3. Estas dimensões se aplicam à seção plana do eletrodo entre 0,10 e 0,25 mm das pontas do eletrodo.
50 DS289PP5

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dentro- A0/GUARDA A1 OSC1 OSC2 DGND

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uma marca registrada da Cirrus Logic International Business Machines Corporation.

Microwire é uma marca registrada da National Semiconductor Corporation.

CARACTERÍSTICAS ANALÓGICAS (VA+, VD+ = 5 V ±5%; VREF+ = 5 V; VA-, VREF-, DGND = 0 V;

4. Desvio sobre a faixa de temperatura especificada após a calibração na inicialização a 25 °C.

CARACTERÍSTICAS ANALÓGICAS (Continuação) (Ver Notas 1 e 2.)

Parâmetro Mín. Modelo Máx. Unidade

Ganho = 2, 4, 8, 16, 32, 64 - 500 -

CARACTERÍSTICAS ANALÓGICAS (Continuação) (Ver Notas 1 e 2.)

Parâmetro Mín. Typ Max Mín. Typ Max Unidade

Rejeição da Fonte de Alimentação (Nota

7. Todas as saídas descarregadas. Todos os níveis de entrada CMOS.

RUÍDO RMS TÍPICO (nV), CS5531/32/33/34-AS (Ver notas 10, 11 e 12)

Palavra de saída Filtro de -3 dB Ganho do Amplificador de Instrumentação

RESOLUÇÃO TÍPICA SEM RUÍDO (BITS), CS5532/34-AS (Ver Notas 13 e 14)

Palavra de saída Filtro de -3 dB Ganho do Amplificador de Instrumentação

As especificações estão sujeitas a alterações sem aviso prévio.

Palavra de saída Filtro de -3 dB Ganho do Amplificador de Instrumentação

Notas: 15. Os dispositivos -B fornecem as melhores especificações de ruído.

RESOLUÇÃO TÍPICA SEM RUÍDO (BITS), CS5532/34-BS (Ver Notas 19 e 20)

Palavra de saída Filtro de -3 dB Ganho do Amplificador de Instrumentação

As especificações estão sujeitas a alterações sem aviso prévio.

CARACTERÍSTICAS DIGITAIS DE 5 V (VA+, VD+ = 5 V ±5%; VA-, DGND = 0 V;

Parâmetro Símbolo Mín. Modelo Máx. Unidade

CARACTERÍSTICAS DIGITAIS DE 3 V (TA = 25 ° C; VA + = 5V ± 5%; VD + = 3,0V ± 10%; VA-, DGND =

Parâmetro Símbolo Mín. Modelo Máx. Unidade

Todos os pinos, exceto SCLK VAI 0,0 - 0,8 V

21. Todas as medições realizadas em condições estáticas.

Taxa de amostragem do modulador fs MCLK/16 Sp

CLASSIFICAÇÕES MÁXIMAS ABSOLUTAS (DGND = 0 V; Ver Nota 25.)

Fontes de alimentação CC (Notas 26 e 27)

Tensão de entrada digital ACHAR

Notas: 25. Todas as tensões em relação ao terra.

30. Dissipação total de potência, incluindo todas as correntes de entrada e de saída.

Parâmetro Símbolo Mín. Modelo Unidade máxima

Frequência do Relógio Mestre (Nota 31) MCLK

Temporização da porta serial

Tempo de gravação SDI

Tempo de leitura SDO

SDI MSB MSB-1 LSB

Figura 1. Tempo de gravação SDI (sem escala)

Figura 2. Tempo de leitura SDO (sem escala)

crowire compatível com uma entrada Schmitt Trigger no

AIN2+ CS5531/32 IN+ X1 X1

GAIN é a configuração de ganho do PGIA (ou seja, 2, 4, 8, 16, 32, 64)

Figura 3. Configuração do Multiplexador

2.1.2. Limitações de Liquidação Multiplexada

V ÿ 20 mV C = 80 pF para sinais CA.

Nota: Os capacitores C = 2,5pF e C = 16pF são para

O sinal de entrada de escala total que o conversor pode digitalizar é

Configuração do canal Dados de conversão

Deslocamento 1 (1 x 32) Ganho 1 (1 x 32) Configuração Configuração

Deslocamento 2 (1 x 32) Ganho 2 (1 x 32) Configuração Configuração

Deslocamento 3 (1 x 32) Ganho 3 (1 x 32) Configuração Configuração

Registro de Configuração (1 x 32)