Cap 01 BloclogBas Exp 01 12

Captulo 1 Blocos Lgicos Bsicos
CAPTULO 1
BLOCOS LGICOS BSICOS
INTRODUO
Como em circuitos digitais a base de todos os componentes so os gates lgicos, existe a
necessidade de se estudar os circuitos lgicos bsicos como lgica E, OU, INVERSORA, OUEXCLUSIVA, entre outras. Estes circuitos podem ser encontrados na srie TTL 74, como os CIs
74LS00, 74LS08, 74LS32.
OBJETIVO
As experincias apresentadas neste captulo tm como objetivo demonstrar as funes lgicas
bsicas e alguns circuitos integrados da famlia TTL. Outro objetivo deste captulo apresentar a
demora de propagao do sinal eltrico em circuitos integrados.
MATERIAL NECESSRIO
Placa de experincias ED01;
Mdulo Universal 2000.
PROCEDIMENTO
Todas as experincias relatadas neste captulo esto prontas na placa ED01.
A chave TTL/CMOS deve estar na posio TTL, caso contrrio a placa de
experincias poder ser danificada.
Para selecionar a experincia que ser executada, deve-se colocar as chaves G, H, I e

J nas seguintes posies:
Experincia
1
2
3
4
5
6
7
8
9
10
11
12
Chave G
1
1
1
1
1
1
Chave H
1
1
1
1
Chave I
1
1
1
1
Chave J
Descrio
E de duas entradas
E de quatro entradas
OU de duas entradas
OU de quatro entradas
INVERSOR
NO-E de duas entradas
NO-E de trs entradas
NO-E como INVERSOR
NO-OU de duas entradas
NO-OU de trs entradas
NO-OU como INVERSOR
OU-EXCLUSIVO
Figura 1 - Tabela de descrio das experincias

Datapool Eletrnica
EXPERINCIAS 1 e 2 : FUNO LGICA E
RESUMO
A funo E definida como:
Produz uma sada 1 somente quando todas as entradas forem 1.
Desta maneira, o circuito lgico E dar um nvel alto (1) na sada quando todas as entradas
estiverem em nvel lgico alto (1). A figura 2 mostra a tabela verdade, o smbolo e a expresso
booleana para o gate E.
Figura 2 - Gate E - a) Tabela Verdade - b) Smbolo - c) Expresso Booleana
OBJETIVO
A familiarizao com os GATES E, tabela verdade, conceito de entradas mltiplas e demora de
propagao.
EXPERINCIA 1 : E DE DUAS ENTRADAS

1.
2.
3.
4.
5.
6.
Desligar o Mdulo Universal 2000;

Colocar a chave TTL/CMOS na posio TTL;
Encaixar a placa de experincias ED01 no SLOT H do Mdulo Universal 2000;
Ligar o Mdulo Universal;
Colocar as chaves G, H, I e J na posio ;
A figura 3 mostra a pinagem do CI 74LS08:
Datapool Eletrnica
Figura 3 - Lay-out do CI 74LS08
7. O circuito a ser verificado ser o da figura 4:
Figura 4 - Circuito com o GATE E
8. Completar a tabela da figura 5.

ENTRADAS
A
B
1
1
1
1
SADAS
L = A . B
NOTA: O led aceso
indica 1, apagado .
Figura 5 - Tabela Verdade da Funo E de duas entradas

Datapool Eletrnica
EXPERINCIA 2 : E DE QUATRO ENTRADAS

1.
2.
3.
4.
5.
6.

Colocar as chaves G, H e I na posio e a chave J na posio 1;
O circuito a ser verificado o da figura 6;
AB
A
B
1
2
(AB)C = ABC
74LS08
3
4
5
74LS08
6
74LS08
10
9
L0 = (ABC)D = ABCD
Figura 6 - Circuito E de 4 entradas

1
1
1
1
1
1
1
1
ENTRADAS
B
C
1
1
1
1
1
1
1
1
1
1
1
1
SADAS
L = ABCD
Figura 7 - Tabela Verdade do GATE E de 4 entradas
Datapool Eletrnica
8. Observao: No circuito testado foi montado um gate E de 4 entradas usando gates

E de duas entradas. Usando as propriedades da lgebra de Boole foi feito:
L = ABCD = (((AB) C) D)
Em termos de blocos lgicos, teremos o mostrado na figura 8.
A
B
C
D
L0
Figura 8 - Gate E de 4 entradas
DEMORA DE PROPAGAO (DELAY TIME)

o tempo requerido para a sada do gate mudar de estado aps as entradas terem mudado.
Um gate TTL tpico possui uma demora de propagao de 10ns. Esta demora de propagao
depende da tenso de alimentao, temperatura ambiente e da carga capacitiva de sada.
O significado de algumas simbologias referentes a tempo e encontradas nas folhas de dados
so:
tPLH - Demora de propagao quando a sada est mudando de um nvel
(baixo), para um nvel 1 (alto).
tPHL - Demora de propagao quando a sada est mudando de um nvel 1 (alto),
para um nvel (baixo).
Ambos os parmetros, tPHL e tPLH, so medidas com respeito ao pulso de entrada. Os circuitos
das figuras 9 e 11 ilustram a demora de propagao. Devido a estes tempos estarem na ordem
de nanosegundos no podero ser observados a olho nu, e sim com o uso de equipamentos de
alta freqncia.
Figura 9 - Circuito para teste de demora de propagao

Na figura 9, se A = 1, C = 1 e os pinos 2 e 12 esto ligados a um gerador de pulso () com uma
freqncia de 1Hz e com largura de pulso menor que a demora de propagao do bloco lgico,
ento a sada (pino 11) ficaria constantemente em zero, devido aos instantes de ocorrncia dos
pulsos nos pinos 12 e 13 acontecerem em momentos no coincidentes. A figura 10 ilustra estes
atrasos.
Datapool Eletrnica
Figura 10 - Formas de ondas correspondente a Figura 9
Figura 11 - Circuito para teste de demora de propagao

Na figura 11, se A = 1 e B = 1, na sada teramos um pulso a cada segundo, com durao igual
ao instante de coincidncia dos pulsos. A figura 12 ilustra estes atrasos.
Figura 12 - Formas de onda correspondente a Figura 11

Disto conclui-se que devido Demora de Propagao de cada gate na figura 9, o sinal aplicado
no pino 2 vai chegar a entrada do gate de sada aps ter terminado o pulso introduzido na outra
entrada deste gate; desta maneira a sada permanece em zero. Na figura 11, o atraso no
suficiente, de maneira que os sinais chegam a tempos prximos um do outro no gate de sada,
dando assim uma sada adequada, isto, um pulso.
Datapool Eletrnica
EXERCCIOS
a)
b)
c)
Em um gate E de 3 entradas A, B e C, para A = 1, B = 1 e C = a sada

ser:
1.
2.
3.
Indeterminada
Se ligarmos todas as entradas de um gate E a uma s chave, a sada ser:

1.
Igual a entrada
2.
O inverso da entrada
3.
A funo OU
A sada de um gate E de 3 entradas pode ser representada pela expresso

Booleana:
1.
(A . B . C )
2.
(A . B) C
3.
A (B . C )
4.
(B C) A
5.
C.A.B
EXPERINCIAS 3 e 4 : FUNO LGICA OU

RESUMO
A funo OU definida como:
Se uma ou mais entradas forem 1 a sada ser 1.
Desta maneira, o circuito lgico OU dar uma sada alta (1) se pelo menos uma de suas
entradas estiver no nvel alto (1). A figura 13 mostra a tabela verdade, o smbolo e a expresso
booleana para o gate OU.
Datapool Eletrnica
Figura 13 - Gate OU - a) Tabela Verdade - b) Smbolo Lgico - c) Expresso Booleana
OBJETIVO
Neste ponto ser examinado a tabela verdade do gate OU e o conceito de mltiplas entradas.
EXPERINCIA 3 : OU DE DUAS ENTRADAS

1.
2.
3.
4.
5.
6.

Colocar as chaves G, H e J na posio e a chave I em 1;
7. O circuito a ser testado ser o da figura 15.

Datapool Eletrnica
Figura 15 - Circuito com o Gate OU

ENTRADAS
A
B
1
1
1
1
SADAS
L = A + B
Figura 16 - Tabela Verdade do Gate OU
EXPERINCIA 4 : OU DE QUATRO ENTRADAS

1.
2.
3.
4.
5.
6.

Colocar as chaves G e H na posio e as chaves I e J em 1;
A figura 17 mostra o circuito a ser verificado:
Datapool Eletrnica
A+B
A
B
10
(A+B) + C = A+B+C
74LS32
3
4
74LS32
6
74LS32
13
12
11
L0 = (A+B+C) + D =
A+B+C+D
Figura 17- Circuito OU de 4 entradas

A
1
1
1
1
1
1
1
1
ENTRADAS
B
C
1
1
1
1
1
1
1
1
1
1
1
1
SADAS
L = A+B+C+D
Figura 18 - Tabela Verdade do Gate OU de 4 entradas
8. Observao: O circuito montado executou a funo de um gate OU de 4 entradas,

porm usa gates OU de duas entradas. Isto foi conseguido lanando mo de uma
das propriedades da lgebra de Boole que diz:
L = A + B + C + D = (((A + B) + C) + D)
Em termos de blocos lgicos, tem-se o mostrado na figura 19.
A
B
C
D
L0
Figura 19 - Gate OU de 4 entradas

Datapool Eletrnica
11
ANLISE DE DEMORA
O circuito das figuras 20 e 21 ilustram a demora de propagao.
Figura 20 - Circuito do Gate OU com 4 entradas

Na figura 20, se B = , C = e os pinos 1 e 12 so ligados a um gerador de pulso negativo ( )
com uma freqncia de 1Hz e com largura de pulso menor que a demora de propagao, ter-se na sada, pino 11, a forma de onda apresentada na figura 20. Isto porque o pulso negativo de
entrada sofre atrasos diferentes, provocando pulsos adicionais na sada.
Figura 21 - Circuito do Gate OU de 4 entradas com demora reduzida
Datapool Eletrnica
12
Na figura 21, se B = , C = e os pulsos negativos de 1Hz so aplicados aos pinos 1 e 5, a

sada, pino 11, apresentaria a forma de onda da figura 21. Isto porque, neste caso, os atrasos
seriam de um nico bloco lgico e aplicados ao circuito de sada em instantes coincidentes.
Disto conclui-se que apesar dos circuitos das figura 20 e 21 terem expresses lgicas
equivalentes, o circuito da figura 21 introduz menor demora de propagao e,
consequentemente, poder operar em maiores freqncias.
EXERCCIOS
a)
b)
c)
d)
Datapool Eletrnica
Em um bloco OU de 4 entradas A, B, C e D, para A = 1, B = , C = e D

= , a sada ser:
1.
Alta (1 )
2.
Baixa ( )
3.
Indeterminada
Se temos disponvel gates OU de 2 entradas, quantos

necessrios para se executar uma funo OU de 8 entradas?
1.
2.
3.
4.
5.
6.
10
7.
Nenhuma das anteriores
gates so
Tem-se disponvel um gate OU de 5 entradas e deseja-se executar a

expresso L = A+ B. O que deve ser feito com as outras entradas?
1.
Ligar ao potencial 1
2.
Ligar ao potencial
3.
Deixar flutuando
4.
Ligar a uma entrada usada
Se a sada do gate OU baixa () isto indica que:

1.
Todas as entradas so altas
2.
Uma entrada alta (1)
3.
Uma entrada baixa ()
4.
Todas as entradas so baixas ( )
13
EXPERINCIA 5 : FUNO LGICA INVERSORA

RESUMO
O gate INVERSOR providencia na sada um nvel lgico que o inverso do nvel lgico da
entrada. A tabela da figura 22 a. ilustra esta operao.
Figura 22 - Gate INVERSOR - a) Tabela Verdade - b) Smbolos Lgicos - c) Expresso

Booleana
OBJETIVO
Neste ponto ser examinado a tabela verdade do gate INVERSOR e algumas aplicaes do gate
INVERSOR como BUFFER e gerador de atraso.
EXPERINCIA 5 : INVERSOR

1.
2.
3.
4.
5.
6.

Colocar as chave H na posio 1 e as chaves G, I e J na posio ;
Datapool Eletrnica
14
13
12
11
10
VCC
74LS04
GND
1
7. O circuito a ser observado o da figura 24.

+5V
14
13
12
11
10
74LS04
4
L0
COMUM
Figura 24 - Circuito com o gate INVERSOR

ENTRADAS
SADAS
L = A
Figura 25 - Tabela Verdade do Gate INVERSOR
Datapool Eletrnica
14
15
ANLISE DE DEMORA
Os gates INVERSORES podem ser usados para introduzir demora de propagao em uma
determinada linha. Usados em cascata, como mostra a figura 26, cada gate INVERSOR introduz
um atraso tpico de 10ns, para TTL padro.
Figura 26 - Gates NO funcionando como Delay (atraso)
FAN-OUT
Um parmetro importante dos circuitos integrados a quantidade de outros gates do mesmo
tipo, ou cargas, que a sada de um determinado gate poder alimentar. Esta caracterstica
chamada FAN-OUT e nos circuitos TTL tem valor tpico de 10.
Se o circuito exige que mais de 10 cargas devam ser controladas por uma determinada sada,
podemos usar gates INVERSORES como BUFFER, de maneira a aumentar este nmero. A
figura 27 ilustra este fato.
Figura 27 - Uso de Gates INVERSORES como BUFFER

O circuito original 74LS00 alimenta diretamente apenas 10 entradas, porm neste caso faz o
controle de 19, podendo ser expandido para 100.
Datapool Eletrnica
16
EXERCCIOS
a)
b)
c)
d)
O gate INVERSOR pode ser usado para inverter dois sinais ao mesmo
tempo.
1.
Falso
2.
Verdadeiro
Os gates INVERSORES podem ser usados como elemento de demora.

1.
Falso
2.
Verdadeiro
Os gates INVERSORES podem ser usados como BUFFER.

1.
Falso
2.
Verdadeiro
Um nmero par de gates INVERSORES ligados em srie:

1.
Inverte o sinal de entrada
2.
Mantm o mesmo sinal de entrada
EXPERINCIAS 6 A 8 : FUNO LGICA NO-E

RESUMO
A funo NO-E pode ser definida como:
"Produz uma sada somente quando todas as entradas so 1."
Em suma, o gate NO-E o complemento do gate E. A figura 28 mostra a tabela verdade, o
smbolo e a expresso lgica do gate NO-E.
Datapool Eletrnica
17
Figura 28 - Gate NO-E - a) Tabela Verdade - b) Smbolo - c) Expresso Booleana
OBJETIVO
Ser examinada a tabela verdade do gate NO-E, a maneira de montar o circuito NO-E com
mltiplas entradas e sua utilizao como gate INVERSOR.
EXPERINCIA 6 : NO-E DE DUAS ENTRADAS

1.
2.
3.
4.
5.
6.

Colocar as chaves H, I e J na posio 1 e a chave G na posio ;

Datapool Eletrnica
7. A figura 30 mostra o circuito a ser utilizado:
Figura 30 - Circuito com um Gate NO-E

ENTRADAS
SADAS
1
1
L = AB
1
1
Figura 31 - Tabela Verdade do Gate NO-E
EXPERINCIA 7 : NO-E DE TRS ENTRADAS

1.
2.
3.
4.
5.
6.

Colocar a chave G na posio 1 e as chaves H, I e J na posio ;
O circuito a ser utilizado est mostrado na figura 32:
Datapool Eletrnica
18
AB
A
B
1
2
7400
AB = AB
4
5
19
7400
6
9
10
7400
8
L0 = (AB)C = ABC
Figura 32- Circuito do Gate NO-E de 3 entradas

ENTRADAS
A
1
1
1
1
1
1
1
1
SADAS
L = ABC
Figura 33- Tabela Verdade do Gate NO-E de 3 entradas
8. O circuito montado na figura 32 pode ser representado simbolicamente como mostra

a figura 34.
Figura 34 - Gate NO-E de 3 entradas (smbolo)
EXPERINCIA 8 : GATE NO-E FUNCIONANDO COMO INVERSOR

1.
2.
3.
4.
5.

Colocar as chaves G e J na posio 1 e as chaves H e I na posio ;
A figura 35 mostra o circuito a ser verificado:
Datapool Eletrnica
20
Figura 35 - Gate NO-E funcionando como inversor

ENTRADAS
SADAS
L = A
Figura 36 - Tabela Verdade do Gate NO-E funcionando como inversor
7. O gate NO-E quando tem as entradas ligadas no mesmo ponto, ou quando usada
apenas uma das entradas deixando as outras flutuando funciona como um gate
NO. Na figura 35 a entrada do circuito equivale a 1 unidade de carga quando em
nvel lgico baixo e a 2 unidades de carga quando em nvel lgico alto.
EXERCCIOS
a)
b)
Datapool Eletrnica
Em um gate NO-E de 3 entradas, duas entradas so conectadas ao +5v

e a terceira ligada a chave A, a sada ser:
1.
2.
3.
4.
Com gates NO-E pode-se executar qualquer expresso Booleana.

1.
Certo
2.
Errado
21
EXPERINCIAS 9 a 11 : FUNO LGICA NO-OU

RESUMO
A funo NO-OU pode ser definida como:
"Produz uma sada se uma ou mais entradas forem 1."
Isto quer dizer que o gate NO-OU complemento do gate OU. A figura 37 mostra a tabela
verdade, o smbolo e a expresso Booleana do gate NO-OU.
Figura 37 - Gate NO-OU - a) Tabela Verdade - b) Smbolo Lgico - c) Expresso Booleana
OBJETIVO
Ser examinada a tabela verdade do gate NO-OU, seu uso como inversor e implementao de
gates NO-OU com mltiplas entradas utilizando gates de duas entradas.
EXPERINCIA 9 : NO-OU DE DUAS ENTRADAS

1.
2.
3.
4.
5.
6.

Colocar as chaves G e I na posio 1 e as chaves H e J em ;
Datapool Eletrnica
7. O circuito a ser verificado o mostrado na figura 39:
Figura 39 - Circuito com o Gate NO-OU

ENTRADAS
A
1
1
1
1
SADAS
L = A+B
Figura 40 - Tabela Verdade do Gate NO-OU
Datapool Eletrnica
22
23
EXPERINCIA 10 : NO-OU DE TRS ENTRADAS

1.
2.
3.
4.
5.
6.

Colocar as chaves H na posio e as chaves G, I e J em 1;
O Circuito a ser testado o da figura 41:
A+B
5
6
A
B
A+B = A+B
7402
2
3
7402
1
11
12
7402
13
L0 = (A+B)+C = A+B+C
Figura 41 - Gate NO-OU de 3 entradas

ENTRADAS
A
1
1
1
1
1
1
1
1
SADAS
L = A+B+C
Figura 42 - Tabela Verdade do Gate NO-OU de 3 entradas
Datapool Eletrnica
24
EXPERINCIA 11 : GATE NO-OU FUNCIONANDO COMO INVERSOR

1.
2.
3.
4.
5.
6.

Colocar as chaves G e H na posio 1 e as chaves I e J na posio ;
O Circuito a ser testado o da figura 43:
Figura 43 - Circuito com Gate NO-OU funcionando como inversor

ENTRADAS
A
SADAS
L
Figura 44 - Tabela Verdade do Gate NO-OU com as Entrada ligada ao mesmo ponto
EXERCCIOS
a)
b)
Datapool Eletrnica
Se uma entrada de um gate NO-OU 1 e as outras so desconhecidas,

podendo ser 1 ou , qual ser a sada:
1.
2.
3.
Indeterminada
Para implementar a funo S = A + B + C + D, usando gates NO-OU de

duas entradas e sem o uso da lgica por fios, quantos gates so
necessrios?
1.
2.
3.
4.
c)
d)
25
A Lgica por fios

1.
uma boa prtica em TTL
2.
Reduz o nmero de gates necessrios
3.
Pode ser usadas com vrias sada de gates ligadas juntas
Com gates NO-OU pode-se executar qualquer expresso Booleana.

1.
Errado
2.
Certo
EXPERINCIA 12 : FUNO LGICA OU-EXCLUSIVO

RESUMO
O gate OU-EXCLUSIVO um gate OU modificado, no qual uma entrada 1 produz uma sada 1,
porm se mais de uma entrada for 1 a sada ser . Ainda, se todas as entradas forem a
sada ser . Deste modo podemos definir a funo OU-EXCLUSIVO como:
"Produz uma sada 1 somente se as entradas forem diferentes."
A figura 45 apresenta uma tabela verdade, smbolo e expresso Booleana do gate OUEXCLUSIVO.
Figura 45 - Gate OU-EXCLUSIVO - a) Tabela Verdade - b) Smbolo - c) Expresso Booleana
OBJETIVO
Ser examinada a utilizao de gates OU-EXCLUSIVO disponveis em CI.
Datapool Eletrnica
EXPERINCIA 12 :OU-EXCLUSIVO DE DUAS ENTRADAS

1.
2.
3.
4.
5.
6.

Colocar as chaves G, H e J na posio 1 e a chave I na posio ;
7. O circuito a ser verificado o da figura 47:
Figura 47 - Gate OU-EXCLUSIVO
8. Completar as tabelas das figuras 48 e 49.

ENTRADAS
A
B
1
1
1
1
Datapool Eletrnica
SADAS
L = A B
26
Figura 48 - Tabela Verdade do Gate OU-EXCLUSIVO
Datapool Eletrnica
27
ENTRADAS
A
B
1
1
1
28
SADAS
L
Figura 49 - Tabela Verdade do Gate OU-EXCLUSIVO funcionando como um Inversor

Programvel
9. Observar na tabela da figura 49 que quando B = , a sada do gate OU-EXCLUSIVO
apresenta o nvel lgico idntico ao da entrada A. Porm, quando B = 1 a sada o inverso

de A. Deste modo, o gate OU-EXCLUSIVO pode ser usado como um inversor programvel;
se uma das entradas no h inverso, porm se for 1 h inverso do nvel lgico da
outra entrada.
EXERCCIOS
a)
O gate OU-EXCLUSIVO produz uma sada 1 se:

1. Ambas as entradas forem
2. As entradas forem estados contrrios
3. Ambas as entradas forem 1
4. Nenhuma das respostas anteriores
b)
c)
Datapool Eletrnica
O gate OU-EXCLUSIVO produz uma sada se as entradas forem as

mesmas.
1.
Verdade
2.
Falso
Para usar o gate OU-EXCLUSIVO como inversor:

1.
As entradas devem ser 1 simultaneamente
2.
As entradas devem ser simultaneamente
3.
Uma entrada deve ser sempre
4.
Uma entrada deve ser sempre 1

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Captulo 1 Blocos Lgicos Bsicos

Para selecionar a experincia que ser executada, deve-se colocar as chaves G, H, I e

Figura 1 - Tabela de descrio das experincias

Captulo 1 Blocos Lgicos Bsicos

EXPERINCIAS 1 e 2 : FUNO LGICA E

Figura 2 - Gate E - a) Tabela Verdade - b) Smbolo - c) Expresso Booleana

EXPERINCIA 1 : E DE DUAS ENTRADAS

A chave TTL/CMOS deve estar na posio TTL, caso contrrio a placa de

Desligar o Mdulo Universal 2000;

Captulo 1 Blocos Lgicos Bsicos

Figura 3 - Lay-out do CI 74LS08

7. O circuito a ser verificado ser o da figura 4:

Figura 4 - Circuito com o GATE E

8. Completar a tabela da figura 5.

Figura 5 - Tabela Verdade da Funo E de duas entradas

Captulo 1 Blocos Lgicos Bsicos

EXPERINCIA 2 : E DE QUATRO ENTRADAS

A chave TTL/CMOS deve estar na posio TTL, caso contrrio a placa de

Desligar o Mdulo Universal 2000;

Figura 6 - Circuito E de 4 entradas

Figura 7 - Tabela Verdade do GATE E de 4 entradas

Captulo 1 Blocos Lgicos Bsicos

8. Observao: No circuito testado foi montado um gate E de 4 entradas usando gates

Figura 8 - Gate E de 4 entradas

DEMORA DE PROPAGAO (DELAY TIME)

Figura 9 - Circuito para teste de demora de propagao

Captulo 1 Blocos Lgicos Bsicos

Figura 10 - Formas de ondas correspondente a Figura 9

Figura 11 - Circuito para teste de demora de propagao

Figura 12 - Formas de onda correspondente a Figura 11

Captulo 1 Blocos Lgicos Bsicos

Em um gate E de 3 entradas A, B e C, para A = 1, B = 1 e C = a sada

Se ligarmos todas as entradas de um gate E a uma s chave, a sada ser:

A sada de um gate E de 3 entradas pode ser representada pela expresso

EXPERINCIAS 3 e 4 : FUNO LGICA OU

Captulo 1 Blocos Lgicos Bsicos

Figura 13 - Gate OU - a) Tabela Verdade - b) Smbolo Lgico - c) Expresso Booleana

EXPERINCIA 3 : OU DE DUAS ENTRADAS

A chave TTL/CMOS deve estar na posio TTL, caso contrrio a placa de

Desligar o Mdulo Universal 2000;

Figura 14 - Lay-out do CI 74LS32

7. O circuito a ser testado ser o da figura 15.

Captulo 1 Blocos Lgicos Bsicos

Figura 15 - Circuito com o Gate OU

8. Completar a tabela da figura 16.

Figura 16 - Tabela Verdade do Gate OU

EXPERINCIA 4 : OU DE QUATRO ENTRADAS

A chave TTL/CMOS deve estar na posio TTL, caso contrrio a placa de

Desligar o Mdulo Universal 2000;

Captulo 1 Blocos Lgicos Bsicos

Figura 17- Circuito OU de 4 entradas

7. Completar a tabela da figura 18.

Figura 18 - Tabela Verdade do Gate OU de 4 entradas

8. Observao: O circuito montado executou a funo de um gate OU de 4 entradas,

Figura 19 - Gate OU de 4 entradas

Captulo 1 Blocos Lgicos Bsicos

Figura 20 - Circuito do Gate OU com 4 entradas

Figura 21 - Circuito do Gate OU de 4 entradas com demora reduzida

Captulo 1 Blocos Lgicos Bsicos

Na figura 21, se B = , C = e os pulsos negativos de 1Hz so aplicados aos pinos 1 e 5, a