Modul 2 Coding Reuse
Modul 2 Coding Reuse
CODING REUSE
3.1 Tujuan
1. Praktikan memahami konsep kode Verilog.
2. Praktikan dapat membuat kode Verilog dan mengimplementasikan pada aplikasi
Vivado.
3. Praktikan dapat memahami konsep dalam coding reuse dan menerapkan pada vivado.
(sumber : https://smkmuh2klaten.sch.id/blog/pengertian-half-adder-dan-full-adder/)
3. Full Adder
Full adder adalah rangkaian elektronik yang bekerja melakukan perhitungan
penjumlahan sepenuhnya dari dua buah bilangan binary, yang masing-masing terdiri dari satu
bit. Rangkaian ini memiliki tiga input dan dua buah output, salah satu input merupakan nilai
dari pindahan penjumlahan, kemudian sama seperti pada half adder salah satu outputnya
dipakai sebagai tempat nilai pindahan dan yang lain sebagai hasil dari penjumlahan
.
(sumber : https://smkmuh2klaten.sch.id/blog/pengertian-half-adder-dan-full-adder/)
4. Multiplexer
Multiplexer adalah perangkat yang dapat membolehkan satu atau lebih sinyal analog
atau digital untuk berjalan pada satu sambungan transmisi komunikasi. Tujuan dari
multiplexer adalah untuk menggabungkan dan mengirimkan sinyal pada media yang
tergabung untuk mengoptimasi efisiensi dan mengurangi biaya komunikasi
(sumber: https://www.techopedia.com/definition/24124/multiplexer-mux)
5. Papan FPGA
FPGA (Field Programmable Gate Arrays) adalah sirkuit terintegrasi yang perangkat
kerasnya dapat dikonfigurasi untuk memenuhi kebutuhan spesifik dari pengguna setelah
proses manufaktur. Hal ini membolehkan peningkatan fitur dan perbaikan kerusakan
langsung di tempat.
(Sumber: https://www.arm.com/glossary/fpga#:~:text=Field%20Programmable%20Gate%20Arrays
%20(FPGAs,requirements%20after%20the%20manufacturing%20process.)
3.2 Langkah Kerja
3.4.1 Percobaan Pertama FULL ADDER using HALF ADDER
1. Buat file design source dengan source code di bawah ini
//`timescale 1ns / 1ps
module full_adder(s,co,a,b,ci);
input a,b,ci;
output s,co;
wire t,k;
half v1(t,c,a,b);
half v2(s,k,t,ci);
or (co,k,c);
endmodule
module half(s,c,a,b);
input a,b;
output s,c;
assign s=a^b;
assign c=a&b;
endmodule
(Output s,co,c)
3. Untuk melihat rangkaian, klik open elaborated design kemudian pilih schematic
4. Sambungkan papan dengan laptop dan sambungkan ke vivado
5. Generate Bitstream
6. Program device
7. Bolak-balikkan switch yang diprogram dan amati perbedaannya
3.4.2 Percobaan Kedua MUX 8-1 using MUX 2-1
1. Buat file design source dengan source code di bawah ini
module mux_case(out,in,s);
input s;
always @ (*)
casex(s)
endcase
endmodule
output o;
input [7:0]i;
input [2:0]s;
wire [6:1]k;
endmodule
5. Generate Bitstream
6. Program device
7. Bolak-balikkan switch yang diprogram dan amati perbedaannya