BAB 1

Entity
Pada bab ini, praktikan akan mempelajari konsep entity dalam VHDL, yang merupakan bagian
penting dalam mendefinisikan antarmuka modul pada desain digital. Selain itu, praktikan juga
akan mempelajari cara membuat entity sederhana, serta memahami berbagai jenis library
yang mendukung desain. Asisten praktikum atau praktikan diharapkan membaca tujuan dan
persyaratan pada bab ini agar praktikum dapat berjalan sesuai prosedur.

Tujuan
Tujuan Penjelasan

Praktikan diharapkan dapat memahami konsep dasar entity

Mengenal dan
dalam VHDL, bagaimana entity berperan dalam mendeskripsikan
memahami tentang
antarmuka modul, serta bagaimana entity digunakan untuk
entity dalam VHDL
mendefinisikan input dan output pada desain.

Praktikan diharapkan dapat membuat entity sederhana

Membuat entity menggunakan VHDL, sehingga dapat memahami struktur
sederhana penulisan entity serta komponen yang harus ada dalam
mendesain suatu rangkaian digital.

Praktikan diharapkan dapat mengenal berbagai jenis library yang

Mengenal jenis-jenis sering digunakan dalam VHDL, memahami fungsi dari setiap
library library, serta bagaimana library ini mendukung proses
pengembangan desain digital.

Persyaratan
Disarankan praktikan menggunakan hardware dan software sesuai pada dokumentasi ini.
Apabila terdapat versi hardware atau software yang cukup lama dari versi yang
direkommendasikan maka sebaiknya bertanya kepada Asisten Mengajar Shift.

HARDWARE YANG DIBUTUHKAN PRAKTIKUM

PC / Laptop

FPGA Board Nexys A7 dan Nexys 4

Kabel Power USB

SOFTWARE YANG DIBUTUHKAN PRAKTIKUM

Vivado Design Suite

FIELD PROGRAMMABLE GATE ARRAY 1

 Diusahakan untuk memakai Versi dan Aplikasi yang sama agar tidak terjadinya
kesalahan yang tidak diinginkan!

1.1. Pengertian
Entity adalah nama dari sebuah desain yang biasanya didalamnya sudah
mendefinisikan input dan output dari suatu desain program. Selain itu, entity ini juga dapat
mengatur jenis atau tipe port apa yang akan dipakai. Di dalam entity, diperlukan sebuah nama
atau variable untuk menentukan port masukan dan keluaran. Penentuan port mengandung
nama, mode, dan tipe data. Mode port terdiri dari 3 jenis, yaitu :

1. IN, merupakan port yang digunakan untuk mendeklarasikan masukan atau input pada
desain entity.

2. OUT, merupakan port yang digunakan untuk mendeklarasikan keluaran atau output
pada desain entity.

3. INOUT (bidirectional), merupakan port yang dapat digunakan sebagai masukan

sekaligus keluaran pada desain entity.

Gambar 1. 1 Contoh Desain Entity

Dari gambar tersebut, terdapat sebuah desain yang didalamnya masing-masing

terdapat dua input dan dua output. Diketahui bahwa rangkaian diatas merupakan rangkaian
half adder yang memiliki dua output yaitu Sum dan Carry. Seperti yang sudah dijelaskan
diawal, entity adalah nama dari sebuah desain yang akan dirancang serta mendefinisikan
input dan output, maka dari itu entity dari sebuah desain diatas dapat diberi nama “Half
Adder”.

Entity memberikan arti tentang bagaimana sebuah bagian rancangan dideskripsikan

di VHDL dalam hubungannya dengan model VHDL lain dan juga memberikan nama untuk
model tersebut. Di dalam entity juga diperbolehkan untuk mendefinisikan beberapa
parameter yang mengambil model menggunakan hierarki. Kerangka dasar untuk sebuah
entity digambarkan sebagai berikut :

FIELD PROGRAMMABLE GATE ARRAY 2

 Dalam konstruksi ini, <entity_name> akan menjadi nama komponen yang sedang
dirancang. Kemudian menggunakan port dalam deklarasi entity VHDL untuk mendefinisikan
input dan output dari komponen yang dirancang. Oleh karena itu, port sama seperti dengan
pin pada komponen elektronik pada umumnya.

Port dapat didefinisikan sebagai in, out, atau inout, yang masing-masing
berhubungan dengan input, output, dan port bidirectional. Biasanya berbagai jenis port ini
disebut sebagai mode. Selain itu, mendeklarasikan jenis data yang digunakan oleh port dalam
bagian <signal_type>.

Misalkan sebuah entity diberi nama “test”, maka kerangka entity tersebut akan
menjadi :

Gambar 1. 2 Bagan Program

1.2. Port
Sebuah cara atau metode untuk menghubungkan entity secara bersama adalah
menggunakan port. Berikut adalah cara mendefinisikan port atau struktur dari port sebagai
berikut :

FIELD PROGRAMMABLE GATE ARRAY 3

 Penulisan port adalah dengan memberikan nama pada port yang akan digunakan
kemudian masukan mode port dan dilanjutkan dengan tipe data.

Contoh :

Dengan menggunakan port maka titik koneksi diantara entity akan berlangsung
dengan efektif dalam hal proses koneksi entity satu sama lain. Selain itu, dengan
menggunakan port akan menjadikan sinyal yang ada menjadi efektif serta cocok digunakan
dalam model VHDL.

1.3. Keywords dan Define Words

Dalam penulisan entity, dikenal juga istilah “Keywords” dan “Define Words”.
Keywords merupakan sintaks yang digunakan untuk menulis program VHDL, sedangkan
Define Words adalah deskripsi dari sebuah desain yang ingin kita buat.

Dari gambar tersebut, tulisan yang berwarna ungu merupakan keywords. Penulisan
program VHDL ini harus mengikuti sintaks yang sudah ada, selanjutnya diikuti dengan define
words. Define words sebenarnya hanyalah sebuah variabel, kita dapat menuliskan apa saja
dengan catatan kita mengetahui define words tersebut akan kita gunakan untuk apa. Berikut
merupakan jenis-jenis keyword pada VHDL :

FIELD PROGRAMMABLE GATE ARRAY 4

 Gambar 1. 3 Jenis-jenis Keyword pada VHDL

• Entity, digunakan untuk menyatakan entity pada VHDL.

• Architecture, digunakan untuk menyatakan architecture pada VHDL.

• Process, digunakan untuk tugas-tugas seperti membuat proses yang dikendalikan

oleh clock dan operasi kondisional.

• Signal dan Variable, digunakan untuk membuat objek data dalam VHDL dan
keduanya berbeda dalam hal karakteristik penugasan dan waktu.

• If, then, dan elseif, digunakan sebagai bagian dari pernyataan kondisional yang
digunakan dalam VHDL untuk mendefinisikan percabangan di dalam proses atau blok
konkuren.

• Logic Gate, digunakan untuk mendeklarasikan gerbang logika yang akan digunakan
pada VHDL.

1.4. Library
Pada pemrograman dikenal pula istilah library atau pustaka yang biasanya terdapat
pada bahasa pemrograman yang lain seperti C atau header pada Pascal. Sebuah library adalah
sebuah direktori, dan setiap package adalah file di dalam direktori tersebut. File package
merupakan basis data yang berisi informasi tentang komponen-komponen dalam paket
tersebut (input komponen, output, tipe, dll). Untuk menggunakan komponen dalam sebuah
desain dengan library untuk menentukan pustaka yang akan dicari dan pernyataan use untuk
setiap paket yang akan gunakan. Di dalam library tersebut terdapat sub-tree yang disebut
sebagai package, diantaranya :

FIELD PROGRAMMABLE GATE ARRAY 5

 Gambar 1. 4 Jenis-jenis Library

• IEEE.STD_LOGIC_1164 : Library ini menyediakan tipe data standar untuk sinyal digital,
seperti '0', '1', 'X' (unknown), 'Z' (high impedance), dan lain-lain. Juga menyediakan
operasi logika dasar (AND, OR, NOT, dll.).

• IEEE.NUMERIC_STD : Library ini menyediakan tipe data numerik yang digunakan

untuk operasi aritmetika, seperti integer, unsigned, dan signed.

• IEEE.STD_LOGIC_ARITH : Library ini menyediakan operasi aritmetika pada tipe data

std_logic_vector.

1.5. Membuat entity sederhana

1. Buka aplikasi Vivado 2020

2. Buka menu File > Project > New Project

FIELD PROGRAMMABLE GATE ARRAY 6

3. Kemudian akan muncul tampilan diatas dan kemudian pilih next

4. Buatlah nama project seperti diatas kemudian pilih next.

FIELD PROGRAMMABLE GATE ARRAY 7

5. Kemudian muncul tampilan menu baru yaitu add source lalu pastikan target language
yang digunakan adalah VHDL, lalu pilih create file.

6. Maka tampilan create source file akan muncul dan berikan nama BAB 1 lalu pilih ok.

7. Lalu pada tampilan default part pastikan family, package dan speed yang digunakan
seperti gambar diatas lalu pilih board yang akan digunakan yaitu xc7a100tcsg324-1.

FIELD PROGRAMMABLE GATE ARRAY 8

8. Setelah itu akan muncul menu baru yaitu define module yang digunakan untuk
mendefinisikan port port yang akan digunakan.

9. Buat lah port name A, B dan C.

10. Ubah port direction A dan B menjadi in dan port direction C menjadi out, lalu pilih ok.

11. Kemudian pada bagian sources > design sources akan muncul entity yang telah dibuat
sebelumnya, lalu klik 2 kali pada entity yang telah dibuat sebelumnya yaitu BAB 1.

FIELD PROGRAMMABLE GATE ARRAY 9

12. Berikutnya akan muncul tampilan program seperti gambar diatas.

Inilah salah satu cara untuk membuat sebuah entity. Sebenarnya kita juga dapat membuat
manual dengan cara melewati langkah 8 dan mengisi program itu sesuai dengan apa yang
ingin kita buat.

1.6. Latihan Soal

Buatlah program VHDL untuk menampilkan rangkaian berikut!

1.

FIELD PROGRAMMABLE GATE ARRAY 10

2.

FIELD PROGRAMMABLE GATE ARRAY 11