INSTITUT TEKNOLOGI DEL

MATERI PRAKTIKUM
PRAKTIKUM SISTEM DIGITAL
(14S2102)
Semester I Tahun Ajar 2024/2025

Tanggal Sesi : 19 September 2024

Modul : 1
Topik : Pengenalan Perancangan Rangkaian Digital Menggunakan
FPGA
Aktifitas : Mahasiswa mempelajari dan melakukan perancangan
rangkaian digitial menggunakan Board FPGA ALTERA DE1
Tujuan praktikum : Mahasiswa melakukan perancangan rangkaian digital dengan
target FPGA baik menggunakan pendekatan skematikmaupun
bahasa VHDL.
Waktu pengerjaan : 4 jam
Setoran : File proyek hasil pengerjaan contoh program dikompres
menjadi file dengan ekstensi .zip. Nama file dengan format:
sisdig_m02_NIM.zip. NIM diganti dengan NIM Anda.
Batas penyerahan : 26 September 2024 sebelum pukul 21.30 WIB
Tempat Penyerahan : http://ecourse.del.ac.id
Sarana : Board FPGA ALTERA DE1
Quartus II version 13.0 Web Edition
Referensi : Buku Manual Board FPGA ALTERA DE1

Quartus II version 13.0 Web Edition dapat anda download pada URL berikut ini:

http://duktek.del.ac.id/software/Developer/Development%20Kit/Altera%20Quartus/

1 PENDAHULUAN

1.1 Tugas Pendahuluan

1. Jelaskan hubungan dari transistor, BJT, MOSFET, IC, ASIC, PLA,
PAL, CPLD, FPGA, prosesor, mikrokontroller, DSP prosesor, dan
SoC (System on Chip)! Buatlah dalam bentuk 1 atau lebih
halaman A4 essay!
2. Tuliskan spesifikasi dari FPGA Altera DE1 yang akan digunakan
dalam praktikum ini!
3. Perhatikan gambar di bawah ini!! Analisa dan jelaskan informasi
apa yang kalian peroleh dari gambar output di dibawah ini!!

GFP-SISDIG-2024/2025 Halaman 1 dari 23

FPGA

Secara umum alur perancangan rangkaian digital dengan menggunakan

FPGA dari ALTERA dapat digambarkan seperti flowchart pada Gambar 1.
FULL ADDER

Keunggulan FULL-ADDER bila dibandingkan dengan HALF-ADDER adalah

kemampuan-nya menampung dan menjumlahkan bit CARRY-in (Cin) yang
berasal dari CARRY-out (Cout) dari tahapan sebelumnya. Oleh karenanya
fungsi FULL ADDER itu sendiri adalah menjumlahkan ke-tiga bit input yaitu
bit A, bit B dan Cin untuk menghasilkan dua bit output yaitu S dan Cout.
Dengan menginterprestasikan fungsi dan melihat format operasi rangkaian
FULLADDER, tabel kebenaran dapat disusun untuk setiap kemungkinan
kombinasi ketiga bit input. Diasumsikan input berasal dari sumber logika
positif dan output berupa ACTIVE HIGH.
Langkah selanjutnya adalah membuat K-Map orde 2 dari tabel kebenaran
tersebut. KMap ini akan membantu merumuskan fungsi logika dari S dan
Cout

GFP-SISDIG-2024/2025 Halaman 2 dari 23

 Gambar 1: Flow perancangan rangkaian digital menggunakan ALTERA
FPGA DE1 dan Quartus II
Tabel 1: Tabel kebenaran dan K-map dari FULL ADDER

Implementasikan rangkaian FULL-ADDER dibuat berdasarkan persamaan

ekspresi logika di atas. Rangkaian ini dapat tersusun dari dua buah HALF-
ADDER (HA1 dan HA2), seperti terlihat pada Gambar 2.
Untuk penjumlahan dengan jumlah bit yang lebih banyak, dapat dilakukan
dengan menambahkan rangkaian HALF ADDER, sesuai dengan jumlah bit

GFP-SISDIG-2024/2025 Halaman 3 dari 23

input. Di pasaran, rangkaian FULL ADDER sudah ada yang berbentuk IC,
seperti 74xx83 (4-bit FULL ADDER).

Gambar 2: Salah satu bentuk rangkaian Full Adder

2 PERCOBAAN 1A MENDESAIN FULL ADDER DENGAN
SKEMATIK
Dalam percobaan ini kita akan mendesain full adder menggunakan FPGA
dengan pendekatan skematik.
1.1 PROSEDUR PERCOBAAN

A. Membuat Projek Baru Menggunakan Quartus II 13.0 sp1 Web Edition

1. Buatlah folder baru di dalam folder PraktikumPST (jika belum ada

buatlah folder tersebut), misalnya untuk kelompok2 folder yang
dibuat “D:\PraktikumPST\Kelompok2\Modul1\...”.
2. Kemudian pada folder tsb buatlah dua folder baru yang bernama
Percobaan1A dan Percobaan1B.
3. Jalankan Quartus II 13.0 sp1 Web Edition
4. Klik File  New Project Wizard seperti yang terlihat pada Gambar3.
Setelah ini akan tampil jendela Introduction, Klik Next.

Gambar 3: Tampilan petunjuk A.4

5. Pada langkah ini akan terlihat jendela seperti Gambar 3(b). Pada
kolom paling atas (terkait direktori untuk project yang sedang Anda
buat), tekan tombol “…” yang ada di sebelah kanan kemudian carilah

GFP-SISDIG-2024/2025 Halaman 4 dari 23

 folder Percobaan1A yang sudah Anda buat sebelumnya. Akhiri dengan
tekan tombol Open.
6. Kemudian pada kolom berikutnya (terkait nama project) ketikkan
“Percobaan1A”. Pastikan pada kolom ketiga (terkait top level entity)
terisi nama yang sama.

Gambar 4: Tampilan petunjuk A.6

7. Klik Next untuk sampai ke jendela “Add Files”, lewati jendela ini
dengan klik Next kembali.
8. Pada langkah ini akan terlihat jendela seperti Gambar 3(c), pada daftar
“Family” untuk yang mendapatkan board DE1 untuk “Family” pilih
CycloneII, kemudian dalam bagian device pilih EP2C20F484C7.
Setelah itu klik Finish karena untuk langkah berikutnya kita hanya
menggunakan setting default.

Gambar 5: Tampilan petunjuk A.8

GFP-SISDIG-2024/2025 Halaman 5 dari 23

B. Memilih dan Menempatkan komponen

1. Klik File  New, pada jendela yang tampil pilih Block

Diagram/Schematic File sebagai pilihan desain dan klik OK. Simpan
file tersebut sebagai Percobaan1A.bdf seperti pada Gambar 6.

Gambar 6: Tampilan petunjuk B.1

2. Pilih File  Page Setup dan pilih Letter sebagai ukuran kertas, klik
OK.
3. Buka jendela Symbol Tools dengan mengklik tombol dengan ikon
gerbang AND pada bagian atas jendela schematic editor seperti
bagian yang dilingkari pada Gambar 7.

Gambar 7: Tampilan petunjuk B.3

4. Cari komponen XOR pada folder ..\primitives\logic dan klik dua kali
nama komponen tsb atau klik OK. Di ujung panah mouse akan muncul

GFP-SISDIG-2024/2025 Halaman 6 dari 23

 gambar komponen XOR dengan 2 masukan. Cari posisi yang tepat
pada skematik dan klik 1 kali pada posisi itu untuk menempatkan
gerbang XOR. Untuk menyudahi tekan tombol Esc atau klik kanan dan
pilih cancel.
5. Ulangi langkah diatas untuk menempatkan dua buah gerbang AND
dengan 2 masukan dan sebuah gerbang OR dengan 2 masukan serta
lima buah gerbang NOT.
6. Buka kembali jendela Symbol Tools, kali ini buka folder
..\primitives\Pin.
7. Pilih jenis Input Pin dan tempatkan 3 buah pada skematik. Ulangi
langkah ini untuk menempatkan 5 buah Output pin pada skematik.
Posisikan (belum dihubungkan) sesuai dengan Gambar 8.

Gambar 8: Gambar skematik rangkain, tampilan petunjuk B.7

C. Menambahkan hubungan untuk membentuk net

1. Pilih Orthogonal Node Tool pada bagian toolbar bagian atas editor
seperti bagian yang dilingkari pada Gambar 9.

Gambar 9: Tampilan petunjuk C.1

2. Arahkan ujung pointer mouse ke salah satu sisi yang akan
dihubungkan lalu klik kiri dan tahan kemudian tarik garis hingga
ujung lain yang diinginkan kemudian lepaskan tombol mouse Anda.
3. Lihat kembali Gambar 8 sebagai referensi penempatan kabel yang
dibutuhkan.

GFP-SISDIG-2024/2025 Halaman 7 dari 23

D. Menambahkan hubungan untuk membentuk net

1. Klik dua kali pada port input/output yang akan diubah namanya
kemudian ubah nama dari pin sesuai dengan yang pada Gambar 9 (“A”,
“B”, “C” untuk input dan “SUM”, “CARRY”, “A_OUT”, “B_OUT”,
“C_OUT” untuk output).
2. Untuk port masukan biarkan default value sebagai VCC.
E. Menetapkan I/O pin pada kaki FPGA

1. Simpan skematik Anda kemudian pilih Processing  Start  Start

Analysis & Synthesis atau Ctrl+K (Pastikan tidak ada error).
2. Pilih Assignment  Pin Planner.
3. Akan terbuka sebuah jendela baru dimana sebelah atas akan ada
gambar FPGA dengan posisi kaki-kakinya dan di bawah ada daftar
yang sudah berisi port input-output skematik kita seperti yang terlihat
pada Gambar 10.
4. Klik Node Name untuk mengurutkan pin.
5. Pada kolom Location double klik kiri kolom yang sebaris dengan port
yang ditinjau. Akan muncul suatu daftar kaki FPGA yang bisa dipakai.
6. Untuk percobaan ini, kita akan menggunakan switch untuk masukan
dan LED pada 7-segment untuk keluaran. LED pada DE1 bersifat
active low. Ketika terbuka/tidak ditekan switch akan berlogika 1
karena ada rangkaian pullup dan jika tertutup/ditekan akan
berlogika 0, sedangkan LED akan menyala ketika mendapatkan
input LOW VOLTAGE dan mati ketika mendapatkan input HIGH
VOLTAGE.
7. Kita hanya memanfaatkan LED pada bagian 0, 3, dan 6 dari 7-
segment dimana menyala berarti ‘1’ dan mati berarti ‘0’ (dalam
bentuk biner bukan desimal!). Adapun nama pin yang terhubung
dengan switch atau LED pada DE1 dapat dilihat pada table 2 dan 3 di
bawah ini: (Untuk referensi lengkap lihat datasheet!)

GFP-SISDIG-2024/2025 Halaman 8 dari 23

 Gambar 10: Plin planner, tampilan petunjuk E.3
Tabel 2: Pin assignments untuk toggle switches
Signal Name FPGA Pin No. Deskripsi
SW[0] PIN_L22 Toggle Switch[0]
SW[1] PIN_L21 Toggle Switch[1]
SW[2] PIN_M22 Toggle Switch[2]
SW[3] PIN_V12 Toggle Switch[3]
SW[4] PIN_W12 Toggle Switch[4]
SW[5] PIN_U12 Toggle Switch[5]
SW[6] PIN_U11 Toggle Switch[6]
SW[7] PIN_M2 Toggle Switch[7]
SW[8] PIN_M1 Toggle Switch[8]
SW[9] PIN_L2 Toggle Switch[9]

GFP-SISDIG-2024/2025 Halaman 9 dari 23

 Tabel 3: Pin assignments untuk 7 segment

8. Untuk pemasangan kaki komponen pada Pin Planner bisa dilihat

pada referensi tabel 4 di bawah ini dan hasilnya dapat dilihat pada
gambar 11:
Tabel 4: Referensi kaki komponen
Nama Pin I/O FPGA Pin No. Deskripsi
A PIN_L22 Toggle Switch[0]
B PIN_L21 Toggle Switch[1]
C PIN_M22 Toggle Switch[2]
A_OUT PIN_J2 7-Segment Digit 0[0]
B_OUT PIN_E2 7-Segment Digit 0[6]
C_OUT PIN_H1 7-Segment Digit 0[3]
CARRY PIN_D1 7-Segment Digit 1[6]
SUM PIN_E1 7-Segment Digit 1[0]

Gambar 11: Plin planner, tampilan petunjuk E.8.

GFP-SISDIG-2024/2025 Halaman 10 dari 23

F. Simulasi Sirkuit yang dirancang

Pada bagian ini akan dijelaskan langkah-langkah untuk melakukan simulasi

rangkaian yang dirancang. Quartus II menyediakan tools simulasi yang
dapat digunakan untuk mensimulasikan perilaku rangkaian yang dirancang.
Sebelum rangkaian di simulasikan, perlu dibuat waveform yang diperlukan
yang disebut test vector untuk merepresentasikan sinyal input. Quartus II
Waveform Editor akan digunakan untuk menggambarkan test vectors.
1. Buka Waveform Editor window dengan memilih File  New, yang
akan membuka window seperti gambar 11, Pilih “University
Program VWF” dan klik OK.

Gambar 12: Tampilan petunjuk F.1.

2. Waveform Editor window akan diperlihatkan seperti gambar 13.
Simpan file dengan nama Percobaan1A.vwf.

Gambar 13: Tampilan petunjuk F.2.

3. Selanjutkan, input dan output node pada sirkuit akan dimasukkan
pada simulasi dilakukan dengan menggunakan utilitas “Node Finder”

GFP-SISDIG-2024/2025 Halaman 11 dari 23

 dengan mengklik Edit  Insert  Insert Node or Bus untuk membuka
window seperti gambar 14.

Gambar 14: Tampilan petunjuk F.3.

4. Dimungkinkan untuk mengetikkan nama sinyal (pin) ke dalam kotak
"Name", tapi lebih mudah dengan mengklik tombol berlabel "Node
Finder" untuk membuka jendela pada Gambar 15. Utilitas "Node
Finder" memiliki filter yang digunakan untuk menunjukkan jenis
node yang dapat ditemukan. Karena kita tertarik pada pin input dan
output, atur filter ke "Pins: all". Klik tombol "List" untuk menemukan
node input dan output. "Node Finder" akan menampilkan sisi jendela
kiri node A, B, C dsb. Klik node A dan kemudian klik tanda > untuk
menambahkannya ke kotak "Selected Nodes" di sebelah kanan.Dapat
juga mengklik >> untuk menambahkan semua node ke "Selected
Nodes" (Gambar 15). Klik OK untuk menutup window.

Gambar 15: Tampilan petunjuk F.4.

5. Tampilan “Waveform Editor” window diperlihatkan seperti gambar
16.

GFP-SISDIG-2024/2025 Halaman 12 dari 23

 Gambar 16: Tampilan petunjuk F.5.
6. Sekarang kita akan menentukan nilai logic yang akan digunakan untuk
sinyal input selama simulasi. Simulator akan menghasilkan nilai logic
pada output secara otomatis. Agar mudah untuk menggambar bentuk
gelombang yang diinginkan.
7. Klik kiri pada port masukan A pada kolom paling kiri file tersebut.
8. Perhatikan pada jendela utama dibagian kiri setelah bagian Project
Navigator. Setelah melakukan langkah 2 beberapa toolbar di bagian itu
yang semula abu-abu (tidak aktif) berubah menjadi biru (aktif).
9. Pilih salah satu kotak tombol yang bernama Overwrite Clock (berada
di dalam toolbar dari jendela waveform) seperti gambar 17. Anda
dapat melihat nama tersebut dengan mengarahkan mouse Anda
keatas tombol tersebut selama beberapa saat. Overwrite Clock akan
menghasilkan pulsa segiempat yang berulang terus menerus dengan
periode tertentu.

Gambar 17: Tampilan petunjuk F.9.

10. Pada jendela Clock seperti pada Gambar 18 isi Period sebesar 10 ns.
11. Ulangi langkah 7 sd 10 untuk port masukan B tetapi nilai periode
sekarang sebesar 20 ns.
12. Ulangi langkah 7 sd 10 untuk port masukan C tetapi nilai periode
sekarang sebesar 40 ns.
13. Semua langkah diatas akan menghasilkan seluruh kombinasi sinyal
masukan yang mungkin untuk percobaan ini.

GFP-SISDIG-2024/2025 Halaman 13 dari 23

 Gambar 18: Tampilan petunjuk F.10.
14. Setelah itu pada jendela Simulator Tool pilih menu “Simulation” 
“Run Functional Simulation” untuk memulai simulasi.
15. Amati hasil simulasi pada jendela tutorial.vwf dan cek apakah hasilnya
sudah sesuai dengan yang diharapkan.
G. Mengimplementasikan desain

Setelah memastikan rancangan kita sudah benar melalui simulasi secara

fungsional, waktunya untuk mengimplementasikannya pada alat
sebenarnya melalui langkah-langkah berikut:
1. Lakukan kompilasi terhadap program dengan memilih
ProcessingStart Compilation.
2. Siapkan board FPGA Anda, pasang kabel catu daya dan kabel
programmer pada tempatnya masing-masing dan nyalakan board
tersebut.
3. Untuk konfigurasi, klik ToolsProgrammer. Klik pada tombol
Hardware setup. Klik pada Add Hardware, untuk DE1 klik 2 kali pada
USB-Blaster (Jika tidak ada minta bantuan asisten untuk menginstall).
4. Kemudian pada bagian Mode pilih JTAG.
5. Jika file Percobaan1A.sof tidak terlihat pada jendela utama
programmer, klik Add File dan carilah file Percobaan1A.sof
kemudian klik Open.
6. Sorot nama file, lakukan checklist pada kolom “Program/Configure”,
kemudian klik tombol Start untuk memprogram FPGA.
7. Sekarang coba mainkan switch 1-3 yang merepresentasikan masukan
A,B,dan C. Lihat apa yang terjadi, apakah full adder yang kita buat
sudah bekerja dengan benar? Jelaskan alasan Anda!

GFP-SISDIG-2024/2025 Halaman 14 dari 23

 8. Catat hasil percobaan pada Buku Ccatatan Laboratory Anda.

Gambar 19: Tampilan petunjuk G.3.

3 PERCOBAAN 1B MENDESAIN FULL ADDER DENGAN BAHASA

VHDL
Pada percobaan ini kita akan mendesain full adder dengan pendekatan yang
berbeda yaitu dengan memanfaatkan bahasa VHDL. Sebelumnya praktikan
disarankan membaca kembali bahan-bahan materi kuliah mengenai bahasa
VHDL karena dalam praktikum kebanyakan materi ini tidak akan diulang
kembali.
3.1 PROSEDUR PERCOBAAN

A. Membuat Projek Baru Menggunakan Quartus II 13.0 sp1 Web Edition

1. Buat project baru untuk percobaan ini seperti yang telah dilakukan
pada percobaan sebelumnya dengan memperhatikan langkah-langkah
di bawah ini.
2. Klik File  New Project Wizard.
3. Buka directory dan cari folder Percobaan1B untuk menyimpan file-
file pada percobaan ini.
4. Beri nama project dan top level entity: “Percobaan1Bvhdl”.

GFP-SISDIG-2024/2025 Halaman 15 dari 23

 5. Klik Next untuk sampai ke jendela yang dapat digunakan untuk
menambahkan file pendukung, lewatkan jendela ini dengan klik Next
kembali.
6. Untuk yang mendapatkan board DE1 untuk “Family” pilih CycloneII,
kemudian dalam bagian device pilih EP2C20F484C7. Setelah itu klik
Finish karena untuk langkah berikutnya kita hanya menggunakan
setting default.
B. Menuliskan desain VHDL

1. Klik File  New, pada jendela yang tampil pilih VHDL File sebagai
pilihan desain dan klik OK. Klik Detach Windows, lalu simpan file
tersebut sebagai Percobaan1Bvhdl.vhd.
2. Anda akan mendapatkan jendela kosong tempat untuk menuliskan
kode VHDL Anda, pada praktikum ini Anda akan diberikan kode
sumber VHDL yang akan dipakai yang ada pada Gambar 20, untuk
praktikum selanjutnya hal ini tidak akan dilakukan untuk melatih
Anda .

Gambar 20: Tampilan petunjuk G.3.

3. Seperti yang telah Anda pelajari, kode VHDL memiliki banyak bentuk
arsitektur dan kode diatas hanyalah salah satunya. Setelah selesai
simpan file tersebut (CTRL+S).

Untuk langkah-langkah berikutnya akan mirip dengan Percobaan 2a, oleh

karena itu tidak akan dituliskan kembali. Silahkan ikuti petunjuk
Percobaan 1A mulai dari bagian Percobaan E hingga terakhir, tentukan
posisi switch masukan ataupun posisi led 7-segment keluaran sesuai
dengan keinginan Anda. Setelah itu, kerjakan tugas berikut:

GFP-SISDIG-2024/2025 Halaman 16 dari 23

 1. Pada saat simulasi dan implementasi alat apakah ada perbedaan
bentuk keluaran antara menggunakan skematik dan vhdl, jelaskan.
2. Jelaskan pada laporan menurut Anda, apa kelebihan dan kekurangan
menggunakan vhdl ataupun skematik.
3. Catat hasil percobaan pada BCL Anda.
4 PERCOBAAN 1C: MENDESAIN 4-BIT RIPPLE CARRY ADDER
DENGAN VHDL
Kita dapat membangun n-bit adder dengan memanfaatkan kode vhdl
sebelumnya melalui penggunaan kata kunci component. Di bawah ini
Anda akan diberikan contoh 4-bit full adder dengan arsitektur Ripple
Carry Adder.
4.1 PROSEDUR PERCOBAAN
1. Buatlah folder dengan nama Percobaan1C dan project baru dengan
nama project dan top-level entity Percobaan1Cadd4bit.
2. Tambahkan file vhdl pada project tersebut dan tuliskan kode yang ada
pada Gambar 21.
3. Lakukan simulasi secara fungsional seperlunya dan lihat apakah
adder4bit kita bekerja seperti yang diharapkan. Catat hasil
percobaan pada BCL Anda.

(a)

GFP-SISDIG-2024/2025 Halaman 17 dari 23

 (b)

(c)
Gambar 21: Tampilan petunjuk 3.
5 PERCOBAAN 1D: SIMULASI SEDERHANA MENGGUNAKAN
MODELSIM
Pada percobaan ini kita akan melakukan simulasi dengan software yang
berbeda, yaitu Modelsim®. Modelsim yang digunakan adalah bawaan
dari software Altera Quartus® versi starter edition (free license).
Penggunaan simulator dengan modelsim ini penting karena:
 Software Altera Quartus® yang terbaru tidak terdapat simulator
tool yang lama. Oleh karena itu digunakan software modelsim® ini
sebagai solusinya.
 Software simulasi ini memiliki lebih banyak fasilitas untuk
debugging
 Software ini sama dengan software yang digunakan pada design
digital yang sesungguhnya terutama untuk keperluan design IC
Pada percobaan ini praktikan diminta melakukan simulasi dengan desain
yang sederhana dan masih menggunakan interface GUI software.

GFP-SISDIG-2024/2025 Halaman 18 dari 23

5.1 PROSEDUR PERCOBAAN

A. Memulai Simulasi dengan Menggunakan Modelsim ALTERA STARTER EDITION

13.0

Pada tahap ini, praktikan akan membuka software/tool modelsim untuk

keperluan simulasi, dan melakukan konfigurasi mengenai library/directory
apa yang akan digunakan.
1 Bukalah program Modelsim ALTERA STARTER EDITION 13.0. Setelah
muncul tampilan seperti pada gambar di bawah ini, pilih Close untuk
menutup jendela awal yang muncul di program ini.

Gambar 22: Tampilan petunjuk 1.

2 Pilih folder sebagai direktori kerja dengan cara, pilih File -> Change
Directory pada baris menu yang terdapat di bagian atas jendela program,
lalu masukan path direktori folder kerja.
3 Setelah menentukan folder yang akan digunakan, buatlah library baru
dengan cara memilih File -> New -> Library. Atur dan isilah jendela yang
kemudian muncul sesuai dengan gambar di bawah ini. Langkah ini
dilakukan untuk memberi tahu simulator mengenai (library) directory
yang akan digunakan untuk meng-compile, dan menggunakan hasil
compile yang ada di direktory ini sebagai model untuk simulasi. Library
name adalah nama library yang diberikan pada directory ini, sedangkan
Library physical name adalah nama directory yang digunakan.

GFP-SISDIG-2024/2025 Halaman 19 dari 23

 Gambar 23: Tampilan petunjuk 3.
B. Menjalankan Simulasi dengan Menggunakan Modelsim ALTERA STARTER
EDITION 13.0

Pada tahap ini, praktikan akan akan meng-compile file VHDL untuk
menghasilkan model simulasi, dan menggunakan model simulasi ini
untuk melakukan simulasi. Proses simulasi dilakukan dengan memberi
input, menjalankan simulasi, dan mengamati outputnya.

1 Compile desain yang ingin disimulasikan dengan cara memilih Compile

-> Compile pada baris menu yang terdapat di bagian atas jendela
Modelsim. Tentukan file yang akan di compile pada jendela yang muncul,
lalu klik Compile. Apabila file telah selesai di compile, pilih Done.
Langkah ini dilakukan untuk membuat model simulasi dari file VHDL
(“Percobaan1Bvhdl.vhd”) yang telah dibuat. Model simulasi ini akan
disimpan di dalam directory/library work .

Gambar 24: Tampilan petunjuk 3.

2 Setelah melakukan compile, langkah selanjutnya adalah menjalankan
simulasi. Pilih menu Simulate -> Start Simulation. Pada jendela yang
muncul seperti gambar di bawah ini, pilih file yang akan disimulasikan
(file yang akan disimulasi merupakan file yang telah dicompile

GFP-SISDIG-2024/2025 Halaman 20 dari 23

 sebelumnya), kemudian pilih OK. Dalam langkah ini, kita memilih modul
yang ada dalam library kita (work) untuk disimulasikan.

Gambar 25: Tampilan petunjuk 2.

3 Tambahkan wave yang akan kita lihat hasil simulasi di window
simulator dengan cara melakukan Right Click -> Add -> To Wave -> All
item in region seperti yang ditunjukkan pada gambar di bawah ini. Pada
langkah ini kita memilih signal/port yang akan diberi input dan dilihat
outputnya.

Gambar 26: Tampilan petunjuk 3.

GFP-SISDIG-2024/2025 Halaman 21 dari 23

4 Kemudian buatlah stimulus (sequence signal) pada simulasi dengan
cara memilih Right Click -> Clock . Pada jendela yang muncul seperti
gambar di bawah ini, masukkan nilai periode clock simulasi sebesar
50ps untuk sinyal A dan biarkan parameter lain disetting dalam
keadaan default (tidak diubah), setelah itu pilih OK. Tambahkan 2 sinyal
lain dengan cara yang sama namun dengan periode yang berbeda, 100ps
untuk sinyal B dan 200ps untuk sinyal C. Stimulus ini merupakan signal
yang diberikan kepada rangkaian. Selanjutnya akan dilihat output yang
dihasilkan.

Gambar 27: Tampilan petunjuk 4.

5 Jalankan simulasi dengan memilih menu Simulate  Run. Ambil gambar

sinyal hasil simulasi yang muncul kemudian sertakan dalam laporan!
Lakukan analisis dari hasil yang didapatkan !
6 Setelah didapatkan hasil simulasi dari langkah sebelumnya, Right Click
 No Force dan jalankan kembali simulasi dengan memilih menu
Simulate  Run. Ambil gambar sinyal hasil simulasi yang muncul
kemudian sertakan dalam laporan ! Lakukan analisis dari hasil yang
didapatkan !
7 Kemudian lakukan Right Click -> Force dan jalankan kembali simulasi
dengan memilih menu Simulate -> Run. Ambil gambar sinyal hasil
simulasi yang muncul kemudian sertakan dalam laporan ! Lakukan
analisis dari hasil yang didapatkan ! Bandingkan sinyal hasil simulasi
dari langkah ini dengan sinyal hasil simulasi dari kedua langkah
sebelumnya. Apa yang dapat disimpulkan ?

GFP-SISDIG-2024/2025 Halaman 22 dari 23

6 PERCOBAAN 1E: MEMBUAT TESTBENCH
Ada cara lain untuk mensimulasikan suatu sistem/rangkaian digital
selain memasukan inputnya satu-persatu. Cara ini adalah dengan
membuat suatu file VHDL yang berfungsi untuk memberikan input pada
rangkaian yang akan diuji (disebut DUT: design under test). File ini
disebut stimulus generator. Setelah itu dibuat satu modul yang
menggabungkan stimulus generator dan DUT tadi. Testbench digunakan
untuk menguji desain (DUT) dengan cara memberi sinyal stimulus
masukan dan memverifikasi keluaran desain. Gambar di bawah
mengilustrasikan hierarki modul testbench dan DUT.

6.1 PROSEDUR PERCOBAAN

1. Buatlah directory baru dengan nama Percobaan1F. Copykan file
Percobaan1Bvhdl.vhd dari percobaan 1B ke direktori yang Anda buat.
2. Pilih folder sebagai direktori kerja dengan cara File  Change
Directory ke direktori yang baru anda buat.
3. Buatlah library baru dengan cara memilih File -> New -> Library
dengan setting seperti pada percobaan 5.A.3.

7 MENGAKHIRI PERCOBAAN
Prosedur untuk mengakhiri percobaan:
1. Upload hasil pekerjaan anda ke http://ecourse.del.ac.id
2. Sebelum keluar dari ruang praktikum, rapikan meja praktikum.
Rapikan kabel dan matikan laptop dan power supply DC. Cabut daya
dari jala-jala ke kit FPGA dan letakkan kembali pada tempat semula.

GFP-SISDIG-2024/2025 Halaman 23 dari 23