AMD K10

Informations générales
Production	De 2007 à 2012
Fabricant	AMD
Fréquence	1,7 GHz à 3,7 GHz
Fréquence du FSB	1 000 MHz à 2 000 MHz
Niveau 1	128 ko par coeur
Niveau 2	512 ko par coeur
Finesse de gravure	32 nm à 65 nm
Cœur	1 - 8
Socket(s)	Socket AM2; Socket AM2+; Socket AM3; Socket F; Socket ASB2; Socket C32; Socket G34; Socket FM1; Socket FS1;
Architecture	AMD64 (x86-64)
Marques	Sempron; Sempron X2; Athlon X2; Athlon II; Opteron; Phenom; Phenom II; Turion II; AMD APU;

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La microarchitecture K10, la neuvième d'AMD, succède à la microarchitecture K8.

Elle est introduite sur le Phenom. Par rapport à K8, les flottants sont désormais traités sur 128 bits, et la bande passante interne augmente.

Nomenclature

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Avec cette nouvelle gamme, AMD change son ancienne nomenclature basée sur le P-Rating (par exemple X2 5000+) pour une nouvelle numérotation en deux lettres plus quatre chiffres :

1^re lettre : gamme
2^e lettre : dissipation (TDP)
1^er chiffre : famille/architecture :
- 7 = Phenom 4 cœurs
- 6 = Phenom bi cœurs
- 2 = Athlon X2
- 1 = Athlon mono cœur et Sempron
2^e chiffre et 3^e chiffre : puissance en fréquence
4^e chiffre : fonctionnalités éventuelles

Historique

Avant qu'AMD publie officiellement ce nom de K10 par les voix de Giuseppe Amato et de Philip G. Eisler (respectivement directeur technique des Ventes et du marketing pour l’Europe et vice-Président de la division chipset d'AMD) en février 2007^[1], la presse spécialisée attribuait logiquement le nom K8L à la nouvelle architecture. The Inquirer pensait alors que le "L" se rapportait au chiffre romain signifiant 50, il s'agirait alors du K8.50, soit une version à mi-chemin entre l'architecture K8 et K10. Il apparaît dans l'interview des responsables AMD que le K8L était une dénomination pour des processeurs d'architecture K8 pour PC portable en 65 nm.

Technologies et caractéristiques

Gravure

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Les premiers microprocesseurs de la génération K10 seront exclusivement gravés grâce à la technologie de gravure en 65 nm d'AMD en partenariat avec IBM^[2] qui utilise des wafers SOI (Silicium sur isolant) 300 mm UNIBOND du fabricant français Soitec, qui entretient un partenariat privilégié avec AMD^[3]. Le partenariat avec IBM permet également à AMD d'utiliser la technologie SiGe d'IBM (ajout de germanium en plus de silicium en vue de rendre les transistors plus performants). Ces microprocesseurs seront sûrement fabriqués dans l'usine Fab 36 d'AMD à Dresde en Allemagne qui fabrique déjà les « Athlon 64 » en 65 nm^[4]. L'usine pourra produire normalement aux alentours de 100 millions de processeurs par an dès 2008 (pour 20 000 wafers)^[5] ce qui coïncide avec l'arrivée de l'architecture K10. AMD utilise pour sa gravure en 65 nm ses technologies^[6] Continuous Transistor Improvement (CTI) ou amélioration continue de transistor et Shared Transistor Technology (STT) ou partage technologique des transistors ainsi que la technologie Dual Stress Liner (DSL).

Il existera peut-être par la suite des processeurs K10 gravés en 45 voire en 32 nm (Deneb FX, Deneb, Propus, Regor et Sargas), puisqu'AMD compte produire des processeurs grâce à la technologie de lithographie en immersion dès 2008^[7].

Mémoire

Les processeurs de la famille K10 tout comme leurs prédécesseurs K8 posséderont leur contrôleur mémoire intégré^[8] contrairement aux processeurs Intel qui laissent cette charge au chipset. Cette caractéristique a été en partie responsable du succès des Athlon 64 en réduisant considérablement les latences pour l'accès à la mémoire RAM lorsque la norme était la DDR SDRAM première du nom. En effet avec ce type de barrettes, les latences de la RAM étaient de 2-2-2-5 pour les meilleures DDR400. Mais lors de l'introduction de la DDR2, l'atout de l'Athlon 64 s'est atténué car les latences ont explosé et l'augmentation de fréquence n'a pu que compenser cette chute de performance. Ainsi les Athlon 64 sur socket AM2 sont juste aussi performants que les Athlon 64 sur socket 939^[9]. Les latences mémoires ayant sérieusement diminué, la DDR2 ne pose plus de problème. Les K10 seront faits pour supporter de la DDR2 1066 MHz en standard. Les serveurs exploiteront la DDR2 800 dans un premier temps.

Les prochaines révisions de cœur de la famille K10 (Deneb FX, Deneb, Propus, Regor et Sargas) prévues pour l'année 2008 voire 2009 seront elles, tournées vers la mémoire DDR3 et le 45 nm qui n'est pas encore sur le marché^[10]. Ils seront équipés de 4 ou 6 Mio de cache L3.

Sockets

AMD a fait le choix d'une certaine continuité lors de ce passage au K10. Il n'y aura donc pas comme lors du passage de l'architecture K7 à K8 un changement radical de socket (alors socket A vers socket 754 puis 939 et AM2). AMD a donc nommé le socket de son nouveau processeur AM2+ pour marquer la proximité avec le socket AM2. Le socket AM2+ accueillera donc tous les processeurs K10, à l'exception des processeurs à socket 1207 incompatibles. Il s'agit d'un socket à 940 broches. Les différences entre le socket AM2 utilisé actuellement pour les K8 et le socket AM2+ sont la gestion de l'HyperTransport 3.0 par ce dernier et la gestion avancée de l'énergie puisque chaque cœur disposera d'une tension propre. Sur socket AM2, les processeurs pourront tout de même varier leur fréquences indépendamment mais pas leur tension. Il y a rétro compatibilité et on pourra profiter de l'architecture K10 sur une carte mère AM2.

Les chipsets pour AM2+ déjà annoncés sont le Nvidia nForce 7 nom de code MCP72^[11], le VIA KT960 et KM960^[12] mais aussi les chipsets d'ATI (maintenant propriété d'AMD) RD790+, RD780, RS780, RX780, RS740 et RX740^[13].

Les K10 à socket AM3 auront probablement deux contrôleurs mémoire, un DDR2 et un DDR3 ainsi ils fonctionneront parfaitement avec une carte mère AM2+. Cependant cette information est à mettre entre pincettes, AMD pourrait très bien changer d'avis car le coût en transistors de deux contrôleurs mémoire pourrait être élevé.

Un K10 AM2+ ne sera pas compatible AM3.

Spécifications

Les caractéristiques complètes des K10 sont celles du premier cœur K10, à savoir le Barcelona. Les versions pour PC de bureau seront sans doute différentes puisque le Barcelona est fait pour le marché serveur aux demandes particulières.

Généralités.
- Deux contrôleurs mémoire DDR2 intégrés (le contrôleur mémoire 128 bits des K8 est séparé en deux contrôleurs 64 bits pour le K10. Passage prévu à un contrôleur mémoire DDR3).
- Fréquence de fonctionnement entre 1900 et 2 600 MHz (les versions desktop devraient atteindre les 2 800 MHz).
- Pipeline à 16 étages^[14].
- Gestion de l'HyperTransport 3.0 pour des bus au-delà de 3 GT/s (sur socket AM2+, sur socket AM2 la fonction ne sera pas exploitée).
- cache.
  - 64 Kio de cache L1 données par cœur (taille identique à celle des K8)
  - 64 Kio de cache L1 instructions par cœur (taille identique à celle des K8)
  - 512 Kio de cache L2 par cœur (taille identique aux derniers K8. Chez Intel, les Kentsfield offrent 2 × 4 Mio de cache L2 et le futur Penryn jusqu'à 2×6 Mio).
  - 2 Mio de cache L3 partagé.
  - Extension possible jusqu'à 8 Mio, 4 à 6 Mio avec le passage au 45 nm : cœur Shanghai.
La puce.
- 1^er quadri-cœur dit « natif » produit en masse (il ne s'agit pas de la juxtaposition de deux circuits bi-cœur comme pour les Core 2 quad Intel.
- Composé de 11 couches de gravure (contre 9 pour les K8 et 8 pour les Core 2 Duo. Cela rend le procédé de fabrication un peu plus complexe mais ne change rien pour l'utilisateur. Intel utilisait aussi ce type de procédé avec autant de couches il y a quelques années).
- 463 millions de transistors (face au 582 millions du Kentsfield mais gravé sur deux dies. Ceci s'explique par le fait que le Kentsfield embarque 8,25 Mio de cache alors que le Barcelona se limite à 5,5 Mio).
- 60 millions de transistors non-caches (soit 30 %) en plus par rapport au K8^[15].
améliorations du pipeline et nouvelles Instructions.
- Le SSE 128,
  - Gestion d'instruction d'une longueur de 128 bits (contre 64 bits pour le K8).
  - Gestion parallèle de 32 octets par cycle (soit le double d'avec le K8. Amélioration qui pourrait favoriser d'autres types d'opérations, par exemple sur les entiers).
  - Deux chargements d'instructions par cycle depuis le cache L1 (Nombre stable par rapport au K8 mais donc deux fois plus de données chargées par cycle du fait du passage d'instructions 2 × 64 à 2 × 128 bits).
  - Interface élargie entre le cache L2 et le contrôleur mémoire à 128 bits (Pour la cohérence de l'architecture, c'est-à-dire éviter un goulot d'étranglement).
- Introduction des instructions SSE4A^[16].
- Extensions des instructions SSE : EXTRQ/INSERTQ et MOVNTSD/MOVNTSS.
- Apparition des instructions LZCNT et POPCNT utilisées en cryptographie.
- Diminution de la latence sur les divisions d'entiers (ALU) (les conséquences pratiques devraient être minimes)
- 4 FPU (Floating Point Unit, unités de calcul en virgule flottante) (au lieu de 2 pour le K8. AMD parle d'une amélioration théorique de +300 % des performances face au bi-cœur K8 (deux fois plus de cœurs avec deux fois plus de FPU, donc performances quadruplées), mais finalement en pratique l'amélioration serait de l'ordre de 50 % face à la concurrence).
- Fastpath.
  - Les microinstructions CALL and RET-Imm sont maintenant des instructions qui utilisent Fastpath (elles ne sont plus microcodées)^[17].
  - Les déplacements entre registres des entiers et registres SSE des instructions MOVs utilisent aussi le Fastpath.
Sous-système mémoire, cache et prefetch.
- Diminution de la latence au niveau du cache.
- Meilleure gestion de données Out-Of-Order^[18].
- Prédiction de branchement :
  - Apparition d'un prédicteur de branchement indirect : 512-entry indirect predictor (Intel avait ajouté ce type de prédicteur sur ses PIV Prescott qui pâtissaient de leur long pipeline et toute erreur de branchement représentait une perte de temps considérable).
  - L'espace consacré à la « pile de retour » (return stack) est multiplié par deux^[19].
  - La prédiction directe est aussi améliorée par l'augmentation des données "historiques" (Possibilité offerte par la taille gagnée avec le passage au 65 nm alors que l'architecture K8 se contentait au départ du 130 nm).
  - Sideband Stack Optimizer équivalent au Dedicated Stack Manager d'Intel^[20].
- TLB (Translation Lookaside Buffer)^[21]
  - Extension.
  - Adressage physique 48 bits permettant la gestion de mémoire jusqu'à 256 Tio
- Prefetch :
  - 2 prefetch par cœur, un pour les données et un pour les instructions (AMD conserve le nombre de prefetch du K8. Les C2D d'Intel en possèdent trois par cœur).
  - Le prefetch charge dans le cache L1 (Le prefetch chargeait dans le cache L2 chez les K8).
  - Apparition d'un prefetch de RAM utilisant son propre cache^[22].
Virtualisation.
- Virtualisation de la mémoire Nested Paging^[23]
Alimentation.
- La tension du northbridge est maintenant indépendante et s'échelonne de 0,8 V à 1,4 V.
- Apparition du DICE ou Dynamic Independent Core Engagement ou gestion matérielle du PowerNow! permettant la gestion indépendante de la fréquence de chaque cœur.
- TDP compris entre 95 et 120 W (TDP entre 45 et 89 W pour les Phenom, TDP inconnu pour les Phenom FX)
Registres
- ajouts de 8 registres supplémentaire pour le 64 bits.

Performances

Lors d'une démonstration le 30 novembre 2006^[24]^,^[25], AMD annonce et montre à la presse que le Barcelona sera globalement 40 % plus performant qu'un Xeon 5355 (quad-core à 2,66 GHz).

Dernièrement AMD affirme que son processeur devrait devancer les performances des Xeon quadri-cœurs de 50 % sur les calculs en virgule flottante et de 20 % sur des calculs liés à des nombres entiers^[26]. Cette assertion ne peut pas encore être vérifiée, car cette comparaison n'est valide que pour des fréquences identiques, entre le processeur d’architecture K10 d’AMD et le Xeon d’Intel, et qu'il ne s'agit là que de tests théoriques.

Début mai 2007, AMD a fait une nouvelle démonstration plutôt impressionnante de ses futurs K10^[27]. C'est au CTO Technology Summit à Monterey, en Californie qu'AMD a dévoilé une machine disposant de deux processeurs K10 quadri-cœurs. La machine de huit cœurs a été capable d'encoder à la volée, c'est-à-dire en temps réel, une vidéo 720p (1280 × 720) et une 1024p.

Famille de processeurs

Toute la gamme d'AMD passera dans peu de temps à l'architecture K10. On retrouvera des dénominations connues et des nouveaux noms. L'Opteron pour serveur bi et quadri processeur connu sous le nom de code Barcelona sera le premier K10 à devoir faire ses preuves, un deuxième cœur Budapest viendra renforcer la gamme Opteron sur le marché des serveurs uni-processeurs. Le grand public aura le choix entre le Phenom X4 (Agena), et le Phenom X2 (Kuma). La dénomination Athlon 64 disparaissant (pour le haut de gamme), toute confusion entre les K8 et les K10 disparaît. On trouvera également des versions FX et Low power. Les Athlon x2 64 (Rana) constitueront l'offre bi-cœur d'entrée de gamme, les Sempron (Spica) seront les seuls mono-cœur K10, et les Turion (Griffin) seront réservés aux plates-formes portables.

65 nm

Serveur

Grand public

Article détaillé : Phenom.

La nouvelle gamme desktop d'AMD se décompose donc en "Phenom FX" pour le très haut de gamme (qui sera sûrement un simple renommage d'Opteron), "Phenom X4" pour le haut de gamme et "Phenom X3" pour la moyenne gamme, "Athlon X2" et "Sempron" pour l'entrée de gamme AMD.
Les fréquences s'échelonnent entre 1 900 MHz et 2 800 MHz et le TDP entre 45 W et 89 W.
Le nombre de cœurs varie de 1 pour le "Sempron" à 4 pour le "Phenom FX" et le "Phenom X4" en passant par 3 pour le "Phenom X3" et 2 pour l' "Athlon X2".

Modèle	Nom de code	Cœurs	Fréquence	Cache			Révision	TDP	HyperTransport	Socket
Modèle	Nom de code	Cœurs	Fréquence	L1	L2	L3	Révision	TDP	HyperTransport	Socket
Phenom
9000	Agena	4	1,8 à 2,6 GHz	4 × 128 kio	4 × 512 Kio	2 Mio	B2 - B3	65 à 140 W	1,8 à 2 GHz	AM2+
8000	Toliman	3	1,9 à 2,5 GHz	3 × 128 kio	3 × 512 Kio	2 Mio	B2 - B3	65 à 95 W	1,8 GHz	AM2+
Athlon X2
7000	Agena	2	2,5 à 2,8 GHz	2 × 128 kio	2 × 512 Kio	2 Mio	B3	95 W	1,8 GHz	AM2+

Mobile

Pas de processeur K10 65 nm pour ordinateurs portables.

45 nm

Serveur

Article détaillé : Opteron.

Modèle	Nom de code	Cœurs	Fréquence	Cache			Révision	TDP	HyperTransport	Socket
Modèle	Nom de code	Cœurs	Fréquence	L1	L2	L3	Révision	TDP	HyperTransport	Socket
Opteron
8400	Istanbul	6	2,1 à 2,8 GHz	6 × 128 kio	6 × 512 kio	6 Mio	D0	55 à 115 W	2,4 GHz	F
8300	Shanghai	4	2,2 à 3,1 GHz	4 × 128 kio	4 × 512 kio	6 Mio	C2	68 à 137 W	1 à 2,2 GHz	F
2400	Istanbul	6	2,0 à 2,8 GHz	6 × 128 kio	6 × 512 kio	6 Mio	D0	115 W	2,4 GHz	F
2300	Shanghai	4	2,3 à 3,1 GHz	4 × 128 kio	4 × 512 kio	6 Mio	C2	60 à 137 W	1 à 2 GHz	F
6100	Magny-Cours	12	1,7 à 2,3 GHz	12 × 128 kio	12 × 512 kio	2 × 6 Mio		65 à 115 W	3,2 GHz	G34
6100	Magny-Cours	8	1,8 à 2,4 GHz	8 × 128 kio	8 × 512 kio	2 × 6 Mio		65 à 137 W	3,2 GHz	G34
	Sao Paolo	6		6 × 128 kio	6 × 512 kio	6 Mio				G34

Grand public

Articles détaillés : Phenom II, Athlon II et Sempron.

Modèle	Nom de code	Cœurs	Fréquence	Cache			Révision	TDP	HyperTransport	Socket
Modèle	Nom de code	Cœurs	Fréquence	L1	L2	L3	Révision	TDP	HyperTransport	Socket
Phenom II
X6 1xxxT	Thuban	6	2,6 à 3,3 GHz	6 × 128 kio	6 × 512 kio	6 Mio	E0	95 & 125W	2,2 GHz	AM3
X4 960T	Zosma	4	3 GHz	4 × 128 kio	4 × 512 kio	6 Mio	E0	95W	2,2 GHz	AM3
X4 9xx	Deneb	4	2,4 à 3,7 GHz	4 × 128 kio	4 × 512 kio	6 Mio	C2 & C3	65 à 140W	2 GHz	AM3
X4 8xx	Deneb	4	2,5 à 3,3 GHz	4 × 128 kio	4 × 512 kio	4 Mio	C2 & C3	95W	2 GHz	AM3
X3 7xx	Heka	3	2,4 à 3,0 GHz	3 × 128 kio	3 × 512 kio	6 Mio	C2	75 & 95W	2 GHz	AM3
X2 5xx	Callisto	2	2,8 à 3,5 GHz	2 × 128 kio	2 × 512 kio	6 Mio	C2 & C3	80W	2 & 2,2 GHz	AM3
Athlon II
X4 6xx	Propus	4	2,2 à 3,1 GHz	4 × 128 kio	4 × 512 kio	N.A.	C2 & C3	45 & 95W	2 GHz	AM3
X3 4xx	Rana	3	2,2 à 3,4 GHz	3 × 128 kio	3 × 512 kio	N.A.	C2 & C3	45 & 95W	2 GHz	AM3
X2 2xx	Regor	2	1,6 à 3,4 GHz	2 × 128 kio	2 × 1 Mio & 2 x 512 Kio	N.A.	C2 & C3	25 à 65W	1,6 1,8 & 2 GHz	AM3
Sempron
1xx	Sargas	1	2,7 à 2,9 GHz	128 kio	1 Mio	N.A.	C2 & C3	45W	2 GHz	AM3

Mobile

Avec le Turion Griffin, AMD proposera un K10 très allégé qui ne disposera que des améliorations énergétiques du DICE. Avec son Griffin, AMD proposera également une plateforme : Puma. Elle utilisera un cœur graphique supportant le DirectX 10 et un UVD (en) (Universal Video Decoder).

Modèle	Nom de code	Cœurs	Fréquence	Cache			Révision	TDP	HyperTransport	Socket
Modèle	Nom de code	Cœurs	Fréquence	L1	L2	L3	Révision	TDP	HyperTransport	Socket
Turion II ?
		2	2,4 à 2,6 GHz	2 × 128 kio	2 × 1 Mo	-				^[28]
		2	2,0 à 2,3 GHz	2 × 128 kio	2 × 512 kio	-
		1	2,0 GHz	128 kio	512 kio	-

32 nm

Dont Llano comportant un CPU à deux à quatre cœurs et un processeur graphique.

Notes et références

↑ interview de Giuseppe Amato et de Philip G. Eisler par syndrome-oc
↑ AMD and IBM to Jointly Develop Advanced Chip Technologies, sur amd.com
↑ « Faisant suite à une commande pour un montant minimal de 150 millions de dollars sur l’année calendaire 2006, AMD s’est engagé sur une valeur minimale de 350 millions de dollars pour une période de 15 mois qui débutera en janvier 2007. Cette commande s’inscrit dans le cadre du contrat pluriannuel de fourniture de « plaques SOI » 300 mm UNIBOND utilisant la technologie Smart Cut, propriété exclusive de Soitec. Les plaques seront livrées à AMD et à son partenaire fondeur. »Premier semestre 2006-2007 : Soitec annonce une forte amélioration de ses résultats, une visibilité accrue et des perspectives favorables, sur soitec.com
↑ « Ces processeurs [Athlon 64 EE] 65 nm sont tous produits dans l'usine Fab 36 d'AMD, toujours selon le procédé SOI. » AMD lance ses Athlon 64 X2 Energy Efficient en 65 nm
↑ Fab 36 devrait tourner à plein régime vers 2008, ce qui portera la production annuelle de processeurs AMD à 100 millions d’unités. AMD : Fab 36 est sortie de terre
↑ AMD favorise l’avènement de l’informatique nouvelle génération avec le passage à la technologie de production en 65 nm
↑ AMD et IBM utiliseront la lithographie en immersion pour passer le cap des 65nm
↑ « Le contrôleur mémoire intégré, AMD K8 - Partie 3 : Etude de l'Architecture », sur x86-secret
↑ Athlon 64 & Sempron socket AM2, conclusion
↑ « AM3, 45nm et DDR3 chez AMD en 2008 »^{(Archive.org • Wikiwix • Archive.is • Google • Que faire ?)}
↑ « Nvidia MCP72: PCI-E 2.0 & HT 3.0 », sur hardware.fr
↑ Chipsets VIA KT/KM960 pour AM2+
↑ Tous les futurs chipsets 7xx d'AMD
↑ « Interview AMD, plein de nouvelles infos sur Barcelona », sur pcinpact
↑ C'est dans ces 60 millions de transistors que l'on doit trouver des améliorations et de nouvelles fonctions.
↑ clones du SSE4 introduit par Intel dans ses Conroe Extending the World’s Most Popular Processor Architecture (papier officiel d'Intel).
↑ « Les instructions qui se décodent en plus de deux µOPs, dites complexes, sont décodées par la ROM interne, ce qui nécessite davantage de temps. On dit alors que ces instructions sont microcodées. » « AMD K8 - Architecture », sur x86-secret.com
↑ en français « dans le désordre », ce qui réduit le temps d'attente des instructions.
↑ Ce qui permet de plus facilement revenir sur les erreurs de prédiction. « La pile est une zone mémoire destinée à stocker les paramètres lors de l'appel de sous-parties d'un programme. » « Etude détaillée du Pentium-M - Un traitement des instructions plus efficace »^{(Archive.org • Wikiwix • Archive.is • Google • Que faire ?)}, sur x86-secret.com
↑ « Les opérations nécessaires à la gestion de la pile ne sont plus ici traitées par les unités génériques de traitement des instructions, mais par une unité exclusivement affectée à cette tâche, et qui porte justement le nom de Dedicated Stack Manager. Cette unité permet, toujours selon Intel, de réduire de 5 % le nombre de micro-opérations traitées par le pipeline. » « Étude détaillée du Pentium-M - Un traitement des instructions plus efficace », sur x86-secret.com (consulté le 6 octobre 2024)
↑ « Cache des processeurs gérant une mémoire virtuelle contenant la correspondance entre les adresses logiques de la mémoire utilisée et les adresses physiques correspondantes. » Dictionnaire francophone des acronymes, sigles et abréviations informatiques. Cette augmentation du TLB ne devrait profiter qu'au domaine serveur.
↑ Les améliorations de performance grâce à une réduction de latence entre RAM et cache L2 ou L3 pourraient être importantes, d'après Anandtech : « it really helps the entire chip improve performance and can do a good job of spotting trends that would positively impact all cores »
↑ « L’OS hôte aura ainsi l’illusion que c’est lui qui gère la mémoire. Selon AMD, Nested Paging réduira le temps de compilation des informations de 43 %. Intel devrait proposer une technologie équivalente au second semestre sous le nom de "Extended Paging" » Intel et AMD virtualisent la mémoire et les entrées/sorties
↑ article de pcinpact relatant la démonstration
↑ page officielle d'AMD (attention RTC, site très lourd) « Copie archivée » (version du 28 avril 2007 sur Internet Archive)
↑ AMD : Opteron 3 GHz et performances du Barcelona., sur clubic.com, 23 avril 2007 (consulté le 6 août 2016).
↑ AMD fait la démonstration de ses Phenom, et par deux !, sur pcinpact.com
↑ AMD lance Tigris, les Turion II passent au K10

Voir aussi

Articles connexes

Liens externes

(en) « Barcelona: AMD’s Next Generation »^{(Archive.org • Wikiwix • Archive.is • Google • Que faire ?)}
(en-US) « Barcelona Architecture: AMD on the Counterattack », sur Anandtech
(en-US) « CeBIT 2007: Storage & Servers - AMD », sur Anandtech
les 21 déclinaisons desktop du K10

Portail de l’informatique

[1] terview de Giuseppe Amato et de Philip G. Eisler par syndrome-oc

[2] AMD and IBM to Jointly Develop Advanced Chip Technologies, sur amd.com

[3] « Faisant suite à une commande pour un montant minimal de 150 millions de dollars sur l’année calendaire 2006, AMD s’est engagé sur une valeur minimale de 350 millions de dollars pour une période de 15 mois qui débutera en janvier 2007. Cette commande s’inscrit dans le cadre du contrat pluriannuel de fourniture de « plaques SOI » 300 mm UNIBOND utilisant la technologie Smart Cut, propriété exclusive de Soitec. Les plaques seront livrées à AMD et à son partenaire fondeur. »Premier semestre 2006-2007 : Soitec annonce une forte amélioration de ses résultats, une visibilité accrue et des perspectives favorables, sur soitec.com

[4] « Ces processeurs [Athlon 64 EE] 65 nm sont tous produits dans l'usine Fab 36 d'AMD, toujours selon le procédé SOI. » AMD lance ses Athlon 64 X2 Energy Efficient en 65 nm

[5] Fab 36 devrait tourner à plein régime vers 2008, ce qui portera la production annuelle de processeurs AMD à 100 millions d’unités. AMD : Fab 36 est sortie de terre

[6] AMD favorise l’avènement de l’informatique nouvelle génération avec le passage à la technologie de production en 65 nm

[7] AMD et IBM utiliseront la lithographie en immersion pour passer le cap des 65nm

[8] « Le contrôleur mémoire intégré, AMD K8 - Partie 3 : Etude de l'Architecture », sur x86-secret

[9] Athlon 64 & Sempron socket AM2, conclusion

[10] « AM3, 45nm et DDR3 chez AMD en 2008 »^{(Archive.org • Wikiwix • Archive.is • Google • Que faire ?)}

[11] « Nvidia MCP72: PCI-E 2.0 & HT 3.0 », sur hardware.fr

[12] Chipsets VIA KT/KM960 pour AM2+

[13] Tous les futurs chipsets 7xx d'AMD

[14] « Interview AMD, plein de nouvelles infos sur Barcelona », sur pcinpact

[15] C'est dans ces 60 millions de transistors que l'on doit trouver des améliorations et de nouvelles fonctions.

[16] s du SSE4 introduit par Intel dans ses Conroe Extending the World’s Most Popular Processor Architecture (papier officiel d'Intel).

[17] « Les instructions qui se décodent en plus de deux µOPs, dites complexes, sont décodées par la ROM interne, ce qui nécessite davantage de temps. On dit alors que ces instructions sont microcodées. » « AMD K8 - Architecture », sur x86-secret.com

[18] rançais « dans le désordre », ce qui réduit le temps d'attente des instructions.

[19] Ce qui permet de plus facilement revenir sur les erreurs de prédiction. « La pile est une zone mémoire destinée à stocker les paramètres lors de l'appel de sous-parties d'un programme. » « Etude détaillée du Pentium-M - Un traitement des instructions plus efficace »^{(Archive.org • Wikiwix • Archive.is • Google • Que faire ?)}, sur x86-secret.com

[20] « Les opérations nécessaires à la gestion de la pile ne sont plus ici traitées par les unités génériques de traitement des instructions, mais par une unité exclusivement affectée à cette tâche, et qui porte justement le nom de Dedicated Stack Manager. Cette unité permet, toujours selon Intel, de réduire de 5 % le nombre de micro-opérations traitées par le pipeline. » « Étude détaillée du Pentium-M - Un traitement des instructions plus efficace », sur x86-secret.com (consulté le 6 octobre 2024)

[21] « Cache des processeurs gérant une mémoire virtuelle contenant la correspondance entre les adresses logiques de la mémoire utilisée et les adresses physiques correspondantes. » Dictionnaire francophone des acronymes, sigles et abréviations informatiques. Cette augmentation du TLB ne devrait profiter qu'au domaine serveur.

[22] Les améliorations de performance grâce à une réduction de latence entre RAM et cache L2 ou L3 pourraient être importantes, d'après Anandtech : « it really helps the entire chip improve performance and can do a good job of spotting trends that would positively impact all cores »

[23] « L’OS hôte aura ainsi l’illusion que c’est lui qui gère la mémoire. Selon AMD, Nested Paging réduira le temps de compilation des informations de 43 %. Intel devrait proposer une technologie équivalente au second semestre sous le nom de "Extended Paging" » Intel et AMD virtualisent la mémoire et les entrées/sorties

[24] rticle de pcinpact relatant la démonstration

[25] ↑ page officielle d'AMD (attention RTC, site très lourd) « Copie archivée » (version du 28 avril 2007 sur Internet Archive)

[26] AMD : Opteron 3 GHz et performances du Barcelona., sur clubic.com, 23 avril 2007 (consulté le 6 août 2016).

[27] AMD fait la démonstration de ses Phenom, et par deux !, sur pcinpact.com

[28] AMD lance Tigris, les Turion II passent au K10

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