Exercices D'électronique Numérique Avec Réponses

DE09 ÉLECTRONIQUE NUMÉRIQUE
QUESTIONS ET RÉPONSES TYPIQUES

PARTIE - I
QUESTIONS DE TYPE OBJECTIF
Chaque question rapporte 2 points.
Choisissez la bonne ou la meilleure alternative parmi les éléments suivants :
Q.1 La sortie de la porte NAND sera faible si les deux entrées sont
(A) 00 (B) 01
(C) 10 (D) 11
Réponse : D
La sortie de la porte NAND sera faible si les deux entrées sont 11 (la table de vérité de la
porte NAND est présentée dans le tableau 1.1)
X(Entrée) Y (Entrée) F (Sortie)
0 0 1
0 1 1
1 0 1
1 1 0
Tableau 1.1 Table de vérité pour la porte NAND
Q.2 Quel est l'équivalent binaire du nombre décimal 368

(A) 101110000 (B) 110110000
(C) 111010000 (D) 111100000
Réponse : A
L'équivalent binaire du nombre décimal 368 est 101110000.
(La conversion du nombre décimal en nombre binaire est donnée dans le tableau
1.2)
2 368
2 184 --- 0
2 92 --- 0
2 46 --- 0
2 23 --- 0
2 11 --- 1
2 5 --- 1
2 2 --- 1
2 1 --- 0
0 --- 1
Tableau 1.2 Conversion d'un nombre décimal en nombre binaire
1
Q.3 L'équivalent décimal du numéro hexadécimal 1A53 est

(A) 6793 (B) 6739
(C) 6973 (D) 6379
Réponse : B
L'équivalent décimal du nombre hexadécimal 1A53 est 6739.
(La conversion du nombre hexadécimal en nombre décimal est indiquée ci-dessous)
1 Un 5 3 Hexadécimal
16³ 16² 16¹ 16° Poids
(1A53) 16 = (1X16³) + (10 X 16²) + (5 X 16¹) + (3 X 16º)

= 4096 + 2560 + 80 +3
= 6739
Q.4 (734)8 = ( )16

(A) C1D (B) DD 1
(C) 1 CD (D) 1 cc
Réponse : D
(734) 8 = (1 cc) 16
0001 │ 1101 │ 1100
1 cc
Q.5 La simplification de l'expression booléenne ( ABC ) + ( ABC ) est

(A) 0 (B) 1
( CA (D) Colombie- Britannique
LIFO
Réponse : B
L' expression booléenne est ( ABC ) + ( A B C ) équivaut à 1
( ABC ) + ( ABC ) = A + B + C + A + B + C = A + B + C + A + B + C
= (A+ A )(B+ B )(C+ C ) = 1X1X1 = 1
Q.6 Le nombre de lignes de commande pour un multiplexeur de 8 à 1 est

(A) 2 (B) 3
(C) 4 (D) 5
Réponse : B
Le nombre de lignes de contrôle pour un multiplexeur 8 à 1 est de 3
(Les signaux de commande sont utilisés pour diriger l'une des 8 entrées vers la sortie)
Q.7 Combien de bascules sont nécessaires pour le compteur mod-16 ?

(A) 5 (B) 6
(C) 3 (D) 4
Réponse : D
Le nombre de bascules requis pour le compteur Mod-16 est de 4.
2
(Pour Mod-m Counter, nous avons besoin de N bascules où N est choisi comme étant le
plus petit nombre pour lequel 2N est supérieur ou égal à m. Dans ce cas 24 supérieur ou
égal à 1)
Q.8 Le contenu de l'EPROM peut être effacé en l'exposant à

(A) Rayons ultraviolets. (B) Rayons infrarouges.
(C) Explosion de micro-ondes. (D) Rayonnements thermiques intenses.
Réponse : A
Le contenu de l'EPROM peut être effacé en l'exposant aux rayons ultraviolets
(La lumière ultraviolette passe à travers une fenêtre du boîtier IC jusqu'à la puce
EPROM où elle libère les charges stockées. Ainsi, le contenu stocké est effacé).
Q.9 Le nombre hexadécimal 'A0' a la valeur décimale équivalente à

(A) 80 (B) 256
(C) 100 (D) 160
Réponse : D
Le nombre hexadécimal 'A0' a la valeur décimale équivalente à 160
(Un 0
16 1 16 0 = 10X16 1 + 0X16 0 = 160)
Q.10 Le code Gray pour le nombre décimal 6 est équivalent à

(A) 1 100 (B) 1001
(D) 0101 (D) 0110
Réponse : C
Le code Gray pour le nombre décimal 6 équivaut à 0101
(Le nombre décimal 6 équivaut au nombre binaire 0110)
RA
0 1 1 0
Illi
0 1 0 1
Q.11 L'expression booléenne A . B + A . B + A . B est équivalent à

(A) A+B (B) UNE . B
(C) A + B ( TOUCHE
Réponse : A
L' expression booléenne A . B + A. B + A .B est équivalent à A + B ( A .B + A. B + AB
= B( A + A ) + A. B
= B + UNE. B { Q ( UNE + UNE ) = 1}
= A + B { Q (B + AB ) = B + A}
Q.12 La famille de logique numérique qui présente une dissipation de puissance minimale est
3
(A) Durée de vie (B) RTL

(C) DTL (D) CMOS
Réponse : D
La famille de logique numérique qui présente une dissipation de puissance minimale est la CMOS.
(CMOS étant une famille logique unipolaire, occupe une très petite fraction de la
surface de la puce de silicium)
Q.13 La sortie d'une porte logique est 1 lorsque toutes ses entrées sont à 0 logique. la porte est soit
(A) un NAND ou un EX-OR (B) un OR ou un EX-NOR
(C) un ET ou un EX-OU (D) un NOR ou un EX-NOR
Réponse : D
La sortie d'une porte logique est 1 lorsque toutes les entrées sont à 0 logique. La porte est
soit un NOR, soit un
EX-NOR.
(Les tables de vérité pour les portes NOR et EX-NOR sont présentées dans les
figures 1(a) et 1(b).)
Saisir Saisir
U B Sortie Y UN B Sortie Y
0 0 1 0 0 1
0 1 0 0 1 0
1 0 0 1 0 0
1 1 0 1 1 1
Fig.1 (a) Table de vérité pour la Fig.1 (b) Table de vérité pour la porte
porte
Q.14 Les données NOR être modifiées du code spécial
peuvent EX-NOR
au code temporel en utilisant
(A) Registres à décalage (B) compteurs
(C) Circuits combinatoires (D) Convertisseurs A/D.
Réponse : A
Les données peuvent être modifiées du code spécial au code temporel à l'aide des
registres à décalage. (Un registre dans lequel les données sont décalées vers la gauche ou
la droite lorsque des impulsions d'horloge sont appliquées est appelé registre à
décalage.)
Q.15 Un compteur d'anneaux composé de cinq tongs aura

(A) 5 états (B) 10 États
(C) 32 États (D) États infinis.
Réponse : A
Un compteur d'anneaux composé de cinq tongs aura 5 états.
Q.16 La vitesse de conversion est maximale en

(A) Convertisseur A/N à approximations successives.
(B) Convertisseur A/D parallèle-comparatif.
(C) Convertisseur A/D à contre-rampe.
(D) Convertisseur A/D à double pente.
4
Réponse : B
La vitesse de conversion est maximale dans le convertisseur A/N à comparateur
parallèle (la vitesse de conversion est maximale car les comparaisons de la tension
d'entrée sont effectuées simultanément.)
Q.17 Le complément à 2 du nombre 1101101 est

(A) 0101110 (B) 0111110
(C) 0110010 (D) 0010011
Réponse : D
Le complément à 2 du nombre 1101101 est 0010011.
(le complément à 1 du nombre 1101101 est 0010010
le complément à 2 du nombre 1101101est 0010010 + 1 =0010011)
Q.18 La correction à appliquer en additionneur décimal à la somme générée est

(A) 00101 (B) 00110
(C) 01101 (D) 01010
Réponse : B
La correction à appliquer en additionneur décimal à la somme générée est 00110.
Lorsque la somme de quatre bits est supérieure à 9, la somme n'est pas valide. Dans de tels
cas, ajoutez +6 (c'est-à-dire 0110) à la somme de quatre bits pour ignorer les six états
invalides. Si une retenue est générée lors de l'ajout de 6, ajoutez la retenue au groupe de
quatre bits suivant.
Q.19 Lorsqu'il est simplifié avec l'algèbre booléenne, (x + y)(x + z) se simplifie en

(A) x (B) x + x(y + z)
(C) x(1 + yz) (D) x + yz
Réponse : D
Lorsqu'il est simplifié avec l'algèbre booléenne (x + y)(x + z) se simplifie en x + yz
[(x + y) (x + z)] = xx + xz + xy + yz = x + xz + xy + yz ( Q xx = x)
= x(1+z) + xy + yz = x + xy + yz { Q (1+z) = 1}
= x(1 + y) + yz = x + yz { Q (1+y) = 1}]
Q.20 Les portes requises pour construire une demi-additionneur sont

(A) Porte EX-OR et porte NOR (B) Porte EX-OR et porte OU
(C) Porte EX-OU et porte ET (D) Quatre portes NAND.
Réponse : C
Les portes nécessaires pour construire un demi-additionneur sont la porte EX-OR et la
porte ET
La figure 1 (d) montre le schéma logique du demi-additionneur.
U
N S
B
Fig.1 (d) Schéma logique du demi-

additionneur 5
Q.21 Le code dans lequel tous les nombres successifs diffèrent de leur numéro précédent par un seul bit
est
(A) Code binaire. (B) BCD.
(C) Excédent – 3. (D) Gris.
Réponse : D
Le code dans lequel tous les nombres successifs diffèrent de leur numéro précédent par
un seul bit est le code Gray.
(C'est un code non pondéré. La caractéristique la plus importante de ce code est qu'un
seul changement de bit se produit lors du passage d'un numéro de code au suivant.)
Q.22 Laquelle des propositions suivantes est la logique la plus rapide

(A) Durée de vie (B) ECL
(C) CMOS (D) LSI
Réponse : B
ECL est la famille logique la plus rapide de toutes les familles logiques.
(Des vitesses élevées sont possibles dans ECL car les transistors sont utilisés dans une
configuration d'amplificateur différentiel, dans laquelle ils ne sont jamais saturés et le
temps de stockage est ainsi éliminé.
Q.23 Si l'entrée de la bascule T est un signal de 100 Hz, la sortie finale des trois bascules T en cascade
est
(A) 1 000 Hz (B) 500 Hz
(C) 333 Hz (D) 12,5 Hz.
Réponse : D
Si l'entrée de la bascule en T est un signal de 100 Hz, la sortie finale des trois bascules
en T en cascade est de 12,5 Hz.
{La sortie finale des trois bascules en T en cascade est
Fréq u ency
(T) = 2 N = 1 2 0 3 0 =12,5 Hz}
Q.24 Laquelle des mémoires est une mémoire volatile

(A) ROM (B) RAM
(C) PROM (D) EEPROM
Réponse : B
La RAM est une mémoire volatile
(La mémoire volatile signifie que le contenu de la RAM est effacé dès que l'alimentation
est coupée.)
Q.25 -8 est égal à un nombre binaire signé

(A) 1 000 1 000 (B) 00001000
(C) 1 000 000 (D) 11 000 000
Réponse : A
- 8 est égal au nombre binaire signé 10001000
6
(Pour représenter les nombres négatifs dans le système binaire, le chiffre 0 est utilisé
pour le signe positif et 1 pour le signe négatif. Le MSB est le bit de signe suivi des bits
d'amplitude. c'est à dire,
- 8 = 1000 1000
-
--------------------------------
Magnitude du signe
Q.26 Le premier théorème de DeMorgan montre l'équivalence de

(A) Porte OU et porte OU exclusif.
(B) Porte NOR et porte Bubbled AND.
(C) Porte NOR et porte NAND.
(D) Porte NAND et porte NON
Réponse : B
Le premier théorème de DeMorgan montre l'équivalence de la porte NOR et de la porte Bubbled AND
(Les diagrammes logiques du premier théorème de De Morgan sont illustrés à la figure 1 (a).
U
N O
U
N O
ui B
B
Fig.1 (a) Diagrammes logiques du premier théorème

de De qui
Q.27 La famille logique numérique Morgan
présente le temps de retard de propagation le plus faible est
(A) LMCE (B) Durée de vie
(C) CMOS (D) PMOS
Réponse : A
La famille de logique numérique qui présente le temps de retard de propagation le plus faible
est ECL.
(Le temps de retard de propagation le plus bas est possible dans ECL car les transistors sont
utilisés dans une configuration d'amplificateur différentiel, dans laquelle ils ne sont jamais
saturés et le temps de stockage est ainsi éliminé).
Q.28 Le dispositif qui passe des données série aux données parallèles est
(UN COMPTEUR (B) MULTIPLEXEUR
(C) DÉMULTIPLEXEUR (D) FLIP-FLOP
Réponse : C
Le dispositif qui passe des données série aux données parallèles est le démultiplexeur.
(Un démultiplexeur récupère les données d'une ligne et les dirige vers l'une de ses N
sorties en fonction de l'état des entrées sélectionnées.)
Q.29 Un appareil qui convertit le BCD en sept segments est appelé

(A) Encodeur (B) Décodeur
(C) Multiplexeur (D) Démultiplexeur
7
Réponse : B
Un appareil qui convertit le BCD en sept segments est appelé DECODEUR.
(Un décodeur convertit les mots binaires en caractères alphanumériques.)
Q.30 Dans une bascule JK, bascule signifie

(A) Définissez Q = 1 et Q = 0.
(B) Définissez Q = 0 et Q = 1.
(C) Changez la sortie dans l’état opposé.
(D) Aucun changement dans la production.
Réponse : C
Dans une bascule JK, basculer signifie changer la sortie dans l'état opposé.
Q.31 Le temps d'accès à la ROM utilisant des transistors bipolaires est d'environ
(A) 1 seconde (B) 1 ms
(C) 1 µsec (D) 1 ns.
Réponse : C
Le temps d'accès à la ROM utilisant des transistors bipolaires est d'environ 1 µ sec.
Q.32 Le convertisseur A/N dont le temps de conversion est indépendant du nombre de bits est
(A) Double pente (B) Type de compteur
(C) Conversion parallèle (D) Rapprochement successif.
Réponse : C
Le convertisseur A/N dont le temps de conversion est indépendant du nombre de bits est
une conversion parallèle.
(Ce type utilise un réseau de comparateurs connectés en parallèle et les comparateurs
comparent la tension d'entrée à un rapport particulier de la tension de référence).
Q.33 Lorsque des nombres signés sont utilisés en arithmétique binaire, laquelle des notations suivantes
aurait une représentation unique pour zéro.
(A) Signe-magnitude. (B) Le complément de 1.
(C) Complément de 2. (D) Le complément de 9.
Réponse : A
Q.34 Le circuit logique donné ci-dessous (Fig.1) convertit un code binaire y 1 y 2 y 3 en

(A) Code excès-3. (B) Code gris.

(C) Code BCD. (D) Code de
Hamming.
Réponse : B
Code gris comme X3
X1=Y1, X2=Y1 XOU Y2 , = Y1 XOR Y2 XOR Y3
Pour Y1 Y2 Y3 X X2 X3
0 0 0 0 0 0
0 0 1 0 0 1
0 1 0 0 1 1
0 1 1 0 1 0
Q.35 Le circuit logique montré dans la fig.2 donnée peut être minimisé à
(U X (B)
N)
(C) (D)
Réponse : D
Comme la sortie du circuit logique est Y=(X+Y')'+(X'+(X+Y')')' (X+Y')'=X'Y Utilisation
de DE Morgan Maintenant, c'est l'une des entrées du 2 ème portail.
F=(A+X')'=A'X=[(X'Y)'.X] =[(X+Y')X]=X+XY'=X(Y') =X
Q.36 Dans les circuits intégrés numériques, les transistors Schottky sont préférés aux transistors
normaux en raison de leur
(A) Délai de propagation inférieur. (B) Délai de propagation plus élevé.
(C) Dissipation de puissance inférieure. (D) Dissipation de puissance plus élevée.
Réponse : A
Retard de propagation plus faible, car les transistors shottky réduisent le délai de stockage
en empêchant le transistor de pénétrer profondément dans la saturation.
Q.37 Les fonctions de commutation suivantes doivent être mises en œuvre à l'aide d'un décodeur :
f 1 = ∑ m ( 1, 2, 4, 8, 10, 14 ) f 2 = ∑ m ( 2, 5, 9, 11 ) f 3 = ∑ m ( 2, 4, 5, 6, 7 )
La configuration minimale du décodeur doit être

(A) Ligne 2 – à – 4. (B) Ligne 3 – à – 8.
(C) 4 – à – 16 lignes. (D) 5 – à – 32 lignes.
9
Réponse : C
Décodeur de 4 à 16 lignes car les minterms vont de 1 à 14.
Q.38 Un compteur synchrone à 4 bits utilise des bascules avec des temps de retard de propagation de
15 ns chacune. Le temps maximum possible nécessaire au changement d'état sera de
(A) 15 ns. (B) 30 secondes.
(C) 45 ns. (D) 60 ns.
Réponse : A
15 ns car en compteur synchrone toutes les bascules changent d'état en même temps.
Q.39 Les mots comportant 8 bits doivent être stockés dans la mémoire de l'ordinateur. Le nombre de
lignes nécessaires à l'écriture en mémoire est
(A) 1. (B) 2.
(C) 4. (D) 8.
Réponse : D
Parce que les mots de 8 bits nécessitaient des lignes de données de 8 bits.
Q.40 Dans un convertisseur A/D à approximations successives, une tension de décalage égale à 2 LSB
est ajoutée au
Sortie du convertisseur D/A. Ceci est fait pour

(A) Améliorer la vitesse de fonctionnement.
(B) Réduisez l’erreur de quantification maximale.
(C) Augmentez le nombre de bits en sortie.
(D) Augmentez la plage de tension d'entrée pouvant être convertie.
Réponse : B
Q.41 L'équivalent décimal du nombre binaire 11010 est

(A) 26. (B) 36.
(C) 16. (D) 23.
Réponse : A
11010 = 1 X 2 4 + 1 X 2 3 + 0 X 2 2 + 1 X 2 1 = 26
Q.42 La représentation complémentaire à 1 du nombre décimal de -17 en utilisant une représentation

sur 8 bits est
(A) 1110 1110 (B) 1101 1101
(C) 1 100 1 100 (D) 0001 0001
Réponse : A
(17)10 = (10001)2
En 8 bits = 00010001
Complément de 1 = 11101110
1
0
Q.43 Le code excédentaire 3 du nombre décimal 26 est
(A) 0100 1001 (B) 01011001
(C) 1 000 1 001 (D) 01001101
Réponse : B
(26) 10 en BCD est ( 00100110 ) BCD
Ajoutez 011 à chaque BCD 01011001 pour
l'excédent – 3
Q.44 Combien de portes ET sont nécessaires pour réaliser Y =
CD+EF+G
(A) 4 (B) 5
(C) 3 (D) 2
Réponse : D
Réaliser Y = CD + EF + G
Deux portes ET sont requises (pour CD et
EF).
Q.45
Combien de lignes de sélection un multiplexeur 16 à 1 aura-
t-il
(A) 4 (B) 3
(C) 5 : A
Réponse (D) 1
Dans 16 à 1 MUX, quatre lignes de sélection seront nécessaires pour
sélectionner 16 (2 4 ) entrées.
Q.46
Combien de tongs sont nécessaires pour construire un compteur de dizaines
(A) 10 (B) 3
(C) 4 (D) 2
Réponse : C
Le compteur de dizaines compte 10 états de 0 à 9 (c'est-à-dire de
0000 à 1001). Quatre FlipFlop sont donc nécessaires.
Q.47 Quelle porte logique TTL est utilisée pour l'opération

AND filaire
(A) Sortie collecteur ouvert (B) Mât
totémique
(C) Sortie
Réponse : A à trois états (D) Portes ECL
Sortie collecteur
ouvert.
Q.48 Les circuits CMOS
consomment de l'énergie (B) Moins que
(A) Égal à TTL TTL
(C) Deux fois le TTL (D) Trois fois le
Réponse : B TTL
Comme dans CMOS, un appareil est allumé et un autre est toujours éteint, la
consommation d'énergie est donc faible.
Q.49 Dans une RAM, les informations
peuvent être stockées (A) Par
l'utilisateur, un certain nombre de
fois.
1
1
(B) Par l'utilisateur, une seule fois.

(C) Par le fabricant, à plusieurs reprises.
(D) Par le fabricant une seule fois.
Réponse : A
La RAM est utilisée par l'utilisateur un certain nombre de fois.
Q.50 Le nombre hexadécimal pour ( 95,5 ) 10 est

(A) ( 5F.8 ) 16 (B) ( 9A.B ) 16
(C) ( 2E.F ) 16 (D) ( 5A.4 ) 16
Réponse : A
(95.(5) = (5F.8) 16
Partie entière Partie
16 95 fractionnaire
16 5 15 0,5x16=8,0
0 5
Q.51 L'équivalent octal de ( 247 ) 10 est

(UNE) ( 252 ) 8 (B) ( 350 ) 8
(C) ( 367 ) 8 (D) ( 400 ) 8
Réponse : C
(247)10 = (367)8
8 247
8 30 7
8 3 6
0 3
Q.52 La principale raison pour laquelle les ordinateurs numériques utilisent la soustraction complétée
est qu'elle
(A) Simplifie les circuits.
(B) C'est un processus très simple.
(C) Peut gérer facilement les nombres négatifs.
(D) Évite la soustraction directe.
Réponse : C
En utilisant la méthode du complément, des nombres négatifs peuvent également être
soustraits.
Q.53 Dans un système à logique positive, l'état logique 1 correspond à

(A) tension positive (B) niveau de tension plus élevé
(C) niveau de tension zéro (D) niveau de tension inférieur
1
2
Réponse : B
Nous décidons de deux niveaux de tensions pour une logique numérique positive. Une
tension plus élevée représente le logique 1 et une tension inférieure représente le logique
0.
Q.54 Le circuit intégré multiplexeur à 8 entrées disponible dans le commerce dans la famille TTL est
(A) 7495. (B) 74153.
(C) 74154. (D) 74151.
Réponse : B
Le circuit intégré MUX en TTL est 74153.
Les circuits CMOS Q.55 sont largement utilisés pour les ordinateurs sur puce, principalement en raison
de leur dissipation de puissance extrêmement (A) faible. (B) immunité élevée au
bruit.
(C) grande densité d’emballage. (D) faible coût.
Réponse : C
Parce que les circuits CMOS ont une grande densité de conditionnement.
Q.56 La puce MSI 7474 est

(A) Bascule JK déclenchée par double front (TTL).
(B) Bascule D déclenchée par double front (CMOS).
(C) Bascule D déclenchée par double front (TTL).
(D) Bascule JK déclenchée par double front (CMOS).
Réponse : C
Puce MSI 7474 à double déclenchement D Flip-Flop.
Q.57 Laquelle des mémoires suivantes stocke le plus grand nombre de bits
(A) une mémoire 5M × 8. (B) une mémoire 1M × 16.
(C) une mémoire de 5M × 4. (D) une mémoire 1M × 12.
Réponse : A
5Mx8 = 5x220x8 = 40M (maximum)
Q.58 Le processus de saisie de données dans une ROM est appelé

(A) gravure dans la ROM (B) programmation de la ROM
(C) changer la ROM (D) charger la ROM
Réponse : B
Le processus de saisie des données dans la ROM est connu sous le nom de programmation
de la ROM.
Q.59 Lorsque l'ensemble des données d'entrée d'un générateur de parité paire est 0111, la sortie sera
(A) 1 (B) 0
1
3
(C) Imprévisible (D) Dépend de l'entrée précédente
Réponse : B
Dans un générateur de parité paire, si le nombre 1 est impair, la sortie sera nulle.
1
4
Q.60 Le nombre 140 en octal équivaut à
(A) ( 96 ) 10 . (B) ( 86 ) 10 .
(C) ( 90 ) 10 . (D) aucun de ceux-
ci.
Réponse : A
(140)8 = (96)10
1 x 8 2 + 4 x 8 + 0x 1 = 64 + 32 =
96
Q.61 La sortie de la porte NOR sera faible si les deux
entrées sont
(A) 00 (B) 01
(C) 10 (D) 11
Réponse : B, C ou D
O/P est faible si l'un des I/P est élevé
Q.62
Parmi les propositions suivantes, laquelle est la
logique la plus rapide ?
(A) LMCE (B) Durée de
vie
Répons
e : A(C) CMOS (D) LSI
Q.63 Combien de bascules sont nécessaires pour construire un
compteur mod 30
(A) 5 (B) 6
(C) 4 (D) 8
Réponse : A
Mod - 30 compteur +/- nécessite 5 Flip-Flop car 30 < 2 5
Le compteur Mod - N compte le nombre total d'états « N ».
Pour compter 'N' états distingués, nous avons besoin d'un minimum de n
FlipFlop comme [N = 2 n ] Par exemple. Le compteur Mod 8 nécessite 3
Flip-Flop (8 = 2 3 )
Q.64 Combien de bits d'adresse sont nécessaires pour représenter une
mémoire de 32 Ko
(A) 10 bits. (B) 12 bits.
(C) 14 bits. (D) 16 bits.
Réponse : D
32K = 2 5 x 2 215
10
Ainsi, 15 bits d'adresse sont nécessaires. Seuls 16 bits peuvent l'adresser.
Q.65 Le nombre de lignes de contrôle pour un multiplexeur 16 vers 1 est

(A) 2. (B) 4.
(C) 3. (D) 5.
Réponse : B
Comme 16 = 2 4 , 4 lignes Select sont requises.
Q.66 Lequel des éléments suivants nécessite une actualisation ?

(A) SRAM. (B) DRAM.
1
5
(C) ROM. (D) EPROM.
Réponse : B
Q.67 Décaler le contenu d'un registre vers la gauche d'une position de bit équivaut à
(A) division par deux. (B) addition par deux.
(C) multiplication par deux. (D) soustraction par deux.
Réponse : C
Q.68 Pour la bascule JK avec J=1, K=0, la sortie après l'impulsion d'horloge sera
(A) 0. (B) 1.
(C) haute impédance. (D) aucun changement.
Réponse : B
Q.69 Convertissez le nombre décimal 153 en octal. L'équivalent en octal sera

(A) (231)8 . (B) ( 331 ) 8 .
(C) (431)8 . (D) aucun de ceux-ci.
Réponse : A
(153)10 = (231)8
QUESTIONS ET RÉPONSES TYPIQUES 1

NUMÉRIQUES 24
D =D 67
DESCRIPTIFS 79
3
+ 2 + 1 + 0 - je 94
+ D0
94
+
,24 94
je 153
[4b2+2b1+1b0] 153
1 tonne V 180
V = - - Vdt = - — t 180
TJ, Lieutenant 180
Q.70 L'équivalent décimal de ( 1100 ) 2 est

(A) 12 (B) 16
(C) 18 (D) 20
1
6
Réponse : A
(1100)2 = (12)10
Q.71 L'équivalent binaire de ( FA ) 16 est

(A) 1010 1111 (B) 1111 1010
(C) 10110011 (D) aucun de ceux-ci
Réponse : B
(FA) 16 = (11111010) 10
Q.72 La sortie de la bascule SR lorsque S=1, R=0 est

(A) 1 (B) 0
(D) Pas de changement (D) Haute impédance
Réponse : A
Quant à la bascule SR S=set input R=reset input, lorsque S=1, R=0, la bascule sera
définie.
Q.73 Le nombre de bascules contenues dans IC 7490 est

(A) 2. (B) 3.
(C) 4. (D) 10.
Réponse : A
Q.74 Le nombre de lignes de commande pour un multiplexeur 32 vers 1 est

(A) 4. (B) 5.
(C) 16. (D) 6.
Réponse : B
Le nombre de lignes de contrôle pour 32 (2 5 ) et pour sélectionner une entrée parmi
elles, un total de 5 lignes de sélection sont nécessaires.
Q.75 Combien de portes ET et OU à deux entrées sont nécessaires pour réaliser Y=CD+EF+G
(A) 2,2. (B) 2,3.
(C) 3,3. (D) aucun de ceux-ci.
Réponse : A
Y=CD+EF+G
Nombre de deux portes d'entrée ET = 2
Nombre de deux portes OU d'entrée = 2
Une porte OU vers OR CD et EF et à côté de OR de G et sortie de la première porte OU.
Q.76 Lequel des éléments suivants n'est pas accessible de manière aléatoire ?
(A) DRAM. (B) SRAM.
(C) ROM. (D) Bande magnétique.
1
7
Réponse : D
La bande magnétique n’est accessible que de manière séquentielle.
Q.77 Le code excès-3 de la décimale 7 est représenté par

(A) 1100. (B) 1001.
(C) 1011. (D) 1010.
Réponse : D
Un code en excès de 3 est toujours égal au code binaire +3
Q.78 Lorsqu'un signal d'entrée A = 11001 est appliqué en série à une porte NON, son signal de sortie
est
(A) 00111. (B) 00110.
(C) 10101. (D) 11001.
Réponse : B
Comme A=11001 est appliqué en série à une porte NON, la première entrée appliquée sera
LSB 00110.
Q.79 Le résultat de l'ajout du nombre hexadécimal A6 à 3A est

( AJOUTER. (B) E0.
(C) F0. (D) EF.
Réponse : B
Q.80 Une porte logique universelle en est une qui peut être utilisée pour générer n'importe quelle
fonction logique. Parmi les éléments suivants, lequel est une porte logique universelle ?
(A) OU (GROUPE
(C) XOR (D) NON-ET
Réponse : D
NAND peut générer n'importe quelle fonction logique.
Q.81 Le niveau logique 0 d'un dispositif logique CMOS est d'environ

(A) 1,2 volts (B) 0,4 volts
(D) 5 volts (D) 0 volt
Réponse : D
Le niveau bas de la logique CMOS est de 0 volt environ.
Q.82 La carte de Karnaugh est utilisée dans le but de

(A) Réduire les circuits électroniques utilisés.
(B) Pour mapper la fonction logique booléenne donnée.
(C) Pour minimiser les termes dans une expression booléenne.
(D) Maximiser les termes d’une expression booléenne donnée.
Réponse : C
1
8
Q.83 Un circuit logique additionneur complet aura

(A) Deux entrées et une sortie.
(B) Trois entrées et trois sorties.
(C) Deux entrées et deux sorties.
(D) Trois entrées et deux sorties.
Réponse : D
Un circuit additionneur complet ajoutera deux bits et prendra également en compte l'entrée
de retenue générée lors de l'étape précédente. Ainsi trois entrées et deux sorties (Sum et
Carry) sont là.
Q.84 Un compteur d'ondulation à huit étages utilise une bascule avec un délai de propagation de 75
nanosecondes. La largeur d'impulsion du stroboscope est de 50 ns. La fréquence du signal
d'entrée qui peut être utilisée pour le bon fonctionnement du compteur est d'environ
(A) 1 MHz. (B) 500 MHz.
(C) 2 MHz. (D) 4 MHz.
Réponse : A
Le temps maximum nécessaire à toutes les bascules pour se stabiliser est de 75 ns x 8 + 50 =

650 ns. La fréquence de fonctionnement doit être inférieure à 1/650ns = 1,5 MHz.
Q.85 La sortie d'une bascule JK avec des entrées asynchrones prédéfinies et claires est « 1 ». La sortie
peut être modifiée sur « 0 » avec l'une des conditions suivantes.
(A) En appliquant J = 0, K = 0 et en utilisant une horloge.
(B) En appliquant J = 1, K = 0 et en utilisant l'horloge.
(C) En appliquant J = 1, K = 1 et en utilisant l'horloge.
(D) En appliquant une entrée prédéfinie synchrone.
Réponse : C
État prédéfini de JK Flip-Flop = 1
Avec J=1 K=1 et l’état suivant de l’horloge sera complémentaire de l’état actuel.
Q.86 Les informations dans la ROM sont stockées

(A) Par l'utilisateur un certain nombre de fois.
(B) Par le fabricant lors de la fabrication de l'appareil.
(C) Par l'utilisateur utilisant la lumière ultraviolette.
(D) Par l’utilisateur une et une seule fois.
Réponse : B
Q.87 La vitesse de conversation d'un convertisseur analogique-numérique est maximale avec la

technique suivante.
(A) Convertisseur AD à double pente.
(B) Convertisseur AD de comparateur série.
(C) Convertisseur AD à approximation successive.
(D) Convertisseur AD de comparateur parallèle.
1
9
Réponse : D
Q.88 Un convertisseur numérique-analogique à résistance pondérée utilisant N bits nécessite un total de

(A) N résistances de précision. (B) Résistances de précision 2N.
(C) Résistances de précision N+1. (D) N – 1 résistances de précision.
Réponse : A
Q.89 Le complément à 2 du nombre 1101110 est

(A) 0010001. (B) 0010001.
(D) 0010010. (D) Aucun.
Réponse : C
Le complément de 1 de 1101110 est = 0010001
Ainsi le complément à 2 de 1101110 est = 0010001 + 1 = 0010010
Q.90 L'équivalent décimal du nombre binaire 10101 est

(A) 21 (B) 31
(C) 26 (D) 28
Réponse : A
1x2 4 + 0x2 3 +1x2 2 +0x2 1 + 1x2 0 = 16 + 0 + 4 + 0 + 1 = 21.
Q.91 Combien de deux portes ET d'entrée et de deux portes OU d'entrée sont nécessaires pour réaliser
Y = BD+CE+AB
(A) 1, 1 (B) 4, 2
(C) 3, 2 (D) 2, 3
Réponse : A
Il existe trois termes de produit, donc trois portes ET de deux entrées sont nécessaires.
Comme seules deux portes OU d’entrée sont disponibles, deux portes OU sont
nécessaires pour obtenir la somme logique de trois termes de produit.
Q.92 Combien de lignes de sélection un multiplexeur 32:1 aura-t-il

(A) 5. (B) 8.
(C) 9. (D) 11.
Réponse : A
Pour 32 entrées, 5 lignes de sélection seront nécessaires, car 2 5 = 32.
Q.93 Combien de bits d'adresse sont nécessaires pour représenter la mémoire 4K

(A) 5 bits. (B) 12 bits.
(C) 8 bits. (D) 10 bits.
Réponse : B
Pour représenter la mémoire 4K, 12 bits d'adresse sont requis.
4K = 2 2 x 2 10 = 2 12 (1K = 1024 = 2 10 )
2
0
Q.94 Pour la bascule JK J = 0, K = 1, la sortie après l'impulsion d'horloge sera

(A) 1. (B) aucun changement.
(C) 0. (D) haute impédance.
Réponse : C
J=0, K=1, ces entrées réinitialiseront la bascule après l'impulsion d'horloge. Ainsi, quelle
que soit la sortie précédente, l’état suivant sera 0.
Q.95 Lesquelles des suivantes sont connues sous le nom de portes universelles
(A) NAND & NI. (B) ET & OU.
(C) XOR & OU. (D) Aucun.
Réponse : A
NAND et NOR sont connus sous le nom de portes universelles, car tout circuit numérique
peut être réalisé entièrement en utilisant l'une ou l'autre de ces deux portes.
Q.96 Laquelle des mémoires suivantes stocke le plus grand nombre de bits
(A) Mémoire 64K × 8. (B) Mémoire 1M × 8.
2
1
(C) Mémoire 32M × 8. (D) Mémoire 64 × 6.

Réponse : C
32 M x 8 stocke le plus grand nombre de bits
2 5 x 2 20 = 2 25 (1M = 2 20 = 1K x 1K = 2 10 x 2 10 )
Q.97 Lequel des éléments suivants consomme un minimum d'énergie

(A) TTL. (B) CMOS.
(C) DTL. (D) RTL.
Réponse : B
Le CMOS consomme un minimum d'énergie car dans le CMOS, un transistor p-MOS et
un transistor n-MOS sont connectés en mode complémentaire, de sorte qu'un appareil est
allumé et un autre est éteint.
2
2
DEUXIEME PARTIE
NUMÉRIQUES
Q.1 Convertissez le nombre octal 7401 en binaire. (4)
Réponse :
Conversion du nombre octal 7401 en binaire :
Chaque chiffre octal représente 3 chiffres binaires. Pour convertir un nombre octal en
nombre binaire, chaque chiffre octal est remplacé par son équivalent binaire à 3
chiffres indiqué ci-dessous.
7 4 0 1
111 100 000 001

Ainsi, (7401) 8 = (111100000001) 2
Q.2 Trouvez la somme hexadécimale de ( 93 ) 16 + ( DE ) 16 .

(4)
Réponse :
Somme hexadécimale de (93) 16 + (DE) 16
Convertissez les nombres hexadécimaux 93 et DE en son équivalent binaire
indiqué ci-dessous : -
93 → 10010011
DE → 11011110
101110001 → 171
Ainsi (93) 16 + (DE) 16 = (171) 16
Q.3 Effectuer la soustraction du complément à 2 de ( 7 ) 10 - ( 11 ) 10 . (4)
Réponse :
Compléments à 2 Soustraction de (7) 10 – (11) 10
Convertissez d’abord les nombres décimaux 7 et 11 en leurs équivalents binaires.
(7)10 = (0111)2
(11) 10 = (1011) 2 dans un système 4 bits
Découvrez ensuite le complément à 2 pour 1011, c'est-à-dire
Le complément de 1 de 1011 est 0100

Le complément à 2 de 1011 est 0101
Donc, (7) 10 – (11) 10 = 0111
0101 1100
Puisqu'il n'y a pas de flux de report dans la sommation, le résultat est un nombre négatif,
2
3
pour connaître son ampleur, il faut trouver le complément à 2 du résultat.

Le complément à 2 de 1100 est 0011
1
0100
Ici, la réponse est (-4) 10 (ou) en complément à 2, c'est 1100.
Q.4 Quel est l' équivalent Gray de ( 25 ) 10 . (2)
Réponse :
Equivalent gris de (25) 10
L'équivalent binaire du nombre décimal 25 est (00100101) 2
1. Le bit le plus à gauche (MSB) en code gris est le même que le bit le plus à
gauche en binaire
2. Ajouter le bit le plus à gauche au bit adjacent
3. Ajoutez la paire adjacente suivante et ainsi de suite. Jetez-la si nous obtenons un
report.
0+0+ 1 +0+0+ 1 +0+ 1
WMIMI
001 101 1 14 Numéro gris
4. 5 Évaluez x = A . B + C ( A . D ) en utilisant la convention A = True et B = False. (4)
Réponse :
(
Évaluer x = A .B + C A . D )
= A B + C ( A + D ) (Puisque A . D = A + D en utilisant la loi de Demorgan)
= UNE . B+C . A +C . D
En utilisant la convention donnée, A = True = 1 ; B = F alse = 0 =1 . 0 + C.1+ C.D = 0
+ 0 + C.D = C.D
Q.6 Simplifiez l'expression booléenne F = C(B + C)(A + B + C). (6)
Réponse :
Simplifiez l'expression booléenne F = C (B +C) (A+B+C)
F = C (B+C) (A+B+C)
= CB + CC [(A+B+C)]
= CB + C [(A+B+C)] ( Q CC = C)
= ABC + CBB + CBC + CA + CB + CC
= ABC + CB + CB + CA + CB + CC ( Q CBB = CB & CBC = CB)
= ABC + CB + CA + C ( Q CB+CB+CB = CB ; CC = C)
= ABC + BC + C (1+A)
= ABC + BC + C ( Q 1+A = 1)
2
4
= ABC + C (1+B)
2
5
= ABC + C ( Q 1+B = 1)
= C (1+AB) = C { Q (1+AB)=1}
Q.7 Simplifiez l'expression suivante en somme de produits à l'aide de la carte de Karnaugh

F(A,B,C,D) = ∑ (1,3,4,5,6,7,9,12,13) (7)
Réponse :
Simplification de l'expression suivante en somme de produits en utilisant Karnaugh
Carte:
F(A,B,C,D) = Σ (1,3,4,5,6,7,9,12,13)
Carte de Karnaugh pour l'expression F(A,B,C,D) = Σ (1,3,4,5,6,7,9,12,13)
est illustré sur la figure 4 (a). Le regroupement des cellules est également illustré
sur la figure.
Les équations pour (1) sont A B ; (2) est CD ; (3) est AD ; (4) est B C
Par conséquent, l’expression simplifiée de la carte de Karnaugh ci-dessus est

F(A,B,C,D) = A B+ C D+ A D+B C
= A (B + D) + C (B + D)
Q.8 Simplifier et ajouter brut le diagramme logique pour l'expression donnée

F = ABC + ABC + ABC + ABC + ABC. (7)
Réponse :
Simplification de l'expression logique
F = ABC + AB C + ABC + A BC + ABC
2
6
F = ABC + AB C + ABC + A BC + ABC
2
7
F = A + B + C + ( A + B )C + A B C + A ( B + C ) + A B C
( Q ABC = A + B + C et AB = A + B en utilisant la loi de Demorgan)
=A+B+C+AC+BC+ABC+AB+AC+ABC
=A+AC+B+BC+C+AC+ABC+AB+ABC
= A (1+C)+ B (1 + C) + C (1 + A) + A B C + A B + A B C
= A + B + C + A B C + A B + A B C { Q (1+C) = 1 et (1+A) = 1}
= ( UNE + UN B ) + B (1 + AC) + C (1+ UN B)
= ( UNE + B )+ B + C { Q ( UNE + UN B ) = ( UNE + B ); (1+AC) = 1 et (1+
AB ) =1}
F = ( UNE + B + C ) ( Q B + B = B )
Le schéma logique de l'expression simplifiée F = ( A + B + C ) est donné sur la fig.5(a)
■0 F = A + B + C
Fig.5(a) Schéma logique de l'expression F = ( A + B + C )
Q.9 Déterminez les nombres binaires représentés par les nombres décimaux suivants. (6)
(i) 25,5 (ii) 10,625 (iii) 0,6875
Réponse :
(i) Conversion du nombre décimal 25,5 en nombre binaire :
Ici, la partie entière est de 25 et la partie fractionnaire est de 0,5. Convertissez d'abord la
partie entière 25 en son nombre binaire équivalent, c'est-à-dire divisez 25 par 2 jusqu'à ce
que le quotient devienne 0 indiqué dans le tableau 2 (a).
Quotient Reste
25
2 12 1
12
2 6 0
6
2 3 0
3
2 1 1
1
2 0 1
Tableau 2(a)
2
8
Ainsi, la partie entière (25) 10 équivaut au nombre binaire 11001. Convertissez ensuite
la partie fractionnaire 0,5 sous forme binaire, c'est-à-dire multipliez la partie
fractionnaire 0,5 par 2 jusqu'à ce que vous obteniez un reste égal à 0.
0.5
X2
1,0 Reste
je
1 (quotient)
La partie fractionnaire décimale 0,5 équivaut au nombre binaire 0,1. Ainsi, le nombre
décimal 25,5 est égal au nombre binaire 11001,1.
(ii) Conversion du nombre décimal 10,625 en nombre binaire :

Ici, la partie entière est 10 et la partie fractionnaire est 0,625. Convertissez d'abord le
nombre décimal 10 en son nombre binaire équivalent, c'est-à-dire divisez 10 par 2
jusqu'à ce que le quotient devienne 0 indiqué dans le tableau 2 (b).
Quotient Reste
10
2 5 0
5
2 2 1
2
2 1 0
1
2 0 1
Tableau 2(b)
Ainsi, la partie entière 10 est égale au nombre binaire 1010. Convertissez ensuite la
partie fractionnaire décimale 0,625 en sa forme binaire, c'est-à-dire multipliez 0,625
par 2 jusqu'à ce que le reste devienne 0.
0.625 0.250 0.50

X2 X2 X2
1.250 0.50 1.0 4 (Reste)
2
9
1 0 1 ◄ (quotient)
---------------------»
Ainsi, la partie fractionnaire décimale 0,625 est égale au nombre binaire 0,101. Ainsi, le
nombre décimal 10,625 est égal au nombre binaire 1010,101 .
(iii)Conversion du nombre fractionnaire 0,6875 en son nombre binaire

équivalent :
Multipliez le nombre fractionnaire 0,6875 par 2 jusqu'à ce que le reste devienne 0,
3
0
0.6875 0.3750 0.75 0.5

X2 X2 X2 X2
1.3750 0.75 1.5 1.0 (Reste)
(Quotient)
Ainsi, le nombre fractionnaire décimal 0,6875 est égal au nombre binaire 0,1011 .
Q.10 Effectuez les soustractions suivantes en utilisant la méthode du complément à 2. (8)

(1) 01000 – 01001 (ii) 01100 – 00011 (iii) 0011.1001 – 0001.1110
Réponse :
(i) Soustraction de 01000-01001 : le complément à 1 de 01001 est 10110 et le
complément à 2 est
10110+ 1 =10111. Ainsi
01000 = 01000
- 01001 = +10111 (complément à 2)
------------------------
11111 (Sommation)
------------------------
Puisque le MSB de la somme est 1, ce qui signifie que le résultat est négatif et qu'il est
sous forme de complément à 2. Donc, le complément à 2 de 1111 =00001= (1) 10. Le
résultat est donc – 1.
(ii) Soustraction de 01100-00011 : le complément à 1 de 00011 est 11100 et le

complément à 2 est 11100 + 1 = 11101. Ainsi
01100 = 01100
– 00011 = + 11101 (complément à 2) ----
1 01001 = + 9
Ignorer
Si une retenue finale est générée, rejetez la retenue et la réponse est donnée par les bits
restants.
Ce qui est positif, c'est-à-dire (1001) 2 = (+ 9) 10
(iii) Soustraction de 0011.1001 – 0001.1110 : le complément à 1 de 0001.1110 est
1110.0001 et son complément à 2 est 1110.0010.
0011.1001 = 0011.1001
- 0001.1110 = + 1110.1011 (complément à 2)
1 0001,101I = + 1,68625
3
1
Ignorer
3
2
Si une retenue finale est générée, rejetez la retenue et la réponse est donnée par les bits
restants qui sont positifs, c'est-à-dire (0001.1011) 2 = (+ 1.68625) 10
Q.11 Simplifier les expressions en utilisant des postulats booléens (9)

(1) XY + XYZ + X ( Oui + XY ) (ii) Y = (A + B)( A + C)(B + C)
(111)XY + XZ + X Y Z (XY + Z)
Réponse :
(i) XY + XYZ + X ( Oui + XY )
= XY + XYZ + X ( Oui + XY )
= X ( Oui + YZ ) + X ( Oui + X Oui )
= X ( Oui + Z ) + X ( Oui + X )
(Parce que Y + YZ = Y + Z et Y + XY = Y + X )
= XY + XZ + XY + XX
= XY + XZ + XY + X (Parce que XX=X)
= XY + XZ + X ( 1 + Oui )
= XY + XZ + X (Car utiliser (1+Y=1)
= ( X + Y )( X + Z ) + X ( Parce que j'utilise XY = X + Y )
= XX + XZ + YX + YZ + X
= X + XZ + YX + YZ + X (Parce que XX = X )
= X (1 + Z + Oui ) + YZ + X
= X + YZ + X
= ( X + X ) + YZ
= 1 + YZ (Parce que X + X = 1)
= 1 = 0 (Parce que 1 + YZ =1)
(ii) Oui = (UNE + B)( UNE + C)(B + C)
Oui = (UNE + B)( UNE + C)(B + C)
= (A A + AC + B A + BC) (B + C)
= (AC + B A + BC) (B + C) (Parce que A A = 0)
= ABC + BB A + BBC + ACC + B A C + BCC
3
3
= ABC + B A + BC + AC + B A C + BC (Parce que BB = B)

= ABC + AC + B A + B A C + BC (Parce que BC + BC = BC)
=AC (B+1) + B A + BC ( A +1)
= AC + B A + BC (Parce que B + 1 = 1 et A + 1 = 1)
= AC + B A + BC (A + A ) (Parce que A + A = 1)
= AC + B A + BCA + BC A
= AC(1 + B) + BA (1 + C)
= AC + B A {Parce que (1 + B) = 1 et (1 + C)
=1}
(iii) XY + XZ + X Y Z (XY + Z)
= XY + XZ + X Y Z (XY + Z)
= XY + XZ + XXY Y Z + X Y ZZ
= XY + XZ + X Y Z (Parce que Y Y = 0 & ZZ = Z) = XY + X + Z + X Y Z (Parce
que XZ = X + Z ) = X + XY + Z + X Y Z
= X + X (Y + Y Z) + Z
= X + X (Y +Z) + Z (Parce que Y + Y Z = Y +Z)
= X + XY (Z+ Z ) + XZ + Z (Parce que Z+ Z =1)
= X + XYZ + XY Z + XZ + Z
= X + XZ (1+Y) + Z (1+XY)
= X + XZ + Z (Parce que 1+ Y = 1 &1+XY = 1)
= X + XZ) + Z
=( X + Z) + Z (Parce que X + XZ = X + Z
=X+(Z+Z)
= X +1 (Parce que Z + Z = 1)
=1 (Parce que X +1 = 1)
Q.12 Minimiser la fonction logique Y ( A , B , C , D ) = ∑ m ( 0 , 1 , 2 , 3 , 5 , 7 , 8 , 9 , 11 , 14 ) .

Utilisez la carte de Karnaugh. Dessinez le circuit logique pour la fonction simplifiée. (9)
Réponse :
La figure 4 (a) montre la carte de Karnaugh. Puisque l’expression comporte 4
variables, la carte comporte 16 cellules. Le chiffre 1 a été écrit dans les cellules
contenant un terme dans l'expression donnée. Le nombre décimal a été ajouté en
indice pour indiquer le nombre binaire de la cellule concernée. Le terme ABCD ne
peut être combiné avec aucune autre cellule. Ce terme apparaîtra donc comme tel dans
l'expression finale. Il existe quatre groupes de 4 cellules chacun. Ceux-ci
correspondent aux termes min (0, 1, 2, 3), (0, 1, 8, 9), (1, 3,5,7) et (1, 3, 9, 11). Ceux-
ci sont indiqués sur la carte. Puisque tous les termes (sauf 14) ont été regroupés dans
3
4
des groupes de 4 cellules, il n’est pas nécessaire de former des groupes de deux
cellules.
3
5
L'expression simplifiée est Y (A, B, C, D) = ABCD + AB + BC + B D+ A D La figure

4 (b) montre le schéma logique de l'expression simplifiée.
Y (A, B, C, D ) = ABCD + AB + BC + B D+ A D
ABCD
Fig.4 (b) Schéma logique pour Y
Q.13 Simplifiez l'expression donnée en sa forme Somme des produits (SOP). Dessinez le circuit
logique de la fonction SOP simplifiée Y = ( A + B ) ( A + AB ) C + A ( B + C ) + AB +

ABC (5)
Réponse :
Simplification d'une expression donnée
3
6
Y = (A + B) (A + AB ) C + A (B + C ) + AB + ABC sous la forme de certains produits

(SOP) : -
Y = (A + B) (A + AB ) C + A (B + C ) + AB + ABC
=(A + B) (A + AB ) C + A (B + C ) + AB + ABC
=(A + B) (A + A + B )C + A (B + C ) + AB + ABC
=(A + B) (1+ B )C + A (B + C ) + A B + ABC (Parce que A + A = 1)
= (A + B) (C+ B C) + AB + AC + AB + ABC
= (A + B) (C+ B C) + AB + AC + AB + ABC
=AC + A B C + BC + B B C + A B + AC + A B + ABC
= AC + AC( B + B) + BC + 0 + A B + AC + A B (Parce que B B = 0)
= AC + AC+ BC+ A B + AC (Car B + B = 1)
= AC+ BC+ A B + AC (Car AC + AC = AC)
= C (A+ B) + A (B + C )
Fig.4 (c) Circuit logique simplifié
Q.14 Concevez un multiplexeur 8 à 1 en utilisant la fonction à quatre variables donnée par F ( A , B ,

C , D ) = ∑ m ( 0 , 1 , 3 , 4 , 8 , 9 , 15 ) . (10)
Réponse :
Conception d'un multiplexeur 8 à 1 : Il s'agit d'une fonction à quatre variables et nous
avons donc besoin d'un multiplexeur avec trois lignes de sélection et huit entrées. Nous
choisissons d'appliquer les variables B, C et D aux lignes de sélection. Ceci est illustré
dans le tableau 8.1. La première moitié des minterms est associée à A' et la seconde moitié
à A. En encerclant les minterms de la fonction et en appliquant les règles de recherche de
valeurs pour les entrées du multiplexeur, l'implémentation est présentée dans le tableau
8.2.
La fonction donnée peut être implémentée avec un multiplexeur 8 vers 1 comme indiqué
sur la figure 8(a). Trois des variables, B, C et D sont appliquées aux lignes de sélection
dans cet ordre, c'est-à-dire que B est connecté à s 2 , C à s1 et D à s 0 . Les entrées du
multiplexeur sont 0, 1, A et A'. Lorsque BCD = 000 001 et 111 génèrent F = 1 puisque I 0
et I 8 = 1 pour BCD (000), I 1 = 1 et I 9 = 1 respectivement. Par conséquent, les minterms
m 0 = A' B' C' m 1 = A' B' C, m 8 = A', B', C' et m 9 = A' B' C produisent une sortie 1.
3
7
Lorsque BCD = 010, 101 et 110, sortie F = 0, puisque I 2 , I 5 et I 6 sont respectivement

égaux à 0.
3
8
Minterme UN B C D F
0 0 0 0 0 1
1 0 0 0 1 1
2 0 0 1 0 0
3 0 0 1 1 1
4 0 1 0 0 1
5 0 1 0 1 0
6 0 1 1 0 0
7 0 1 1 1 0
8 1 0 0 0 1
9 1 0 0 1 1
10 1 0 1 0 0
11 1 0 1 1 0
12 1 1 0 0 0
13 1 1 0 1 0
14 1 1 1 0 0
15 1 1 1 1 1
Tableau .8.1 Table de vérité pour le multiplexeur 8-1
Tableau 8.2 Tableau de mise en œuvre pour 8 à 1 MUX
3
9
Fig.8 (a) Circuit logique pour multiplexeur 8 vers 1
Q.15 Convertissez le nombre décimal 82,67 en ses équivalents binaires, hexadécimaux et octaux. (6)
Réponse :
(i) Conversion du nombre décimal 82,67 en son équivalent binaire
Considérer la partie entière 82 et trouver son équivalent binaire
2 82
2 41 Reste ---- 0 (LSB)
2 20 Reste ---- 1
2 10 Reste ---- 0
2 5 Reste -----0
2 2 Reste ---- 1
2 1 Reste --- 0
0 Reste - - - 1 (MSB)
L'équivalent binaire est (1010010) 2
4
0
Prenons maintenant la partie fractionnaire, c'est-à-dire 0,67

Fraction Fraction X2 Reste Entier
Nouvelle fraction
0.67 1.34 0.34 1

0.34 0.68 0.68 0
0.68 1.36 0.36 1
0.36 0.72 0.72 0
0.72 1.44 0.44 1
0.44 0.88 0.88 0
0.88 1.76 0.76 1
0.76 1.52 0.52 1
Par conséquent, l’équivalent hexadécimal du nombre décimal 82,67 est (52.AB)

On voit qu’il n’est pas possible d’obtenir un zéro comme reste même après 8 étapes. Le
processus se poursuit plus loin jusqu'à ce qu'une approximation puisse être réalisée et le
processus se termine ici.
L'équivalent binaire est 0,10101011
Par conséquent, l’équivalent binaire du nombre décimal 82,67 est (1010010.10101011) 2
(ii)Conversion de l'équivalent binaire du nombre décimal 82,67 en hexadécimal :
L'équivalent binaire du nombre décimal 82,67 est (1010010.10101011) 2
Convertissez
0101 0010 chaque.1010
binaire1011
de 4 bits en un nombre hexadécimal équivalent, c'est-à-dire
5 2 UN B
16
(iii) Conversion de l'équivalent binaire du nombre décimal 82,67 en nombre octal :
L'équivalent binaire du nombre décimal 82,67 est (1010010.10101011) 2
Convertissez chaque binaire de 3 bits en un nombre octal équivalent, c'est-à-dire
001 010 010 .101 010 110
1 2 2 .5
Par conséquent, l’équivalent octal du nombre décimal 82,67 est (122,526) 8
Q.16 Ajoutez 20 et (-15) en utilisant le complément à 2. (4)
Réponse :
Ajout de 20 et (-15) en utilisant le complément à 2 :
2 20 2 16
2 10 Reste --- -- 0 (LSB) 2 8 Reste ----- 0 (LSB)
4
1
2 5 Reste --- -- 0 2 4 Reste -- --- 0

2 2 Reste -- --- 1
2 2 Reste -- --- 0
2 1 Reste -- - - -0
0 Reste -- --- 1(MSB) 2 1 Reste -- ---0
0 Reste -- --- 1(MSB)
(20)10 = 1 0 1 0 0 (16)10 = 1 0 0 0 0
(-16) 10 = 0 1 1 1 1 (complément de 1)
+1 (complément à 2)
--------------------
10000
--------------------
Donc 20 = 1 0 1 0 0
-16 = 1 0 0 0 0
----------------------------
100100
t
(Négligence) ----------
Puisque le MSB de la somme est 0, ce qui signifie que le résultat est positif soit +4
Q.17 Ajoutez 648 et 487 dans le code BCD. (4)
Réponse :
Ajout de 648 et 487 dans le code BCD :
648=011001001000
4 8 7 = 0 1 0 0 1 0 0 0 0 1 1 1 -------------
101011001111
10 12 15
-------------------------------------------------
Dans le problème ci-dessus, les trois groupes ne sont pas valides, car la somme de quatre
bits est supérieure à 9. Dans de tels cas, ajoutez +6 (c'est-à-dire 0110) à la somme de
quatre bits pour ignorer les six états invalides. Si une retenue est générée lors de l'ajout de
6, ajoutez la retenue au groupe de quatre bits suivant, c'est-à-dire
4
2
648=011001001000
487=010010000111
101011001111
011001100110
11111 1 11
0001 0 0 0 1 0 0 1 1 0 1 0 1
,,,,
1 1 3 5
L'ajout de 648 et 487 dans le code BCD est 1135.
Q.18 Démontrez les identités booléennes suivantes. (4)

(i) XY + YZ + Y Z = XY + Z
(ii) UN . B + A . B + A . B = A + B
Réponse :
(i) Prouver l'identité booléenne XY + YZ + Y Z = XY + Z
LHS = XY + YZ + Y Z
= XY(Z+ Z ) + YZ + Y Z ( Q Z + Z = 1)
= XYZ + XYZ + YZ + YZ
= YZ(1+X) + XYZ + YZ
= YZ + X Y Z + Y Z ( Q 1+X = 1)
= Z (Y+ Oui ) + XYZ
= Z + XY Z ( Q Oui + Oui =1)
= Z + XY ( Q Z + XY Z = Z + XY)
= RHS (donc prouvé)
(ii) Prouver l'identité booléenne AB + A B + AB = A +

B RHS = A + B
= A (B + B ) + B (A + A ) ( Q B + B = 1 & A + A = 1)
= UNE (B + B ) + B (UNE + UNE )
= AB + AB + BA + BA
= UN B + AB + BA ( UN B + UN B = UN B)
= LHS (donc prouvé)
Q.19 Pour F = A . B. C + B . C. D + A. B. C , écrivez la table de vérité. Simplifiez en utilisant la carte

de Karnaugh
réalisez et
la fonction en utilisant uniquement (10)
des portes NAND.
Réponse :
Simplification de la fonction logique F = ABC + B C D + A
BC
4
3
(i) La table de vérité est donnée dans le tableau 4.1

Contributions Sortie (F)
UN B C D
0 0 0 0 0
0 0 0 1 0
0 0 1 0 0
0 0 1 1 0
0 1 0 0 0
0 1 0 1 1
0 1 1 0 1
0 1 1 1 1
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 0
1 1 0 0 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 1
Tableau 4.1
(11) La carte de Karnaugh est illustrée à la fig.4 (a).

L'expression simplifiée est F = BC + BD
(iii) La réalisation NAND-NAND est illustrée à la figure 4 (b).
4
4
__
B
C
-- _____
F = avant JC . BD = BC +
BD
B
D
Fig. 4 (b) Réalisation NAND-

NAND
Q.20 Déterminez la tension de sortie analogique du DAC 6 bits (réseau en échelle R-2R) avec une
référence V égale à 5 V lorsque l'entrée numérique est 011100.
Réponse :
Pour un réseau à échelle DAC R-2R 6 bits, la tension de sortie est donnée par
V 0 = V 2 R n ( une n - 1 2 n 1 + une n - 2 2 n 2 +
-
⋅⋅⋅⋅
+ une 1 2 1 + une 0 2 0 )
-
Données données : V R = 5V, n = 6, a 5 =0, a 4 =1,a 3 =1,a 2 =1,a 1 =0,a 0 =0
V= ( une 2 + une 2 + une 2 + une 2 + une 2 + une 2 )

QUESTIONS ET RÉPONSES TYPIQUES...........................................................................................1
NUMÉRIQUES.............................................................................................................................24
D =D..........................................................................................................................................67
DESCRIPTIFS..............................................................................................................................79
3
+ 2 + 1 + 0 - je............................................................................................................................94
Q.21 + D0
...........................................................................................................................................94
+
, 2 4............................................................................................................................................94
je..............................................................................................................................................153
[ 4 b 2 + 2 b 1 + 1 b 0 ]............................................................................................................153
1 tonne V...........................................................................................................................................180
V = - - Vdt = - — t.......................................................................................................................180
TJ, Lieutenant.......................................................................................................................180
Résolvez les équations suivantes pour X

(je) 23 . 6 10 = X2 (ii) 65,535 10 = X 16
4
5
Réponse :
(i) Résolvez l'équation 23.6 10 = X 2 pour X
23,6 10 = X 2
Afin de trouver X, convertissez le nombre décimal 23,6 10 dans sa forme binaire.
Prenez d’abord la partie entière décimale 23 pour la convertir en sa forme binaire équivalente
Donc 23 10 = 10111 2
Prenez ensuite la partie fractionnaire décimale 0,6 pour la convertir en sa forme binaire
équivalente.
(10)
(6)
2 23
2 11 1
2 5
1
2 2
2 1
1
0
0
1
4
6
Fraction Fraction X2 Reste nouvelle Entier

fraction
0.6 1.2 0.2 1
0.2 0.4 0.4 0
0.4 0.8 0.8 0
0.8 1.6 0.6 1
0.6 1.2 0.2 1
0.2 0.4 0.4 0
0.4 0.8 0.8 0
processus peut être poursuivi plus loin ou une approximation peut être effectuée et le
processus peut être terminé ici. L'équivalent binaire est 0,1001100.
D'où 23,6 10 = 10111,1001100 2.
(ii) Afin de trouver X, convertissez le nombre décimal 65,535 en sa forme hexadécimale
équivalente. Prendre d'abord la partie entière 65 pour la convertir en sa forme hexadécimale
équivalente.
16 65 U
16 4 --- 1
0 --- 4
Donc 65 10 = 41 16
Prenez ensuite la partie fractionnaire décimale 0,6 pour la convertir en sa forme binaire
équivalente.
Fraction Fraction X 16 Reste nouvelle Entier

fraction
0.535 8.56 0.56 8
0.56 8.96 0.96 8
0.96 15.36 0.36 15 (F)
0.36 5.76 0.76 5
0.76 12.16 0.16 12(C)
0.16 2.56 0.56 2
0.56 8.96 0.96 8
processus peut être poursuivi plus loin ou une approximation peut être effectuée et le
processus peut être terminé ici. L'équivalent hexadécimal est 0,88F5C28.
D'où 65,535 10 = 41,88F5C28 16.
Q.22 Effectuer les ajouts suivants en utilisant le complément à 2 (5)

(i) -20 à +26 (ii) +25 à -15
4
7
Réponse :
(i) Convertissez d'abord les deux nombres 20 et 26 en son équivalent binaire 8 bits et
découvrez le complément à 2 de 20, puis ajoutez -20 à +26.
20 = 0 0 0 1 0 1 0 0 (équivalent binaire 8 bits de 20)
20= 1 1 1 0 1 0 1 1 (complément de 1)
+1
20 = -20 = 1 1 1 0 1 1 0 0 (complément à 2 de 20)

+26 = 0 0 0 1 1 0 1 0 (équivalent binaire 8 bits de 26)
Ajout de -20 à +26

= +6 = 0 0 0 0 0 1 1 0
D'où -20 à +26 = (6) 10 = (0110) 2.
(ii) Convertissez d'abord les deux nombres 25 et 15 en son équivalent binaire 8 bits et
découvrez le complément à 2 de 15, puis ajoutez +25 à -15.
15 = 0 0 0 0 1 1 1 1 (équivalent binaire 8 bits de 15)
15 = 1 1 1 1 0 0 0 0 (complément de 1)
+1
15 = -15 = 1 1 1 1 0 0 0 1 (complément à 2 de 15)

+25 = 0 0 0 1 1 0 0 1 (équivalent binaire 8 bits de 25)
Ajout de -15 à +25

= +10 = 0 0 0 0 1 0 1 0
D'où -15 à +25 = (10) 10 = (1010) 2.
Q.23 (i) Convertissez le nombre décimal 430 en code Excès-3 : (6)

(11) Convertissez le nombre binaire 10110 en code Gray :
Réponse :
(i) L'excès 3 est un code numérique obtenu en ajoutant 3 à chaque chiffre décimal, puis en
convertissant le résultat en binaire à quatre bits. Il s'agit d'un code non pondéré, c'est-à-
dire qu'aucun poids ne peut être attribué à l'une des positions à quatre chiffres.
NUMÉRIQUES.............................................................................................................................24
D =D..........................................................................................................................................67
DESCRIPTIFS..............................................................................................................................79
3
+ 2 + 1 + 0 - je............................................................................................................................94
+ D0
.....................................................................................................................................................94
, 2+4............................................................................................................................................94
je..............................................................................................................................................153
4
8
[ 4 b 2 + 2 b 1 + 1 b 0 ]............................................................................................................153
1 tonne V...........................................................................................................................................180
V = - - Vdt = - — t.......................................................................................................................180
TJ, Lieutenant.......................................................................................................................180
0111 0110 0011 (code excédent-3)

-------------------------------
(ii) Les règles pour changer le nombre binaire 10110 en son code Gray équivalent sont les
suivantes : le bit le plus à gauche (MSB) dans le code Gray, c'est-à-dire que 1 est le
même que le bit le plus à gauche en binaire et ajoute le bit le plus à gauche (1) au bit
adjacent. (0), puis ajoutez la paire adjacente suivante et jetez le report. Continuez ce
processus jusqu'à la fin.

NUMÉRIQUES.............................................................................................................................24
D =D..........................................................................................................................................67
DESCRIPTIFS..............................................................................................................................79
3
+ 2 + 1 + 0 - je............................................................................................................................94
+ D0
.....................................................................................................................................................94
, 2+4............................................................................................................................................94
je..............................................................................................................................................153
[ 4 b 2 + 2 b 1 + 1 b 0 ]............................................................................................................153
1 tonne V...........................................................................................................................................180
V = - - Vdt = - — t.......................................................................................................................180
TJ, Lieutenant.......................................................................................................................180
(1) NON ET (ii) NI
Réponse :
(i) La loi commutative est AB = BA . Pour vérifier si l'opération NAND est
Commutatif ou non, préparez la table de vérité présentée dans le tableau n°3.1
UN B UN B BA
0 0 1 1
0 1 1 1
1 0 1 1
1 1 0 0
Tableau n°3.1
4
9
Du tableau No.3.1, on observe que les deux dernières colonnes sont identiques, ce qui
signifie
AB = BA
La loi associative est A .( B . C ) = ( A . B ). C
Pour vérifier si l'opération NAND est associative ou non, préparez la table de vérité
présentée dans le tableau n°3.2.
U ( UN B ).
B C
N A. ( B.C ) C
0 0 0 1 1
0 0 1 1 0
0 1 0 1 1
0 1 1 1 0
1 0 0 0 1
1 0 1 0 0
1 1 0 0 1
1 1 1 1 1
Tableau n°3.2
Du tableau n°3.2 , on observe que les deux dernières colonnes ne sont pas identiques, ce qui
signifie
UNE .( B . C ) ≠ ( UNE . B ). C
(ii) La loi commutative est A + B = B + A . Pour vérifier si l'opération NOR est

commutative ou non, préparez la table de vérité présentée dans le tableau n°3.3.
UN B A+B B+A
0 0 1 1
0 1 0 0
1 0 0 0
1 1 1 1
Tableau n°3.3
A partir du tableau n°3.3, on observe que les deux dernières colonnes sont identiques, ce qui
signifie A + B = B + A
La loi associative est A + ( B + C ) = ( A + B ) + C
Pour vérifier si l'opération NOR est associative ou non, préparez la table de vérité présentée
dans le tableau n°3.4.
U ( UNE + B ) +
B C
N A+(B+C) C
0 0 0 0 0
0 0 1 1 0
0 1 0 1 1
5
0
0 1 1 1 0
1 0 0 0 1
1 0 1 0 0
1 1 0 0 1
1 1 1 0 0
Tableau n°3.4
Du tableau No.3.4 , on observe que les deux dernières colonnes ne sont pas identiques, ce
qui signifie
UN . + ( B + C ) ≠ ( UNE + B ) + C
Q.25 Démontrer les équations suivantes à l'aide des théorèmes algébriques booléens : (5)
(1) A + A .B + A . B = A + B (ii) A BC + A B C + AB C + ABC = AB + BC + AC
Réponse :
(i) L'équation donnée est A + A .B + A . B = A + B
LHS . = A + A.B + A.B
= (A + A.B ) + A.B
= A (1+ B ) + A .B
= A + A .B ( Q 1+ B =1)
= (A + A ) (A + B)
= (A + B) ( QA + A = 1)
= droite
Donc prouvé
(ii) L'équation donnée est A BC + A B C + AB C + ABC = AB + BC + AC LHS = A BC + A
B C + AB C + ABC
= A BC + ABC + AB C + ABC
= A BC + ABC + AB (C + C )
= A BC + ABC + AB ( QC + C = 1)
= A BC + A (B + B C)
= A BC + A (B + C) ( Q B + B C = B + C)
= A BC + AB + AC
= C (A + AB ) + AB + AC
= C (A + B) + AB + AC ( Q A + AB = A + B)
= AC + BC + AB + AC
= AB + BC + AC ( Q AC + AC = AC)
= droite
Donc prouvé
Q.26 L'éclairage d'un escalier est contrôlé par deux interrupteurs, un en haut des escaliers et un autre en
bas des escaliers. (5)
(i) Créez une table de vérité pour ce système.
(ii) Écrivez l'équation logique sous la forme SOP.
(iii) Réalisez le circuit en utilisant des portes ET-OU.
5
1
Réponse :
0 1
AMPO
NON = 0
ULE
FOURNI
R
Fig.4 (a) Schéma de

circuit
Un éclairage d'escalier est commandé par deux interrupteurs S1 et S2 , un en haut de l'escalier
et un autre en bas de l'escalier. Le schéma de circuit du système est illustré à la fig.4 (a).
(i) La table de vérité du système est donnée dans la table de vérité 4.1
S1 S2 L
0 0 0
0 1 1
1 0 1
1 1 0
Tableau 4.1
(ii) L'équation logique du système est donnée par L = S 1 S 2 + S 1 S 2
5
2
(iii) La réalisation du circuit utilisant des portes ET-OU est illustrée à la figure 4 (b).
12
Fig.4 (b) Schéma logique du système
Q.27 Minimiser la fonction logique suivante à l'aide de K-maps et réaliser à l'aide de portes NAND et
NOR.
F ( UNE , B , C , D ) = ∑ m ( 1 , 3 , 5 , 8 , 9 , 11 , 15 ) + d ( 2 , 13 ) (9)
Réponse :
Minimisation de la fonction logique F(A, B, C, D) = ∑ m(1,3,5,8,9,11.15) + d(2,13) à l'aide
de K-maps et réalisation à l'aide de portes NAND et NOR
(i) La carte de Karnaugh pour la fonction logique est donnée dans le tableau 4.1
L'expression logique minimisée sous forme SOP est F = A BC + C D + B D + AD

L'expression logique minimisée sous forme POS est F = (A + B + C ) ( C +D) ( B +D)
(A+D)
(ii) Réalisation de l'expression à l'aide de portes NAND :

L'expression logique minimisée sous forme SOP est F = A BC + C D + B D + AD et le
schéma logique de l'expression simplifiée est donné sur la figure 4(c).
5
3
Fig.4 (c) Diagramme Logique
(iii) Réalisation de l'expression à l'aide de portes NOR :

L'expression logique minimisée sous forme POS est F = (A + B + C ) ( C +D) ( B +D)
(A+D) et le schéma logique de l'expression simplifiée est donné sur la figure 4(d).
ABCD
Fig.4 (d) Diagramme logique
Q.28 Concevoir un multiplexeur 4 à 1 en utilisant la fonction à trois variables donnée par F ( A , B , C )

=∑m(1,3,5,6) (7)
Réponse :
Conception d'un multiplexeur 4 à 1 en utilisant la fonction à trois variables donnée par
F(A,B,C) = ∑ m(1,3,5,6)
La fonction F(A,B,C) = ∑ m(1,3,5,6) peut être implémentée avec un multiplexeur 4 pour 1
comme le montre la figure 7(a). Deux des variables, B et C, sont appliquées aux lignes de
sélection dans cet ordre, c'est-à-dire que B est connecté à S 1 et C à S 0 . Les entrées du
multiplexeur sont 0, I, A et A'. Lorsque BC = 00, sortie F = 0 puisque I 0 = 0. Par
conséquent, les deux termes m 0 = A' B' C' et m4 = A B' C' produisent une sortie 0, puisque la
sortie est 0 lorsque BC = 00 quelle que soit la valeur de A.
Lorsque BC = 01, sortie F = 1, puisque I 1 = 1. Par conséquent, les deux termes m 1 =A' B'C
et
5
4
m 5 = AB'C produit une sortie 1, puisque la sortie est 1. lorsque BC = 01 quelle que soit la
valeur de A.
Lorsque BC = 10, l'entrée I 2 est sélectionnée. Puisque A est connecté à cette entrée, la sortie
sera égale à 1 uniquement pour le minterm m 6 = ABC', mais pas pour le minterm m 2 = A'
BC', car lorsque A' = I, alors A = 0, et puisque I 2 = 0, nous avons F = 0.
Enfin, lorsque BC = 11, l'entrée I 3 est sélectionnée. Puisque A' est connecté à cette entrée, la
sortie sera égale à 1 uniquement pour le minterm m 3 = A' BC, mais pas pour m 7 = ABC.
Ceci est donné dans la table de vérité présentée dans le tableau n° 7.1.
Minterme UN B C F
0 0 0 0 0
1 0 0 1 1
2 0 1 0 0
3 0 1 1 1
4 1 0 0 0
5 1 0 1 1
6 1 1 0 1
7 1 1 1 0
Tableau 7.1 Table de vérité
B o-
C o-
5
5
Fig.7 (b) Schéma logique du multiplexeur 4X1
Q.29 Trouvez le temps de conversion d'un convertisseur A/D à approximation successive qui utilise
une horloge de 2 MHz et une échelle binaire de 5 bits contenant une référence de 8 V. Quel est
le taux de conversion ?
(4)
Réponse :
Données données :
Fréquence de l'horloge (F) = 2 MHZ
Nombre de bits (n) = 5
n° 5
(i) Temps de conversion (T) = = = 2,5 µsec
fréquence d'horloge 2 X 10 6
(ii) Taux de conversion = = = 400 000 conversions/s
T 2,5X10-6
Q.30 Un convertisseur N/A en échelle R-2R 6 bits a une tension de référence de 6,5 V. Il répond aux
normes de linéarité. Trouver
(i) La résolution en pourcentage.
(ii) La tension de sortie pour le mot 011100. (4)
Réponse :
Données données Nombre de bits (n) = 6
Tension de référence (V R ) = 6,5 V
Pour le convertisseur D/A échelle R-2R,
(i) La résolution en pourcentage est donnée par = = = 1.59 %
2 - 1 2 - 1 63
n 6
(ii) La tension de sortie ( VO ) du convertisseur N/A en échelle R-2R 6 bits pour le mot
011100 est donnée par
VO=2Rn [ une n - 1 ,2 n - 1
+ une n - 2 , 2n - 2
+ + une 1 2 1 + une 0 2 0 ]
5
6
V = 6,5 [ 0,2 6 - 1
+1X25 - 1
+1X24 - 1
+1X23 - 1
+0X22 - 1
+0X20 ]
Ô26
[
V O = 6,5 2 4 + 2 3 + 2 2 ]
26
VO = 2,84 V.
5
7
Q.31 Convertissez 2222 en nombre (4)

hexadécimal.
Réponse
: 2222
16 138 14f
16 8 10 =8AE
0 8
Q.32 Soustrayez –27 de 68 en utilisant les compléments à 2. (6)
Réponse :
68-(-27)=68-(-27)en utilisant le complément à 2
Représentation du complément à 2 de 68=01000100(64+4)
Représentation du complément à 2 de - (-27) = 00011011 =+ 27
11100101 =-27 en complément à 2
Ajoutez maintenant 68 et 27
68 01000100
-(-27) +00011011
95 010111111
Ce qui est égal à +95
Divisez ( 101110 ) 2 par ( 101 ) 2 . (4)

Q.33
Répons
e:
101
000110
101
001
Quotient -1001
Reste -001
Q.34 Prouvez les identités suivantes en utilisant l’algèbre booléenne :

(i) ( UNE + B ) ( UNE + AB ) C + UNE ( B + C ) + AB + ABC =
(
C ( UNE + B ) + UNE B + C
(iii) AB + A + AB = 0.
). (9)
Réponse :
(i) (A+B)(A+A'B')C+A'(B+C')+A'B+ABC
=C(A+B)+A'(B+C')
LHS (A+B)(A+A'+B')C+A'B+A'C'+A'B+ABC
5
8
= (A+B)(1+B')C+A'B+ A'C'+ABC comme (A+A'=1)
= (A+B).1.C+A'B+ A'C'+ABC
= AB+AC+A'B+ A'C'+ABC
= ABC+AB+ABC+AC+A'B+A'C' AB(C+1)+AC(B+1) +A'B+ A'C'
= AB+AC+A'B+ A'C'
= C(A+B) + A'(B+C') = RHS
Donc prouvé
(ii) UNE ( UNE . B ). B ( UNE . B ) = UNE ⊕B

Prenons X = A ( A . B )
Y = B ( UNE . B )
NUMÉRIQUES.............................................................................................................................24
D =D..........................................................................................................................................67
DESCRIPTIFS..............................................................................................................................79
3
+ 2 + 1 + 0 - je............................................................................................................................94
+ D0
.....................................................................................................................................................94
, 2+4............................................................................................................................................94
je..............................................................................................................................................153
[ 4 b 2 + 2 b 1 + 1 b 0 ]............................................................................................................153
1 tonne V...........................................................................................................................................180
V = - - Vdt = - — t.......................................................................................................................180
TJ, Lieutenant.......................................................................................................................180
En combinant maintenant X & Y de 1 & 2 ci-dessus, nous avons LHS en 3

comme :
((A+B')(A'+B))'
=[AA'+BB+A'B'+AB]'
=(AB+A'B')'
=A XOR B = RHS
Donc prouvé
(iii) ((AB)' +A'+AB)'=0
LHS
( AB + A + AB )
′ ′
= (1 + A ) puisque AB + AB = 1
′
= 1 puisque 1 + A = 1 ′
= 0 = RHS donc prouvé
Q.35 Un circuit combinatoire a 3 entrées A, B, C et une sortie F. F est vrai pour les combinaisons
5
9
d'entrées suivantes
A est faux, B est vrai
A est faux, C est vrai
A, B, C sont faux
A, B, C sont vrais
6
0
(i) Écrivez la table de vérité pour F. Utilisez la convention True=1 et False = 0.
(ii) Écrivez l'expression simplifiée de F sous la forme SOP.
(iii) Écrivez l’expression simplifiée de F sous forme POS.
(iv) Dessinez un circuit logique en utilisant un nombre minimum de portes NAND à 2
entrées. (7)
Réponse :
(i) Faire la table de vérité
UN B C F
0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1
A est faux, b est vrai Pour les deux valeurs de c, F est vrai.
(ii) Une expression simplifiée pour F peut être trouvée par K-map
ABC 00 01 11 10 |
0 1 1 1 1
1 0 0 1 0
Sous forme de SOP

F = A'+BC
(iii) Expression simplifiée pour F sous forme POS
I. Dans le formulaire POS MINIMISER LES ZÉROS F'=AB'+AC'
II. F=A'+BC prendre le complément deux fois
F'=( A'+BC)'=(A.(BC)') F”=F=(A.(BC)')'
(iv) Circuit logique utilisant un nombre minimum de portes NAND à 2 entrées
Q.36 Réduire la fonction logique
⋅
F ( A,B,C,D ) = Π M ( 1, 2, 3, 8, 9, 10, 11,14 ) d ( 7, 15 )
Utilisez la carte de Karnaugh. Dessinez le circuit logique de la fonction simplifiée à l'aide
de portes NOR
seulement. (7)
6
1
Réponse :
F= ∏ M(1,2,3,8,9,10,11,14).d(7, 15)
F'=B'D+B'C+AC+AB'
En complétant F
F=(B'D+B'C+AC+AB')'
= [(B'D)'(B'C)'(AC)'(AB')']'
= (B+D')(B+C')(A'+C')(A'+B)
Prendre le complément en deux fois et sans ouvrir le bracket
F=[(B+D')+(B+C')'('A'+C')+(A'+B)]'
Le circuit logique pour la fonction simplifiée utilisant des portes NOR
Q.37 La capacité de la PROM 2K × 16 doit être étendue à 16 K × 16. Recherchez le nombre de puces
PROM requises et le nombre de lignes d'adresse dans la mémoire étendue. (4)
Réponse :
Capacité requise = 16 000 x 16
Puce disponible (PROM) = 2k x 16
Le nombre de puce = 16k x 16 = 8
2k x 16
Capacité totale en mots de la puce = 2 x 2 10
6
2
Ainsi la ligne d'adresse requise pour la puce unique = 11

Dans la mémoire étendue, la capacité de mots 16k = 2 14
Désormais, les lignes d'adresse requises sont 14. Parmi eux, 11 seront communs et 3 seront
connectés au décodeur 3x8.
Q.38 Effectuer la soustraction suivante

(i) 11001-10110 utiliser le complément à 1
(ii) 11011-11001 utiliser le complément à 2 (8)
Réponse :
( je ) 11001 - 10110
1's Compliment de 10110 = 01001
11001
+01001
100010
Ajoutez 1 et ignorez le report.
La réponse est 00011 = 3.
(ii) 11 011 – 11 001 = A – B
Complément à 2 de B = 00111
11011
+00111
100010
Ignorez le report pour obtenir une réponse comme 00010 = 2.
Q.39 Réduisez l' équation suivante à l'aide de la k-map

Y = ABC + ACD + AB + ABCD + ABC (8)
Réponse :
Y = ABC + ACD + AB + ABC
Y = ABCD+ABCD+ABCD+ ABCD + ABCD + ABCD
+ ABCD + ABCD + ABCD + ABCD + ABCD
ABVCD 00 01 11 10 p
E
00 1 1 1 1
01 0 0 0 0
11 1 0 0 1
10 _ 1 1 1 1
f=B +AD
ANNONCE
Q.40 Écrivez l'expression de la fonction booléenne
6
3
F (A, B, C) = ∑ m (1,4,5,6,7) sous forme POS standard. (8)
Réponse :
f ( A,B,C ) = Σ M ( 1,4,5,6,7 ) sous forme POS standard
F=m1+m4+m5+m6+m7
F = Σm (1,4,5,6,7)
= ∏M (0,2,3)
=M0M2M3
= (A+B+C)(A+B+C)(A+B+C)
Q.41 Concevoir un multiplexeur 32:1 en utilisant deux multiplexeurs 16:1 et un multiplexeur 2:1.
(8)
Réponse :
Pour concevoir un MUX 32 X 1 en utilisant
Deux MUX 16 X 1 et un 2 X 1
Il y a au total 32 lignes d'entrée et une ligne O/P. Le MUX 2 X 1 transmettra l'une des
deux E/P à la sortie en fonction de sa ligne de sélection M. Pour M = 0, le MUX
supérieur (I 0 – I 15) sera sélectionné et M = 1 MUX inférieur (I 16 – I 31 ) sera sélectionné.
Q.42 Implémentez la fonction suivante en utilisant un décodeur de 3 lignes à 8 lignes.

S (A,B,C) = ∑m (1,2,4,7)
C (A,B,C) = ∑m ( 3,5,6,7) (8)
Réponse :
S (A, B, C) = m (1,2,4,7)
C (A, B, C) = m (3,5,6,7)
Il s'agit de la sortie complète de l'additionneur sous forme de somme (S) et de retenue ( C ).
Nous savons que le décodeur de 3 à 8 lignes génère tous les minterms de 0 à 7. Dans le
décodeur illustré sur la figure, Do correspond au minterm m o , et ainsi de suite. Ainsi, en
effectuant un OR sur les sorties appropriées du décodeur, nous pouvons implémenter ces
fonctions.
6
4
Q.43 Effectuer les opérations suivantes en utilisant la méthode du complément à 2 :

(je) 23 – 48 (ii) – 48 – 23 (4)
Réponse :
(i) 23 - 48
Ajoutez-les
23 010111
- (- 48) +010000
71 100111
(ii) – 48 - 23 = - 48 + (-23)
-48 = 1 1 0 1 0 0 0 0
-23 = 1 1 1 0 1 0 0 1
1 1 0 1 1 1 0 0 1 = -71
je
Le transport est rejeté
Q.44 Démontrer les identités booléennes suivantes en utilisant les lois de l'algèbre booléenne :
(i) ( UNE + B )( UNE + C ) = UNE + BC
(ii) ABC + ABC + ABC = A ( B + C ) (4)
Réponse :
(i) (A+B)(A+C)=A+BC
LHS AA+AC+AB+BC=A+AC+AB+BC
OU A((C+1)+A(B+1))+BC
OU A+A+BC
OU A+BC = RHS
Donc prouvé
(ii) ABC+AB'C+ABC'=A(B + C)
LHS AC(B+B')+AB(C+C')
OU AC+AB
OU A(B+C)= RHS
Donc prouvé
6
5
Q.45 La carte de Karnaugh pour une fonction SOP est donnée ci-dessous sur la figure 1. Déterminer le
simplifié (5)
Expression
Répo
nseSOP.
booléenne :
Q.46 Une certaine

mémoire a une capacité de 4K × 8
(i) Combien de lignes d'entrée et de sortie de données possède-t-il ?
(ii) Combien de lignes d'adresse possède-t-il ?
(iii) Quelle est sa capacité en octets ? (5)
Réponse :
(i) capacité disponible =4Kx8 = 2 10 x2 10 x 8 = 2 12 x8
Comme dans le 4Kx8, le deuxième nombre représente le nombre de bits dans chaque
mot, donc le nombre de lignes d'entrée de données sera de 8 (également les lignes de
sortie de données).
(ii) Il dispose d'un total de 4K (2 12 ) lignes d'adresse nécessaires pour adresser 2 12
emplacements.
(iii) Sa capacité en octets est de 4 Ko octets .
Q.47 Un DAC 5 bits produit une tension de sortie de 0,2 V pour une entrée numérique de 00001.
Trouvez la valeur de la tension de sortie pour une entrée de 11111. Quelle est la résolution de
ce DAC ? (6)
Réponse :
Pour la sortie numérique de 00001
6
6
La tension de sortie est = 0,2 volt = Résolution

La sortie = 0,2x31 = 15,5 volts
Résolution = (0,2 volts)/(15,5 V) x100 = 1,290
6
7
Q.48 Un CAN à approximations successives de 8 bits a une résolution de 20 mV. Quel sera son
numérique
sortie pour une entrée analogique de (4)
2,17V ?
Réponse :
Résolution =20mv
Entrée analogique = 2,17 V
Valeur
équivalente=(2,17)/(2,17)=108,5
Valeur binaire équivalente =
Q.49 Un microprocesseur utilise des puces RAM d'une capacité
de 1024 × 1.
(i) Combien de puces seront nécessaires et combien de lignes d’adresse seront
connectées pour fournir une capacité de 1 024 octets.
(ii) Combien de puces seront nécessaires pour obtenir une mémoire d'une capacité de
16 Ko. (5)
Rép
(onse
i ) Puces disponibles = 1024 x 1
capacitéCapacité requise = capacité 1024 x 8
1024X8
Nombre de
jetons = 1024X1
Nombre de lignes d'adresse requises = 10 (soit 1024 = 2 10 )
Comme la capacité des mots est la même (1024), les mêmes lignes d'adresse seront
connectées à toutes les puces.
(ii)
16X1024X8
Nombre de puces = 128
requises = 1024X1
Q.50 Trouvez l'expression booléenne du circuit logique illustrée à la figure 1 ci-dessous et réduisez-
la en utilisant
Algèbre de (6)
Boole.
Réponse :
Y = (AB)' + (A' + B)'
= A' + B' + AB' En utilisant le théorème de Demorgan.
= A' + B'(1+A)
= A' + B' Puisque 1+A=1
Q.51 Implémentez la fonction suivante à l'aide d'un multiplexeur 4 vers 1.

Oui ( UNE, B, C ) = ∑ ( 2,3,5,6 ) (8)
6
8
Réponse :
Y(A,B,C)= ∑ (2,3,5,6)
Prenons B, C comme bits de sélection et A comme entrée. Pour décider de l'entrée que
nous écrivons.
Y = A'BC'+A'BC+AB'C+ABC'
= 0 si B=0, C=0
= A si B=0, C=1
= 1 si B=1, C=0
= A' si B=1, C=1
L'implémentation correspondante est illustrée dans la figure. Ainsi
Q.52 Concevoir un compteur ascendant synchrone mod-12. (8)
Réponse :
Concevez un compteur synchrone mod 12 à l'aide de bascules D.
J'indique le tableau
État actuel État suivant Entrées D requises
UN B C D UN B C D D.A. D.B. D.C. DD
0 0 0 0 0 0 0 1 0 0 0 1
0 0 0 1 0 0 1 0 0 0 1 0
0 0 1 0 0 0 1 1 0 0 1 1
0 0 1 1 0 1 0 0 0 1 0 0
0 1 0 0 0 1 0 1 0 1 0 1
0 1 0 1 0 1 1 0 0 1 1 0
0 1 1 0 0 1 1 1 0 1 1 1
0 1 1 1 1 0 0 0 1 0 0 0
1 0 0 0 1 0 0 1 1 0 0 1
1 0 0 1 1 0 1 0 1 0 1 0
1 0 1 0 1 0 1 1 1 0 1 1
1 0 1 1 0 1 0 0 0 1 0 0
6
9
Dessinez d'abord la table d'état contenant l'état présent, l'état suivant et l'entrée de bascule requise pour
donner la transition. La bascule D donne le même résultat que l'état suivant lui-même. Résolvez ensuite
en utilisant K cartes pour découvrir D A D B D C D D pour tous les états.
Les états inutilisés sont 1100,1101,1110,1111, ils peuvent être traités comme des conditions
indifférentes de la table. Dessinez des cartes de Karnaugh pour D A , D B , D C et D D comme suit et
obtenez des expressions booléennes pour elles.
7
0
ABC 00 11 10
01 CD
D CD CD CD
00 0 1 0 1> CD
UN B
01
0 1 0 1
UN B
11
UN B
X X X X
MiT
10 0
UN B 1 0 1
De = CD + CD
AE/ CD 00 01 11 10
CD CD CD CD
00 1 0 0 1
UN B
01
1 0 0 1
UN B
11
UN B
X X X X
10 1 0 0 1
UN B
D =D
D•
7
1
Schéma logique du compteur synchrone mod-12
Q.53 Déterminez combien de bits d'ADC sont nécessaires pour obtenir une résolution de 0,5 mV si le
maximum
la tension à pleine échelle est de 10 V. (8)
Réponse :
Résolution = 0,5 mv
Sortie à pleine échelle = + 10 V
%résolution =(5mv)/10x100=0,05%
Nombre de bits =Log 2 (2x1000) = 20
Q.54 Convertissez le nombre décimal 45678 en son nombre équivalent hexadécimal. (4)
Réponse :
(45678) 10 =(B26E) 16
7
2
16 45678
16 2854 14 —•E
16 178 6 —•6
16 11 2 —•2
0 11 —•B
(45678) 10 =(B26E) 16
Q.55 Écrivez la table de vérité de la porte NOR. (4)
Réponse :
U B F
N0 0 1
0 1 0
1 0 0
1 1 0
Q.56 Concevoir un convertisseur de code BCD vers excès de 3 en utilisant un nombre minimum de
portes NAND. Indice:
utiliser les techniques de cartographie k. (8)
Réponse :
Nous faisons d'abord la table de vérité
BCD non ABCD EXCÈS-3 SANS WXYZ
0000 0011
0001 0100
0010 0101
0011 0110
0100 0111
0101 1000
0110 1001
0111 1010
1000 1011
1001 1100
Ensuite, en utilisant K cartes, nous pouvons avoir des fonctions simplifiées pour w, x, y, z comme
indiqué ci-dessous :
7
3
7
4
Implémentation de la porte NAND pour une fonction simplifiée
7
5
W = BD + AD + AB' + BC
En complétant deux fois on obtient
W = ((BD + AD + AB' + BC)')'
= ((BD)' . (AD)' . (AB')' . (BC)')'
X = BC'D + B'D + B'C
En complétant deux fois on obtient
X = BC'D + B'D + B'C
= ((BC'D)' . (B'D)' . (B'C)')'
Y = C'D' + CD
= ((C'D')' + (CD)')'
Z = D'
Schéma logique pour le convertisseur de code BCD vers excès de 3 en utilisant un

nombre minimum de portes NAND
Q.57 À l'aide d'un schéma approprié, expliquez comment convertir une bascule JK en type T.
tongues. (4)
7
6
Réponse :
La bascule donnée est la bascule JK et il est nécessaire de convertir JK en T. Nous
dessinons d'abord le tableau caractéristique de la bascule T, puis relions la transition avec la
table d'excitation de la bascule JK.
QItl T Q[T+1] J. K
Tableau d'excitation
JK Tongues
0 0 un un X Q[t] Q[t+1] J. K
0
1 je 1 X 0 0 0 X
0 1 1 X
1 0 1 X 0
1 Oxy
1 0 X 1 1 1X0
1
Nous résolvons maintenant K cartes pour J et K en considérant T et Q(t) comme entrées.
Le schéma logique convertit une bascule JK en bascule de type T.

Q.58 Un certain nombre de puces mémoire de 256 x 8 bits sont disponibles. Concevoir une
organisation mémoire de 2 K x 8 mémoire. Identifiez les exigences des puces mémoire 256
x 8 et expliquez les détails. (8)
Réponse :
Jetons disponibles = 256x8
Capacité requise = 2048x8
Nombre de jetons=(2048x8)/(256x8)=8=(256=2 8 )
Lignes d'adresse requises pour 2048x8chip=11(2048=2 11 )
7
7
Donc la taille du décodeur=3x8
7
8
Q.59 Convertir ( 177,25 ) 10 en (8)

octal.
Réponse :
(177.25)10 = ( )8
D'abord, nous prenons
une partie entière
177 1
UN Ainsi (177) 10 = (261)
8
22 6
2 2
0
Maintenant comme 0,25 x 8 = 2,00
et 0,00 x 8 = 0
Ainsi (0,25) 10 = (0,2) 8
Par conséquent, Ainsi (177,25) 10 =
(261,2) 8
Q.60 Effectuez la soustraction suivante en utilisant le complément à

1 (8)
(i) 11001 – 10110 (ii) 11011 - 11001
Réponse :
(i) 11001 – 10110 = X – Oui
X = 11001
Complément à 1 de Y = 01001
Somme = 1 00010
Fin du transport = 1
Donc XY = 00011
(ii)11011 – 11001 = X – Oui
X = 11011
Complément à 1 de Y = 00110
Somme = 1 00001
Fin du transport = 1
Donc XY = 00010
Q.61 Prouver les identités suivantes

(i) ABC + ABC + AB C + ABC = C (8)
(ii) AB + ABC + AB + ABC = B + AC
Réponse :
(1) LHS = A'B'C' + A'BC' + AB'C' + ABC'
= A'C' (B' + B) + AC' (B' + B)
= A'C' + AC' [comme B'+B = 1]
= C' (A' + A)
= C' [comme A'+A =1]
7
9
= RHS.
Donc prouvé
(ii) LHS = AB + ABC + A'B + AB'C = B + AC

= B (A + A') + AC (B + B')
= B + AC [comme B + B' = A + A' = 1]
= B + CA
= RHS.
Donc prouvé
Q.62 Trouvez l'expression booléenne du circuit logique illustré ci-dessous. (8)
Réponse :
Sortie de la porte 1 (NAND) = (AB)'
Sortie de la porte 2 (NOR) = (A'+B)'
Sortie de la porte 3 (NOR) = [(AB)' + (A'+B)']'
En appliquant maintenant la loi de De-Morgans, (X+Y)' = X'Y'
et (XY)' = (X'+Y')
[(AB)' + (A'+B)']' = [(AB)']' [(A'+B)']'
= (AB) (A'+B)
= AA'B + ABB
=ABB
=AB.
Q.63 Réduire l' équation suivante à l' aide de k-map

Y = BCD + ABCD + ABCD + ABCD + ABCD (8)
Réponse :
Multiplier le premier terme par (A+A')
Y = A'BC'D' + ABC'D' + A'BC'D + ABC'D + A'BCD + ABCD
= ∑(4,12,5,7,15,13)
= BC' + BD
8
0
Q.64 Implémentez la fonction suivante en utilisant le multiplexeur 8 à 1 Y ( A,B,C,D

(8)
) = ∑ ( 0,1,2,5,9,11,13,15 )
Réponse :
Nous prendrons trois variables B, C et D sur les lignes de sélection et A comme entrée. Il y
a maintenant huit entrées et elles peuvent être 0,1,A ou A' selon la fonction booléenne.
je 0 Je 1 Je 2 je 3 je 4 je 5 je 6 je 7
UN' 0 1 2 3 4 5 6 7
UN 8 9 10 11 12 13 14 15
UN' 1 UN' UN 0 1 0 UN
Maintenant, la réalisation est la suivante :
8
1
Sélectionner des lignes
Q.65 (i) Combien de puces RAM 128 × 8 sont nécessaires pour fournir une capacité de mémoire de 2
048 octets.
(ii) Combien de lignes de bus d'adresse doivent être utilisées pour accéder à 2048 octets de
mémoire. Combien de lignes seront communes à chaque puce ?
(iii) Combien de bits doivent être décodés pour la sélection de puce ? Quelle est la taille du
décodeur ?
(8)
Réponse :
(i) Puces RAM disponibles = 128 x 8
Capacité mémoire requise = 2048 x 8
Nombre de jetons requis = (2048 x 8) / (128 x 8)
= 16.
(ii) Les jetons disponibles ont une taille de 128 x 8. Cela signifie qu'il y a au total 128 (2 7 )
emplacements et que chaque emplacement peut stocker 8 bits. Ainsi, le nombre total de lignes
d'adresse nécessaires pour accéder à 128 emplacements est de 7. Comme sept lignes d'adresse
peuvent adresser 2 à 7 emplacements. Ces sept lignes sont communes à toutes les puces.
Maintenant, pour accéder à 2048 emplacements, nous avons besoin de 11 lignes d'adresse,
car 2048 = 2 11
(iii) Ces lignes d’ordre supérieur seront appliquées à l’entrée du décodeur. Le nombre
d'entrées du décodeur sera de 11 - 7 = 4. La taille du décodeur sera de 4x16. Ces 16 sorties du
décodeur seront connectées à l'entrée de sélection de puce des puces individuelles.
— 4x16
—
Décodeur
— —
Un 6
D 0 ^ Pour sélectionner l'entrée de la
Un puce-1
10
Un
9
Un D 15 ^ Pour sélectionner l'entrée de la

8
8 puce-16
Un 2
7
~
Un 0 À tous les jetons
Q.66 Combien de bits sont requis à l'entrée d'un convertisseur N/A en échelle, s'il doit donner une
résolution de 5 mV et si la sortie pleine échelle est de +5 V. Trouvez la résolution en %age.
(8)
Réponse :
Nous découvrons d’abord le rapport entre la sortie pleine échelle et la résolution = 5 V / 5
mV = 1 000.
Maintenant nombre de bits = log 2 1000 = 10.
Résolution en pourcentage = 5 mV / 5 V * 100 = 0,1 %
Q.67 Un convertisseur A/N à double pente 6 bits utilise une référence de –6 V et une fréquence de 1
MHz.
horloge. Il utilise un nombre fixe de 40 (101 000). Trouvez le temps de conversion maximal.
(4)
Réponse
Le temps T 1 donné par
T1=2NTC où N = non. de bits, T c = période de temps de l'impulsion d'horloge
Étant donné N = 6, T C = 1/ 1 MHz = 1 µs.
Donc T 1 = 2 6 X 10 -6 s = 64 µs.
Q.68 Un convertisseur N/A BCD à 2 chiffres est un type de résistance pondérée avec E R = 1 Volt, avec
R=1M Ω,
Rf = 10KΩ . Trouvez la résolution en pourcentage et en volts. (5)
Réponse
Résolution = 1/2 2 = 0,25 volts.
Comme la résolution est déterminée par le nombre de bits d’entrée du convertisseur D/A ;
Par exemple, un convertisseur à deux bits a 2 2 (4) niveaux de sortie possibles, donc sa
résolution est de 1 partie sur 4.
En pourcentage, ce sera ¼ X 100 = 25 %
En volts, ce sera 0,25 volt.
8
3
PARTIE – III
DESCRIPTIFS
Q.1 Distinguer les termes minimum et les termes maximum. (6)
Réponse : Distinguer les Minterms et les Maxterms :
(i) Chaque terme individuel du formulaire standard Somme des produits est appelé minterm
tandis que chaque terme individuel du formulaire standard Produit des sommes est appelé
maxterm.
(ii) La lettre non barrée représente les 1 et la lettre barrée représente les 0 en termes minimum,
tandis que la lettre non barrée représente les 0 et les lettres barrées représentent les 1 en termes
maximum.
(iii) Si un système a des variables A, B, C alors les minterms seraient sous la forme ABC, tandis
que le maxterm serait sous la forme A+B+C.
(iv) La désignation minterme pour l'expression à trois variables est
Oui= ∑ m (1, 3, 5, 7)
Où la majuscule ∑ représente le produit et m représente les termes.
Nombre décimal 1 Correspond à nombre binaire001ou ABC
Nombre décimal 3 Correspond à nombre binaire011ou Un BC
Nombre décimal 5 Correspond à nombre binaire101ou ABC
Nombre décimal 7 Correspond à nombre binaire111ou ABC.
Attendu que la désignation Maxterm pour l'expression à trois variables soit
Oui= ∏ M (0, 1, 3, 4)
Où la majuscule ∏ représente le produit et M représente maxterms.
Le nombre décimal 0 signifie 000 binaire et le terme est A+B+C
Le nombre décimal 1 signifie binaire 001 et le terme est A+B+ C
Le nombre décimal 3 signifie le binaire 011 et le terme est A+ B + C
Le nombre décimal 4 signifie 100 binaire et le terme est A + B + C
Q.2 Que sont les portes universelles. Construisez un circuit logique en utilisant des portes NAND uniquement
pour l'expression x = A . (B+C). (7)
Réponse :
Portes universelles : les portes NAND et NOR sont connues sous le nom de portes universelles.
Les portes ET, OU, NON peuvent être réalisées en utilisant l’une de ces deux portes. L'ensemble
du système logique peut être implémenté en utilisant l'une de ces deux portes. Ces portails sont
plus faciles à réaliser et consomment moins d’énergie que les autres portails.
La construction d'un circuit logique pour l'expression X = A (B + C) utilisant des portes NAND
est illustrée à la fig.4 (b)
8
4
(AB) (AC) = AB + AC
U
N
C
Fig.4 (b) Diagramme logique pour l'expression X = A (B + C)

Q.3 Mentionner les différentes familles logiques IC. (7)
Réponse :
Diverses familles logiques de circuits intégrés : les circuits intégrés numériques sont fabriqués
en utilisant les technologies bipolaires ou unipolaires et sont appelés famille logique bipolaire ou
famille logique unipolaire.
I Familles logiques bipolaires :
Il existe deux types d'opérations dans les familles logiques bipolaires
1. Familles logiques saturées
2. Familles logiques non saturées
1. Familles logiques saturées : dans la logique saturée, les transistors du circuit intégré
sont pilotés jusqu'à saturation.
(i) Logique résistance-transistor (RTL).
(ii) Logique de transistor à couplage direct (DCTL)
(iii) Logique d'injection intégrée (I²L)
(iv) Diode-Transistor Logique (DTL)
(v) Logique à seuil élevé (HTL)
(vi) Logique transistor-transistor (TTL)
2. Logique non saturée : En logique non saturée, les transistors ne sont pas amenés à
saturation.
(i) Schottky TTL
(ii) Logique couplée à l'émetteur (ECL)
II Familles logiques unipolaires :
Les dispositifs MOS sont des dispositifs unipolaires et seuls les MOSFET sont utilisés dans
les circuits logiques MOS. Les familles logiques MOS sont
(i) PMOS
(ii) NMOS, et
(iii) CMOS
alors que dans le PMOS, seuls les MOSFET à canal P sont utilisés et dans le NMOS, seuls
les MOSFET à canal N sont utilisés, dans le MOS complémentaire (CMOS), les MOSFET
à canal P et N sont utilisés et sont fabriqués sur la même puce de silicium.
Q.4 Qu'est-ce qu'un demi-additionneur ? Expliquez un demi-additionneur à l'aide d'une table de vérité et d'un
diagramme logique. (10) Réponse :
Demi-additionneur : Un circuit logique pour l'addition de deux nombres d'un bit est appelé
demi-additionneur. Le processus d'addition est illustré dans la table de vérité présentée dans le
tableau 6.1. Ici A et B sont les deux entrées et S (SUM) et C (CARRY) sont deux sorties.
8
5
U B S C
N
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
Tableau 6.1 Table de vérité pour le demi-additionneur
À partir de la table de vérité, nous obtenons les expressions logiques pour les sorties S et C telles que
S = UN B + UN B
C = AB
Le schéma logique d'un demi-additionneur utilisant des portes est illustré à la fig.6 (a).
AO
B o-
Fig.6 (a) Schéma logique pour un demi-additionneur
Q.5 À l'aide d'un schéma logique approprié, expliquez le fonctionnement d'un multiplexeur 1 à 16. (7)
Réponse :
Fonctionnement d'un démultiplexeur 1 à 16 : un démultiplexeur récupère les données d'une ligne
et les dirige vers l'une de ses N sorties en fonction de l'état des entrées sélectionnées. Si le nombre
de lignes de sortie est N (16), le nombre de lignes de sélection m est donné par 2 m = Nie, 2 4 = 16.
Ainsi, le nombre de lignes de sélection requises pour un démultiplexeur 1 à 16 est de 4. Le tableau
7.1 montre la table de vérité du démultiplexeur 1 à 16. L'entrée peut être envoyée à l'une des 16
sorties, D 0 à D 15 . Si DCBA = 0000, l'entrée passe à D 0 . Si DCBA = 0001, l'entrée passe à D 1 et
ainsi de suite.
La figure 7 (a) montre le schéma logique d'un démultiplexeur 1 à 16, composé de 8 portes NON, 16
portes NAND, une ligne d'entrée de données (G), 4 lignes de sélection (A, B, C, D) et 16 lignes de
sortie (D 0 , D 1 , D 2 D16 ). Les 8 portes NON empêchent une charge excessive de la source
motrice. Une ligne d'entrée de données G est implémentée avec une porte NON-OU utilisée comme
porte ET négative. Un niveau bas dans chaque entrée G1 et G2 est nécessaire pour rendre la sortie G
élevée . La sortie G de validation est l'une des entrées des 16 portes NAND. G doit être élevé pour que
les portes soient activées. Si la porte de validation n'est pas activée, alors les seize sorties du
multiplexeur seront à l'état haut quel que soit l'état des lignes de sélection A, B, C, D.
8
6
Démulti Sélection Logique Sorties du
démultiplexeur
plexeur Lignes
Fonction D0J1 J2 J 3 J4 J5 J 13 J 14 J 15
J 6 J 7 J 8 J 9 J 10 J 11 J 12
Saisir DRASA
0 0 000 D C BA 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
1 0 001 DCBA 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1
2 0 010 D C BA 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1
3 0 011 D C BA 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1
4 0 100 D C BA 1 1 1 1 0 1 1 1 1 1 11 1 1 1 1
5 0 101 DCBA 1 1 1 1 1 0 1 1 1 1 1 11 1 1 1
6 0 110 D CB A 1 1 1 1 1 1 0 1 1 1 1 11 1 1 1
7 0 111 D ABC 1 1 1 1 1 1 1 0 1 1 1 11 1 1 1
8 1 000 D C BA 1 1 1 1 1 1 1 1 0 1 1 11 1 1 1
9 1 001 DCBA 1 1 1 1 1 1 1 1 1 0 1 11 1 1 1
10 1 010 DCBA 1 1 1 1 1 1 1 1 1 1 0 1 11 1 1
11 1 011 D C BA 1 1 1 1 1 1 1 1 1 1 1 0 1 1 11
12 1 100 CC BA 1 1 1 1 1 1 1 1 1 1 1 1 0 1 11
13 1 101 DC B A 1 1 1 1 1 1 1 1 1 1 1 1 1 0 11
14 1 110 DCB A 1 1 1 1 1 1 1 1 1 1 1 1 1 1 01
15 1 111 DRASA 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0
Tableau 7.1 Table de vérité du démultiplexeur 1 à 16
8
7
Fig.7 (a) Schéma logique du multiplexeur 1 à 16 De
8
8
Q.6 . Avec un schéma logique et une table de vérité pertinents, expliquez le fonctionnement d'une porte
EX-OR à deux entrées.
(7)
Réponse :
Porte EX-OR à deux entrées : une porte OU exclusif (EX-OR) reconnaît les mots qui ont
un nombre impair de un. La figure 7 (b) montre le schéma logique d'une porte EX-OR et la
figure 7 (c) montre le symbole d'une porte EX-OR. La porte ET supérieure donne une sortie
A B et la porte ET inférieure donne une sortie A B .
Un o-
BG-
Fig.7 (b) Schéma logique de la porte

EX-OR
Fig.7 (c) Symbole de la porte EX-OR
Par conséquent, l’équation de sortie devient Y = A B + A B = A EX-OR B = A ⊕ B

Si A et B sont tous deux faibles, la sortie est faible. Si A ou B (pas les deux) sont élevés (et
l'autre est faible), la sortie est élevée. Si A et B sont tous deux élevés, la sortie est faible.
Ainsi, la sortie est 1 lorsque A et B sont différents. Le tableau 7.2 montre la table de vérité
pour la porte EX-OR.
UN B Oui ( AB + AB )
0 0 0
0 1 1
1 0 1
1 1 0
Tableau 7.2 Table de vérité de la porte EX-OR
Q.7 À l'aide de bascules JK cadencées et de formes d'onde, expliquez le fonctionnement d'un système à
trois bits.
compteur d'ondulations binaire. Écrivez une table de vérité pour les transitions (14)
d'horloge.
8
9
Réponse :
Compteur d'ondulation binaire 3 bits : dans les compteurs d'ondulation, toutes les
bascules ne sont pas cadencées simultanément et les bascules ne changent pas d'état
exactement en même temps. Un compteur binaire à 3 bits a un maximum de 2 à 3 états, soit
8 états, ce qui nécessite 3 bascules. Le mot Compteur Binaire désigne un compteur qui
compte et produit des sorties binaires 000 001 010 à 111. Il passe par une séquence binaire
de 8 états différents (c'est-à-dire de 0 à 7). La figure 8 (a) montre le circuit logique d'un
compteur d'ondulation binaire à 3 bits composé de 3 bascules JK déclenchées par front.
Comme indiqué par les petits cercles à l'entrée CLK du flip flops, le déclenchement se
produit lorsque l'entrée CLK reçoit un front négatif. Q 0 est le bit le moins significatif
(LSB) et Q 2 est le bit le plus significatif (MSB). Les bascules sont connectées en série. La
sortie Q 0 est connectée à la borne CLK de la deuxième bascule. La sortie Q 1 est connectée
à la borne CLK de la troisième bascule. Il est connu sous le nom de compteur d'ondulations
car le carry se déplace à travers les tongs comme une ondulation sur l'eau.
Fonctionnement : initialement, le CLR est rendu bas et toutes les bascules sont
réinitialisées, donnant une sortie Q = 000. Lorsque CLR devient High, le compteur est prêt
à démarrer. Lorsque le LSB reçoit son impulsion d'horloge, sa sortie passe de 0 à 1 et la
sortie totale Q = 001. Lorsque la deuxième impulsion d'horloge arrive, Q 0 se réinitialise et
est transporté (c'est-à-dire que Q 0 passe de 1 à 0 et la deuxième bascule recevra l'entrée
CLK). Maintenant, le résultat est Q = 010. La troisième impulsion CLK change Q 0 en 1,
donnant une sortie totale Q = 011. La quatrième impulsion CLK provoque la
réinitialisation et le report de Q 0 et Q 1 se réinitialise et se poursuit également, donnant une
sortie totale Q = 100 et le processus continue. L'action est illustrée dans le tableau 8.1. Le
nombre d'états de sortie d'un compteur est appelé Module (ou Mod). Un compteur Ripple
avec 3 bascules peut compter de 0 à 7 et est donc connu sous le nom de compteur Mod-8.
État du Ques Ques Q0

compteur tion 2 tion 1
0 0 0 0
1 0 0 1
2 0 1 0
3 0 1 1
4 1 0 0
5 1 0 1
6 1 1 0
7 1 1 1
Tableau.8.1 Séquence de comptage d'un compteur d'ondulation binaire à 3 bits
9
0
HORLO
GE
LÉGUMI
CLAIR
Fig.8 (a) Schéma logique du compteur d'ondulation binaire à 3 bits
Les compteurs d'ondulation sont simples à fabriquer mais présentent le problème que le report doit se
propager à travers un certain nombre de bascules. Les temps de retard de toutes les bascules sont
ajoutés. Ils sont donc très lents pour certaines applications. Un autre problème est que des impulsions
indésirables se produisent à la sortie des portes.
Fig.8 (b) Chronogramme du compteur d'ondulation binaire à 3 bits

Le chronogramme est présenté sur la figure 8 (b). FF 0 est la bascule LSB et FF 2 est la bascule MSB.
Puisque FF0 reçoit chaque impulsion d'horloge, Q0 bascule une fois par front d'horloge négatif, comme
le montre la figure 8 (b). Les bascules restantes basculent moins souvent car elles reçoivent un front
d'horloge négatif des bascules précédentes. Lorsque Q 0 passe de 1 à 0, FF 1 reçoit un front négatif et
bascule. De même, lorsque Q 1 passe de 1 à 0, FF 2 reçoit un front négatif et bascule. Enfin lorsque Q 2
passe de 1 à 0, FF 3 reçoit un front négatif et bascule. Ainsi, chaque fois qu'une bascule se réinitialise à
0, la bascule immédiatement supérieure bascule.
Ce compteur est appelé compteur d'ondulation car la 8ème impulsion d'horloge est appliquée, le front
arrière de la 8ème impulsion provoque une transition dans chaque bascule. Q 0 passe de haut en bas,
cela fait passer Q 1 de haut en bas, ce qui fait passer Q 2 de haut en bas, ce qui fait passer Q 3 de haut en
bas. Ainsi, l’effet se répercute sur le compteur. C'est le retard provoqué par cette ondulation qui
entraîne une limitation de la fréquence maximale du signal d'entrée.
9
1
Q.8 À l'aide de bascules D et de formes d'onde, expliquez le fonctionnement d'un registre à décalage SISO 4
bits. (14)
Réponse :
Registre à décalage d'entrée série - sortie série : La figure 9 (a) montre un registre à décalage
d'entrée série - sortie série de 4 bits composé de quatre bascules D FF 0 , FF 1 , FF 2 et FF 3 .
Comme indiqué, il s'agit d'un dispositif déclenché par front positif. Le fonctionnement de ce
registre pour les données 1010 est donné dans les étapes suivantes.
Fig.9 (a) Schéma logique du registre à décalage entrée série – sortie série 4 bits
Fig.9 (b) Formes d'onde de sortie du registre de sortie série d'entrée série 4 bits
1. Le bit 0 est entré dans la ligne d'entrée de données. D 0 = 0, la première impulsion d'horloge est
appliquée, FF 0 est réinitialisé et stocke 0.
2. Le bit 1 suivant est entré. Q 0 = 0, puisque Q 0 est connecté à D 1 , D 1 devient 0.
3. La deuxième impulsion d'horloge est appliquée, le 1 sur la ligne d'entrée est décalé en FF 0 car
FF 0 est défini. Le 0 qui était stocké dans FF 0 est décalé dans FF 1 .
4. Le bit suivant 0 est entré et la troisième impulsion d'horloge est appliquée. 0 est entré dans FF 0 ,
1 stocké dans FF 0
est décalé vers FF 1 et 0 stocké dans FF1 est décalé vers FF 2.
5. Le dernier bit 1 est entré et la 4ème impulsion d'horloge est appliquée. 1 est entré dans FF 0 , 0
stocké dans FF 0
est décalé vers FF 1 , 1 stocké dans FF 1 est décalé vers FF 2 et 0 stocké dans FF2 est décalé
vers FF 3 .
9
2
Ceci termine l'entrée en série des données 4 bits dans le registre. Maintenant le LSB 0 est sur la
sortie Q 3 .
6. Impulsion d'horloge 5 est appliqué. LSB 0 est décalé. Le bit 1 suivant apparaît sur la sortie
Q3.
7. Impulsion d'horloge 6 est appliqué. Le 1 sur Q 3 est
décaléet 0 apparaît sur la sortie Q 3 .
8. Impulsion d'horloge 7 est appliqué. 0 sur Q 3 est
décalé.Maintenant, 1 apparaît sur la sortie Q 3 .
9. Impulsion d'horloge 8 est appliqué. 1 sur Q 3 est décalé.
10. Lorsque les bits sont décalés (sur l'impulsion CLK 5 à 8), davantage de bits de données peuvent
être saisis.
Q.9 À l'aide de l'échelle binaire R-2R, expliquez le fonctionnement d'un convertisseur N/A 4 bits (14)
Réponse :
Méthode de réseau à échelle R-2R : Dans une méthode de réseau à échelle R-2R de conversion
numérique-analogique, quel que soit le nombre de bits du DAC, seules deux valeurs pratiques de
résistances sont nécessaires dans un rapport de 1 : 2, comme illustré sur la figure 10 ( un). Un
réseau à échelle R-2R basé sur un courant de référence constant. Dans le circuit de la figure 10(a),
les points G sont la masse réelle et les points G' sont la masse virtuelle. Par conséquent, le
potentiel de tous les G s et G' s est nul. Entre la masse (réelle ou virtuelle) et le nœud A se trouvent
deux résistances chacune de valeur 2R en parallèle. Par conséquent, cette résistance résultante
entre la terre et le nœud A est R et le courant traversant chacune des résistances 2R connectées au
nœud A doit être le même. Disons que ce courant est I. Alors le courant circulant de A à B à
travers la résistance R est 2I. Ensuite, la résistance totale de la terre au nœud B en passant par le
nœud A devient 2R. De plus, la résistance directement connectée entre la terre et B est également
2R. Ainsi entre le nœud B et la masse il y a deux résistances égales en parallèle chacune de valeur
2R. Par conséquent, la résistance résultante est R et le courant approchant du nœud B des deux
côtés doit être égal. Puisque le courant venant du côté du nœud A est 2I, le courant venant du
nœud B depuis la résistance 2R située en dessous doit également être 2I. Par conséquent, le
courant total approchant du nœud C du côté du nœud B est de 4I. Sur la base de la même logique,
le courant approchant du nœud D du côté du nœud C doit être de 8I et le courant qui l'approche de
la résistance 2R sous le nœud D doit également être de 8I.
9 N/A réseau à échelle R-

Fig.10 (a) Convertisseur
3
2R
Chaque fois que l'un des bits du mot d'entrée numérique D 3 D 2 D 1 D 0 est haut, le commutateur à
transistor correspondant est activé , c'est-à-dire connecté à la masse virtuelle et le courant de cette
branche verticale de l'échelle provient de la sortie, sinon le courant de la branche verticale provient
directement de la terre réelle sans aucun effet sur la sortie. Le courant de sortie (lout) donne donc la
valeur du courant analogique correspondant au mot d'entrée numérique. Ce courant analogique est
converti en tension analogique V o .
Un DAC réseau à échelle 4 bits R-2R basé sur la tension de référence : un convertisseur D/A réseau
à échelle R-2R 4 bits est illustré à la fig. 10b)
Fig.10 (b) Convertisseur N/A réseau à échelle 4 bits R-2R
Preuve:
Étape 1 : Si la valeur numérique à convertir en valeur analogique est 0001 , c'est-à-dire que D 0 est du
côté haut connecté à V ref tandis que D 1 , D 2 et D 3 sont connectés à la terre. Ensuite, le circuit a été
redessiné comme indiqué sur la figure 10 (c).
Fig.10 (c) Convertisseur D/A du réseau à échelle R-2R lorsque D 0 est connecté à V ref et D 1 , D 2 ,
D 3 sont connectés à la terre
En appliquant le théorème de Thévenin en X 1 ,X 1 ' , le circuit de la fig.10(c) devient le circuit

équivalent représenté sur la fig.10(d)
9
4
Fig.10(d) Convertisseur N/A en réseau à échelle R-2R lorsque le théorème de Thevenin est
appliqué à X 1 et X 1 '
En appliquant à nouveau le théorème de Thévenin à X 2 ,X 2 ', alors le circuit de la figure 10(d) devient
le circuit équivalent montré sur la figure 10(e).
Fig.10 (e) Convertisseur N/A en réseau à échelle R-2R lorsque le théorème de Thevenin est
appliqué à
X2 et X2 '
En appliquant à nouveau le théorème de Thévenin à X 3 ,X 3 ', le circuit de la figure 10(e) devient
le circuit équivalent représenté sur la figure 10(f) :
Fig.10 (f) Convertisseur N/A en réseau à échelle R-2R lorsque le théorème de Thevenin est
appliqué à X 3 et X 3 '
9
5
En appliquant encore une fois le théorème de Thévenin à la section X 4 , X 4 ', le circuit de

la figure 10(f) devient finalement le circuit équivalent représenté sur la figure 10(g) .
Fig.10 (g) Convertisseur D/A de réseau à échelle R-2R lorsque le théorème de

Thevenin est appliqué à X 4 et X 4 '
Étape 2 : Si D 1 est haut (connecté à V ref ) et D 0 , D 2 , D 3 sont tous bas (connectés à la
masse), alors le circuit devient :
Fig.10 (h) Convertisseur D/A du réseau à échelle R-2R lorsque D 1 est connecté à V
refet
D 0 ,D 2 ,D 3 sont connectés à la terre
En appliquant le théorème de Thévenin trois fois et en réduisant le circuit à chaque fois
aux sections X 1 , X 2 , X 3, nous obtenons finalement le circuit comme indiqué sur la
figure 10(i).
Fig.10 (i) Circuit équivalent lorsque D 1 est connecté à V réf D 0 , D 2 , D 3 sont
9
6
connectés à
sol
9
7
Étape 3 : En répétant le même exercice de D 2 High et d'autres bits Low, nous obtenons le
Circuit finalement réduit comme le montre la fig.10(j).
Fig.10 (j) Circuit équivalent lorsque D 2 est connecté à V réf D 0 , D 1 , D 3 sont

connectés à la terre
Étape 4 : En répétant la même chose pour D 3 High et les autres bits Low, nous
pouvons réduire le circuit montré sur la fig.10(k).
Fig.10 (k) Circuit équivalent lorsque D 3 est connecté à V réf D 0 , D 1 , D 2

sont connectés à la terre
Étape 5 : Compilation des circuits réduits des quatre étapes ci-dessus en
appliquant le théorème de superposition, alors le réseau des figures 10(g),
10(i), 10(j), 10(k) devient le circuit équivalent représenté sur la figure 10.
(m).
2R
UN
2R
UN
D 2R
1
W
J2 2R
UN
V/16 réf
V/8 réf
V/4 réf
V/2
réf D
3
9
8
Fig.10(m) Circuit équivalent en appliquant le théorème de superposition

pour les circuits des fig.10(g),10(i),10(j),10(k)
9
9
Par conséquent, le circuit équivalent dérivé du réseau en échelle R-2R prouve

que les bits du mot numérique d'entrée D 3 , D 2 , D 1 , D 0 reçoivent les
tensions appliquées selon leurs poids binaires et nous obtenons la valeur
analogique correspondante à V o . Donc,
V=
(ii) * * V
réf . R. D, D, D, ré n )
O
2R f 3
+ 2 + 1 + 0 - je
2 4 8 16 )
V
V= réf . R. + D0
Ô F
2R 2n
Si R f est également choisi égal à 2R, alors

DD
V = V. je n - 1 + n - 2
O réf
, 2+4
V O est indépendant des valeurs numériques de R. Ainsi, n'importe quelle

valeur pratique de R & 2R peut être prise pour la conception du convertisseur
N/A. La tension analogique de sortie maximale est presque égale à V ref . Les
valeurs réelles des résistances R-2R influencent uniquement le courant
maximum géré par l'ampli opérationnel. La résolution de tension du réseau à
échelle de n bits DAC est V ref /2 n
Q.10 Avec le diagramme pertinent, expliquez le fonctionnement de la bascule maître-

esclave JK. (9)
Réponse :
Maître-Esclave JK FLIP-FLOP : Un JK FLIP-FLOP maître-esclave est une
cascade de deux S R TONGS. L’un d’eux est appelé Maître et l’autre est
esclave. La figure 11 (a) montre le circuit logique. Le maître est cadencé
positivement. En raison de la présence d'un inverseur, l'esclave est cadencé
négativement. Cela signifie que lorsque l'horloge est haute, le maître est actif et
l'esclave est inactif.
Lorsque l'horloge est basse, le maître est inactif et l'esclave est actif. La figure
11 (b) montre le symbole. Il s'agit d'une bascule à niveau cadencé. Lorsque
l'horloge est haute, toute modification des entrées J et K peut affecter les sorties
S et R. Par conséquent, J et K restent constants pendant la moitié positive de
l’horloge. Lorsque l'horloge est basse, le maître est inactif et les entrées J et K
peuvent être modifiées. Les différentes conditions sont Set, Reset et Toggle. La
condition de concurrence critique est évitée en raison du retour de l'esclave
vers le maître et de l'inactivité de l'esclave pendant la moitié positive de
l'horloge.
(i) État SET : supposons que Q est faible (et Q est élevé). Pour un J élevé, un
K faible et un CLK élevé, le maître passe à l'état SET donnant un S
1
0
0
élevé et un R faible. Puisque l'esclave est inactif, Q et Q ne changent

pas. Lorsque CLK devient faible, l'esclave passe à l'état Set donnant un
Q élevé (et un Q faible).
(iii) État de bascule : si J et K sont tous deux élevés, l'esclave copie le maître.
Lorsque CLK est élevé, le maître bascule une fois. Ensuite, l'esclave bascule
une fois lorsque CLK est faible. Si le maître passe à l'état Set, l'esclave copie le
maître et bascule à l'état Set. Si le maître passe à l'état Réinitialisé, l'esclave
copie à nouveau le Maître et passe à l'état Réinitialisé. Puisque le deuxième
FLIP-FLOP suit simplement le premier, il est appelé esclave et le premier
maître. Par conséquent, cette configuration est appelée FLIP-FLOP maître-
esclave (MS) .
La table de vérité de la bascule maître-esclave JK dans le tableau 11.1 montre
qu'un PR faible et un CLR faible peuvent provoquer une condition de
concurrence critique. Par conséquent, PR et CLR restent élevés lorsqu’ils sont
inactifs. Pour effacer, nous faisons CLR Low et pour prérégler, nous faisons
PR Low. Dans les deux cas, nous les changeons en High lorsque le système
doit être exécuté.
Low J et Low K produisent un état inactif quelle que soit l'entrée d'horloge. Si
K passe à l'état haut, la prochaine impulsion d'horloge réinitialise la bascule. Si
J passe haut tout seul, l'impulsion d'horloge suivante définit la bascule. Lorsque
Fig.11 (a) Schéma logique du FLIP-FLOP maître-esclave

JKtous deux élevés, chaque impulsion d'horloge produit une bascule.
J et K sont
Pr
1
0
1
Fig.11 (b) Symbole logique du maître-esclave JK FLIP-FLOP
Contribut Sortir
ions
RP CLR CLK J. K Q
0 0 X X X Condition de
course
0 1 X X X 1
1 0 X X X 0
1 1 X 0 0 Pas de
changement
1 1 11 0 1 0
1 1 1 0 1
1 1 1 1 Basculer
JL
Tableau 11.1 Table de vérité de la bascule maître-esclave JK
Q.11 Comparez les dispositifs de mémoire RAM et ROM. (5)
Réponse :
Comparaison des mémoires semi-conductrices ROM et RAM
Les avantages de la ROM sont :
1. C'est moins cher que la RAM.
2. Il est non volatile. Ainsi, le contenu n'est pas perdu lors de la mise hors
tension.
1. Il est disponible dans des tailles plus grandes que la RAM. '
4. Son contenu est toujours connu et peut être facilement testé.
5. Il ne nécessite pas de rafraîchissement.
6. Il n'y a aucune chance de modification accidentelle de son contenu.
Les avantages de la RAM sont :
1
0
2
1. Il peut être mis à jour et remplacé.

2. Il peut servir de stockage temporaire de données.
3. Il ne nécessite pas de délai d'exécution (comme dans ROM) ni de temps de
programmation (comme dans PROM).
4. Il ne nécessite aucun équipement de programmation
Q.12 Énoncez et prouvez les lois de Demorgan.
(5)
Réponse :
Théorèmes de De Morgan :
(i) Énoncé du premier théorème : A + B = A . B
Preuve : Les deux côtés de l'équation A + B = AB sont représentés par des
schémas logiques illustrés aux figures 3 (a) et 3 (b).
1
0
3
Fig.3(a) Schéma logique pour A + B Fig.3(b) Schéma logique pour AB
L'égalité des schémas logiques des figures 3 (a) et 3 (b) est prouvée par la table
de vérité présentée dans le tableau 2 (c).
Contribution Intermédiaire Valeurs Les sorties

s UN B A+B UN B A+B UN B
0 0 0 1 1 1 1
0 1 1 1 0 0 0
1 0 1 0 1 0 0
1 1 1 0 0 0 0
Tableau 2(c)
(ii) Énoncé du deuxième théorème : AB = A + B

Preuve : Les deux côtés de l'équation AB = A + B sont représentés par les
schémas logiques présentés sur les figures 3(c) et 3(d).
U
N
A+B
Fig.3 (c) Schéma Fig.3 (d) Schéma logique pour A

logique pour AB +B
L'égalité des schémas logiques des figures 3(c) et 3(d) est prouvée par la table
de vérité présentée dans le tableau 2(d).
Contribution Valeurs intermédiaires Dehors met

s
UN B UN B UN B UN . B A+B
0 0 0 1 1 1 1
0 1 0 1 0 1 1
1 0 0 0 1 1 1
1 1 1 0 0 0 0
Tableau 2(d)
Q.13 Discutez en détail du fonctionnement du circuit logique Full Adder et prolongez votre
discussion pour expliquer un additionneur binaire, qui peut être utilisé pour
1
0
4
additionner deux nombres binaires. (14)
1
0
5
Réponse :
Additionneur complet : un demi-additionneur n'a que deux entrées et il n'est
pas prévu d'ajouter une retenue à partir des bits d'ordre inférieur lorsqu'une
addition multibit est effectuée. À cette fin, une troisième borne d'entrée est
ajoutée et ce circuit est utilisé pour additionner A n , B n et C n-1 , où A n et B n
sont les bits de nième ordre des nombres, A et B respectivement et C n-1 est la
retenue générée par l'ajout de bits d'ordre (n-1). Ce circuit est dit complet
l'additionneur et sa table de vérité sont donnés dans le tableau 5.1
Contributions Les sorties
Un Bn Cn -1 Sn Cn
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
Tableau 5.1 Table de vérité d'un additionneur complet
Les K-maps pour les sorties S n et C n sont données respectivement sur la

Fig.5(a) et la Fig.5(b) et les expressions minimisées sont données par
S n = A n B n C n - 1 + Un Bn C n-1 + A n Bn C n - 1 + Un B
n Cn-1
C n = A n B n + B n C n-1 + A n C n-1
1
0
6
Fig.5 (b) K-map pour C n
1
0
7
Les schémas logiques du Sn et du Cn sont présentés sur les fig.5(c) et fig.5(d).
Fig.5 (c) Réalisation NAND-NAND de S n
Fig.5 (d) Réalisation NAND-NAND de C n
Additionneur binaire : l'additionneur complet forme la somme de deux bits et

d'un report précédent. Deux nombres binaires de n bits chacun peuvent être ajoutés
au moyen de Binary Adder. Si A = 1011 et B = 0011, dont la somme est S = 1110.
Lorsqu'une paire de bits est ajoutée via un additionneur complet, le circuit produit
une retenue à utiliser avec la paire de bits une position significative plus haut. Ceci
est illustré dans le tableau 5.2. Les bits sont ajoutés avec des additionneurs
complets, en commençant par la position la moins significative (indice 1), pour
former le bit de somme et le bit de retenue. La retenue d'entrée C1 en position de
poids faible doit être 0. La valeur de C i+1 dans une position significative donnée
est la retenue de sortie de l'additionneur complet. Cette valeur est transférée dans la
retenue d'entrée de l'additionneur complet qui ajoute les bits une position
significative supérieure à gauche. Les bits de somme sont ainsi générés à partir de
la position la plus à droite et sont disponibles dès que le bit de retenue précédent
correspondant est généré.
Indice i 4 3 2 1 Additionneur
Transport 0 1 1 0 C je complet
Z
d'entrée
1
0
8
Augende 1 0 1 1 Un je X
Addend 0 0 1 1 B je Oui
Somme 1 1 1 0 S je S
Transport de 0 0 1 1 C i+1 C
sortie
Tableau 5.2 Table de vérité pour l'additionneur binaire
1
0
9
Un additionneur parallèle binaire est une fonction numérique qui produit la somme
arithmétique de deux nombres binaires en parallèle. Il se compose d'additionneurs
complets connectés en cascade, la retenue de sortie d'un additionneur complet étant
connectée à la retenue d'entrée de l'additionneur complet suivant. La figure 5(e)
montre un additionneur parallèle binaire à 4 bits. Les bits d'extrémité de A et les
bits d'extrémité de B sont désignés par des numéros d'indice de droite à gauche,
l'indice 1 désignant le bit de poids faible. Les portages sont connectés en chaîne
via les additionneurs complets. La retenue d'entrée vers l'additionneur est C 1 et la
retenue de sortie est C 5 . Les sorties S génèrent les bits de somme requis.
Fig.5 (e) Additionneur parallèle binaire 4 bits utilisant des additionneurs

Q.14 Qu'est-ce qu'un décodeur ? Dessinez le circuit logique d'un décodeur de 3 à 8 lignes et
expliquez son fonctionnement. (7)
Réponse :
Décodeur : un décodeur est un circuit logique combinatoire qui convertit les mots
binaires en caractères alphanumériques. Ainsi, les entrées d'un décodeur sont les bits 1,
0 et leurs combinaisons. La sortie est le nombre décimal correspondant. Il convertit les
informations binaires de n lignes d'entrée en un maximum de 2 n lignes de sortie
uniques. Si les informations décodées sur n bits ont des combinaisons inutilisées ou
indifférentes, la sortie du décodeur aura moins de 2 n sorties.
Fonctionnement : Le circuit logique d'un décodeur 3 lignes à 8 lignes est représenté

sur la fig.6 (a). Les trois entrées (x, y, z) sont décodées en huit sorties (de D 0 à D 7 ),
chaque sortie représentant l'un des minterms des variables à 3 entrées. Les trois
inverseurs fournissent le complément des entrées, et chacune des huit portes ET génère
l'un des minterms. Une application particulière de ce décodeur est la conversion
binaire-octal. Les variables d'entrée peuvent représenter un nombre binaire, et les
sorties représenteront alors les huit chiffres du système numérique octal. Cependant, un
décodeur de 3 à 8 lignes peut être utilisé pour décoder n'importe quel code à 3 bits afin
de fournir huit sorties, une pour chaque élément du code.
Le fonctionnement du décodeur peut être vérifié à partir de ses relations entrée-sortie
présentées dans le tableau 6.1. Le tableau montre que les variables de sortie s'excluent
mutuellement car une seule sortie peut être égale à 1 à la fois. Considérons le cas où
X=0, Y=0 et Z=0, la ligne de sortie D 0 (X', Y', Z') est égale à 1 et représente
l'équivalent minterm du nombre binaire actuellement disponible dans les lignes
1
1
0
d'entrée.
1
1
1
Contributi Les
ons sorties
O
X Z J3 J4
ui D0 J1 J2 J5 J6 J7
0 0 0 1 0 0 0 0 0 0 0
0 0 1 0 1 0 0 0 0 0 0
0 1 0 0 0 1 0 0 0 0 0
0 1 1 0 0 0 1 0 0 0 0
1 0 0 0 0 0 0 1 0 0 0
1 0 1 0 0 0 0 0 1 0 0
1 1 0 0 0 0 0 0 0 1 0
1 1 1 0 0 0 0 0 0 0 1
Tableau 6.1 Table de vérité du décodeur de 3 à 8 lignes
D = X'Y'Z'0
D = X'Y'Z1
D = X'YZ'2
Z D = X'YZ 3
D = X Y'Z'
O
4
ui
D = XY'Z
5
D = XYZ'
6
Fig. 6 (a) Circuit logique du décodeur de 3 à

8 lignes
Q.15
1
1
2
Qu'est-ce qu'un encodeur ? Dessinez le circuit logique de l'encodeur décimal vers BCD et
expliquez-le.
fonctionnement. (7)
1
1
3
Réponse :
Encodeur : Un encodeur est un circuit logique combinatoire qui convertit les caractères
alphanumériques en codes binaires. Il comporte 2n (ou moins) lignes d’entrée et n lignes de sortie.
Un encodeur peut être décimal en binaire, hexadécimal en binaire, octal en BCD, etc.
Encodeur décimal vers BCD : cet encodeur dispose de 10 entrées (pour les nombres décimaux
de 0 à p) et de 4 sorties pour le numéro BCD. Il s'agit donc d'un encodeur de 10 lignes à 4 lignes.
Le tableau 6(a) répertorie les chiffres décimaux et les nombres BCD équivalents. Dans le tableau,
nous pouvons trouver la relation entre le chiffre décimal et le bit BCD. Le MSB du bit BCD est Y
3 . Pour les chiffres décimaux 8 ou 9, Y 3 = 1. Ainsi, nous pouvons écrire l'expression OR pour Y 3
bits sous la forme
Oui 3 = 8 + 9
De même, le bit Y 2 est 1 pour les chiffres décimaux 4, 5, 6 et 7. On peut donc écrire l'expression
OU
Oui 2 = 4 + 5 + 6 + 7
Oui 1 = 2 + 3 + 6 + 7
Oui = 1 + 3 + 5 + 7 + 9
Le circuit logique pour les expressions (Y0, Y1, Y2, Y3) est représenté sur la fig. 6(b). Lorsqu'un
niveau haut apparaît sur l'une des lignes d'entrée, les portes OU correspondantes donnent la sortie
BCD. Par exemple, si l'entrée décimale est 8, High apparaît uniquement sur la sortie 3 (et LOW
sur Y 0 , Y 1 , Y 2 ), donnant ainsi le code BCD pour la décimale 8 comme 1000. De même, si
l'entrée décimale est 7, alors High apparaît sur les sorties Y 0 , Y 1 , Y 2 (et LOW sur Y3), donnant
ainsi la sortie BCD comme 0111.
Chiffre Code DCB

décimal
O3 Oui 2 Oui 1 O0
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
1
1
4
Y (LSB) 0
Ou
i1
4
5
6 2
7
O ( MSB ) 3
Fig.6 (b) Schéma logique pour l'encodeur décimal vers BCD
Q.16 Qu'est-ce qu'une bascule ? Quelle est la différence entre un loquet et une bascule ? Énumérez les
application de la bascule. (4)
Réponse :
Flip-Flop : Une bascule est un élément de mémoire de base utilisé pour stocker un bit
d'information. Les bascules et les verrous sont des circuits logiques bistables et peuvent
résider dans l'un des deux états stables grâce à un arrangement de rétroaction. La principale
différence entre eux réside dans la méthode utilisée pour changer d’état.
Applications des tongs :
(1) Interrupteur d'élimination des rebonds
(2) Stockage de données parallèle dans des registres
(3) Transfert de données d'un bit à un autre.
(4) Compteurs
(5) Division de fréquence
Q.17 Dessinez le schéma de circuit d'une bascule JK maître-esclave utilisant des portes NAND. Qu’est-
ce que la condition de course autour ? Comment est-il éliminé dans une bascule JK maître-
esclave. (10)
Réponse :
Schéma logique de la bascule maître-esclave JK utilisant des portes NAND : La figure 7 (a)
montre le schéma logique de la bascule maître-esclave JK utilisant des portes NAND.
1
1
5
J.
Q
CLK
Q
K
CLK
Fig.7 (a) Schéma logique du FLIP-FLOP maître-esclave

JK
La condition de course autour : la difficulté que les deux entrées 1 (S = R = I) ne soient pas autorisées
dans une bascule SR est éliminée dans une bascule JK en utilisant la connexion de rétroaction des
sorties vers les entrées des portes. Dans RS Flip-Flop, les entrées ne changent pas pendant l'impulsion
d'horloge (CK = 1), ce qui n'est pas vrai dans JK Flip-Flop en raison des connexions de rétroaction.
Considérez que les entrées sont J = K = 1 et Q = 0 et qu'une impulsion comme le montre la figure 7 (b)
est appliquée à l'entrée d'horloge. Après un intervalle de temps ∆ t égal au délai de propagation à
travers deux portes NAND en série, la sortie passera à Q = 1.
Nous avons maintenant J = K = 1 et Q = 1 et après un autre intervalle de temps de ∆ t, la sortie
reviendra à Q = O. Par conséquent, pendant la durée t p de l'impulsion d'horloge, la sortie oscillera
d'avant en arrière entre 0 et 1. A la fin de l'impulsion d'horloge, la valeur de Q est incertaine. Cette
situation est appelée condition de contournement . La condition de course autour peut être évitée si t p <
∆ t < T. Cependant, il peut être difficile de satisfaire cette inégalité en raison des très faibles délais de
propagation dans les circuits intégrés. Une méthode plus pratique pour surmonter cette difficulté
consiste à utiliser la configuration maître-esclave (MS) .
FIN (NÉGATIF)
BORD
BORD D’ATTENTE ( E
POSITIF)
Fig.7 (b) une impulsion d'horloge
Une bascule JK maître-esclave est une cascade de deux bascules SR avec retour des sorties
de la seconde vers les entrées de la première, comme illustré sur la figure 7 (a). Des
impulsions d'horloge positives sont appliquées à la première bascule et les impulsions
d'horloge sont inversées avant d'être appliquées à la seconde bascule. Lorsque CK=1, la
première bascule est activée et les sorties Q M et Q M répondent à leurs entrées J et K selon le
tableau 7.1. A ce moment, le deuxième Flip Le Flop est inhibé car son horloge est FAIBLE
( CK = 0). Lorsque CK passe à LOW ( CK = 1), la première Flip-Flop est inhibée et la
seconde Flip-Flop est activée, car maintenant son horloge est HIGH ( CK = 1). Par
conséquent, les sorties Q et Q suivent respectivement les sorties Q M et Q M (deuxième et
troisième lignes du tableau 7.1). Puisque la deuxième bascule suit simplement la première,
elle est appelée l'esclave et la première, le maître. Par conséquent, cette configuration est
appelée bascule maître-esclave. Dans ce circuit, les entrées des portes G 3M et G 4M ne
changent pas pendant l'impulsion d'horloge, donc la condition de contournement n'existe
1
1
6
pas. L'état de la bascule maître-esclave change à la transition négative (fin).
Contributio Sortir
ns
RP CLR CLK J. K Q
0 0 X X X Condition de course
0 1 X X X 1
1 0 X X X 0
1 1 X 0 0 Pas de changement
1 1 0 1 0
JL
1 1 1 0 1
_ll
1 1
JL 1 1 Basculer
Tableau 7.1 Table de vérité de la bascule maître-esclave JK
Q.18 Qu'est-ce qu'un démultiplexeur ? Discutez des différences entre un démultiplexeur et un

décodeur. (4)
Réponse :
Démultiplexeur : C'est un circuit logique qui accepte une entrée de données et la distribue
sur plusieurs sorties. Un démultiplexeur a une entrée de données, m lignes de sélection et n
lignes de sortie, alors qu'un décodeur n'a pas d'entrée de données mais les lignes de sélection
sont utilisées comme lignes d'entrée.
Q.19 Qu'est-ce qu'un registre à décalage ? Un registre à décalage peut-il être utilisé comme compteur ?
Si oui, expliquez comment ? (4)
Réponse :
Registre à décalage : un registre dans lequel les données sont décalées vers la gauche ou la
droite lorsque des impulsions d'horloge sont appliquées est appelé registre à décalage. Un
registre à décalage peut être utilisé comme compteur. Si la sortie d'un registre à décalage est
renvoyée vers une entrée série, le registre à décalage peut alors être utilisé comme compteur
en anneau.
Q.20 Que sont les compteurs synchrones ? Concevez un compteur synchrone Mod-5 à l'aide de
bascules JK.
(10)
1
1
7
Réponse :
Compteurs synchrones : le terme synchrone signifie que toutes les bascules sont
cadencées simultanément. Les impulsions d'horloge pilotent ensemble l'entrée
d'horloge de toutes les bascules afin qu'il n'y ait pas de retard de propagation.
Compteur synchrone Mod-5 : Le compteur synchrone Mod-5 a cinq états de

compteur. Le tableau de conception du compteur pour ce compteur répertorie les trois
bascules et leurs états (0 à 5 états), comme indiqué dans le tableau 9 (a), les six
entrées requises pour les trois bascules. Les entrées de bascule nécessaires pour faire
passer le compteur de l'état présent à l'état suivant ont été élaborées à l'aide du tableau
d'excitation présenté dans le tableau.
Impulsi États compteurs Entrées bascules

on
J.A. KA KB JC KC
d'entrée UN B C JB
0 0 0 0 1 X 0 X 0 X
1 1 0 0 X 1 1 X 0 X
2 0 1 0 1 X X 0 0 X
3 1 1 0 X 1 X 1 1 X
4 0 0 1 0 X 0 X X 1
5(0) 0 0 0
Tableau 9(a) Tableau de conception du compteur pour le compteur Mod-5
Une bascule : L'état initial est 0. Il passe à 1 après le coup d'horloge. Par conséquent,
J A devrait être 1 et K A peut être 0 ou 1 (c'est-à-dire X ).
Bascule B : L'état initial est 0 et il reste inchangé après l'impulsion d'horloge. Par
conséquent, J B devrait être 0 et K B peut être 0 ou 1 (c'est-à-dire X)
Bascule C : L'état reste inchangé. Par conséquent, Jc doit être 0 et K C doit être X. Les
valeurs d'entrée de la bascule sont entrées dans les cartes de Karnaugh présentées dans
le tableau 9 (b) [(i) (ii) (iii) (iv) (v) et (vi) ] et une expression booléenne est trouvée
pour les entrées des trois bascules puis chaque expression est simplifiée. Comme tous
les états du compteur n'ont pas été utilisés, des X (ne pas le faire) sont saisis pour
désigner les états non utilisés. Les expressions simplifiées pour chaque entrée
affichées sous chaque carte. Enfin, ces expressions minimales pour les entrées de la
bascule sont utilisées pour dessiner un schéma logique du compteur, qui est illustré sur
la figure 9 (b).
1
1
8
avant CE avant JC avant JC avant avant JC avant JC avant

JC JC JC
UN 1 0 X 1 UN X X X X
UN X X X X UN 1 X X 1
(i) Carte pour J A J A = C (ii) Carte de K A

KA =1
avan avan avant avant avant JC avan

avant JC avant JC
t JC t JC JC JC t JC
UN 0 0 X X UN X X X 0
UN 1 X X X UN X X X 1
(iii) Carte pour J B J B = A (iv) Carte pour K B K B = A
avant avant avant avan avant avant JC avant avant

JC JC JC t JC JC JC JC
UN 0 X X 0 UN X ] X X
UN 0 X X 1 UN X ] X X
(v) Carte pour J C J C = AB (vi) Carte de KC

KC=1
Tableau 9(b) Cartes de Karnaugh pour le compteur synchrone MOD-5
HORLO
GE
LÉGU
MINEU
SES
Fig.9 (b) Schéma logique du compteur synchrone MOD-5
1
1
9
Q.21 À l'aide d'un diagramme soigné, expliquez le fonctionnement d'un convertisseur A/N à
approximations successives. (14)
Réponse :
CAN à approximations successives :
Il s’agit du convertisseur A/N le plus utilisé. Comme son nom l'indique, la sortie numérique
tend vers l'entrée analogique par approximations successives. Dans l'ADC à approximation
successive, la comparaison avec la tension analogique d'entrée se fait par ordre décroissant à
partir de la tension maximale. La figure 10 (a) montre le schéma fonctionnel du
convertisseur A/N SA. Les principaux composants sont le comparateur d'ampli-op, la
logique de contrôle, le registre SA et le convertisseur D/A. Il utilise un convertisseur
numérique-analogique comme élément de rétroaction. La logique de contrôle est la partie la
plus importante du convertisseur d'approximation successive, car elle décide de la prochaine
étape à franchir. Le compteur en anneau fournit une forme d'onde de synchronisation pour
contrôler le fonctionnement du convertisseur. L'unité de conversion numérique-analogique,
le registre à n bits et le compteur en anneau sont tous réinitialisés par la première impulsion
du compteur en anneau. Le compteur d'anneaux en contenant un seul met le MSB du
convertisseur numérique-analogique à 1 et l'autre à 0.
Fig.10 (a) Schéma fonctionnel du convertisseur A/N à approximations successives
Le principe de fonctionnement de base du convertisseur d'approximation successive est que

la tension de sortie du DAC correspondant au MSB est comparée par le comparateur avec la
tension d'entrée et si la tension est inférieure, le bit 1 est conservé. Si la tension est
supérieure, elle est remise à 0 et le compteur passe à la position suivante. Des décisions
similaires sont prises à chaque position de bit jusqu'à ce que la valeur la plus proche soit
1
2
0
atteinte.
Supposons que le MSB d'un convertisseur unipolaire 6 bits produit une sortie de 10 V et que
nous devons mesurer une tension de sortie analogique de 8,2 V. Chaque bit divise la tension
par 2 de sorte que les tensions pour les 6 bits du MSB vers le bas soient
Bits 5 4 3 2 1 0
Tension 10 5 2.5 1.25 0.625 0.3125
MSB LSB
Le fonctionnement du convertisseur A/D SA est illustré dans le tableau n°10(a). Laissez

l'entrée analogique être
8,2 V. Le registre SA est d'abord mis à zéro. Ensuite, 10 est placé dans MSB. Celui-ci est
envoyé au convertisseur D/A dont la sortie va au comparateur. Puisque l'entrée analogique
(8,2 V) est supérieure à la sortie D/A (c'est-à-dire 10 V), le MSB est réglé sur un. Ensuite, 1
est placé dans le bit à côté de MSB (c'est-à-dire que 1 est placé en deuxième position).
Désormais, la sortie du D/A est de 5 V. Comme l'entrée analogique est inférieure à 5 V, elle
est réinitialisée à 0. Le 0 suivant est placé en troisième position. Maintenant, la sortie D/A
est (5+2,5=7,5 V), ce qui est inférieur à l'entrée analogique. Par conséquent, ce bit 0 est
conservé et 0 est placé dans le bit suivant (c'est-à-dire la quatrième position). Désormais, la
sortie D/A est de (7,5+1,25=8,75), ce qui est plus qu'une entrée analogique. Le bit 1 est donc
placé en cinquième position. Maintenant, la sortie D/A est (8,75+0,625=8,125), ce qui est
inférieur à l'entrée analogique, elle est réinitialisée à 0. Maintenant, 0 est placé dans LSB
produisant une sortie D/A de (8,125+0,3125=8,4375), ce qui est plus qu'une entrée
analogique. Par conséquent, LSB est défini sur un.
Les différentes étapes et tensions sont répertoriées dans le tableau n°10 (a).
Étape Registre Sortie DAC Décision du comparateur par
rapport à 8,2 V.
Comm 100000 10 Haut
encer
2 010000 5 Faible
3 011000 5+2.5=7.5 Faible

4 011100 7.5+1.25=8.75 Haut
5 011010 7.5+0.625=8.125 Faible
6 011011 8.125+0.3125=8.4375 Haut
Tableau 10(a)
La forme d'onde du convertisseur D/A est illustrée à la fig.10 (b).
1
2
1
Fig.10 (b) Forme d'onde de sortie du convertisseur D/A

Caractéristiques:
(i) C'est l'un des ADC les plus utilisés
(ii) Son temps de conversion est très proche de celui de Flash ou Parallel ADC
(iii) Les SAC ont une valeur fixe de temps de conversion qui ne dépend pas de la valeur de
la tension d'entrée analogique.
(iv)Les données peuvent être extraites en série ou en parallèle.
(v) Pendant la période de comparaison, la tension analogique d'entrée doit être maintenue
constante et l'entrée vers le comparateur se fait donc via un circuit Sample Hold.
Q.22 Différence entre la RAM statique et dynamique. Dessinez les circuits d'une cellule de chacune et
expliquez son fonctionnement. (10)
Réponse :
Différenciation entre RAM statique et RAM dynamique :
Les RAM statiques stockent les uns et les zéros à l'aide de FLIP-FLOP classiques. alors que
les cellules mémoire des RAM dynamiques sont essentiellement des condensateurs de
stockage de charge avec des transistors de commande. La présence ou l'absence de charge
dans un condensateur est interprétée comme Logic1 ou 0.
Les RAM statiques ne nécessitent pas de rafraîchissement car il n'y a pas de problème de
fuite de charge dans les FLIP-FLOP, tandis que les RAM dynamiques nécessitent un
rafraîchissement périodique de la charge pour maintenir le stockage des données, car la
charge stockée sur les condensateurs s'échappe avec le temps.
Les RAM statiques sont plus lentes mais plus faciles à piloter que les mémoires
dynamiques, qui nécessitent généralement des signaux d'horloge en plus d'alimentations
supplémentaires, tandis que les circuits dynamiques nécessitent généralement des tensions
d'horloge générées en externe.
Avantages des RAM statiques par rapport aux RAM dynamiques :
(i) Vitesse de fonctionnement plus élevée (plus rapide), c'est-à-dire temps d'accès réduit.
(ii) Ne nécessite pas de rafraîchissement.
Avantages des RAM statiques par rapport aux RAM dynamiques :
(i) Nombre de bits de stockage plus élevé sur une zone de puce de silicium donnée. c'est-
à-dire une densité d'emballage plus élevée.
1
2
2
(ii) Consommation d’énergie réduite.

Cellule RAM statique : Une cellule de mémoire RAM composée de deux inverseurs MOS
couplés de manière croisée est illustrée à la figure 11 (a). Il est résolu en réglant A X et A Y
sur 1. Lorsque A X = 1, la cellule est connectée aux données et à la ligne de données .
Lorsque A Y = 1, T 7 et T 8 sont activés.
Pour écrire dans la cellule, définissez W = 1, T 9 devient ON. Si l'entrée de données est 1, la
tension au nœud D correspondra au niveau 1 rendant T 3 ON et le niveau à D sera 0. D'un
autre côté, si l'entrée de données est à 0 logique, alors T 3 sera OFF et D sera à 1. Pour lire
l'état du FLIP-FLOP, nous définissons R = 1. Cela connecte la sortie de données à D . Ainsi,
le complément du niveau de données écrit dans la cellule est lu en sortie de données .
Fig.11 (a) Schéma logique d'une cellule RAM MOS statique
Cellule RAM dynamique : une cellule dynamique utilise quatre transistors au lieu des six
utilisés dans une cellule statique. Cela réduit la surface de la puce de silicium et permet
d'économiser de l'énergie. Le circuit d'une cellule RAM MOS dynamique à 4 transistors est
représenté sur la figure 11 (b). L'état de la cellule est stocké sur les capacités parasites C 1 et
C 2 , dont la présence est essentielle. La cellule est adressée en faisant A X = A Y = 1. Dans un
état de la cellule, la tension aux bornes de C1 est élevée et T1 est passant. En conséquence, C 2
a une tension nulle et T 2 est OFF. Dans l'autre état, les tensions sur C 1 et C 2 et les états
conducteurs de T 1 et T 2 sont inversés. Pour écrire dans la cellule, nous définissons W = 1 et
pour lire dans la cellule, nous définissons R = 1. Il est nécessaire de rafraîchir
périodiquement la cellule, sinon la charge stockée sur les condensateurs s'échappe.
L'opération de rafraîchissement est réalisée en autorisant un bref accès de la tension
d'alimentation VDD à la cellule. Cela se fait en faisant A X = 1 et la tension aux bornes de
rafraîchissement correspondant au niveau 1. Cela rend T 3 , T 4 , T 9 et T 10 ON. Supposons
qu'initialement T1 soit activé, T2 soit désactivé. La tension aux bornes de C 1 est grande et aux
bornes de C 2 elle est de zéro volt. Pendant l'intervalle de rafraîchissement, VDD est appliqué
via T10 et T4 à C1 , puisque T2 est désactivé. Par conséquent, le courant provenant de VDD
circulera à travers C1 , permettant à C1 de reconstituer toute charge perdue en raison d'une
fuite. Puisque T1 est activé, C2 ne se chargera pas aussi rapidement que C1 . De même, V DD
1
2
3
est appliqué à C 2 , qui est en parallèle à T 1 lorsque T 1 est OFF et T 2 est ON.
Fig.11 (b) Schéma logique de la cellule RAM MOS dynamique
Q.23 Distinguer ROM, PROM, EPROM, EEPROM. (4)
Réponse :
ROM : la mémoire en lecture seule est une mémoire permanente. Dans la ROM
permanente, les données sont stockées de manière permanente et ne peuvent pas être
modifiées. Il ne peut être lu qu'à partir de la mémoire. Il ne peut pas y avoir d'opération
d'écriture car les données spécifiées sont programmées dans l'appareil par le fabricant ou
l'utilisateur. La ROM est une mémoire non volatile. Quelques exemples de ROM sont les
tables de conversion, les instructions préprogrammées, etc.
PROM : mémoire programmable en lecture seule permettant à l'utilisateur de stocker les
données. Un programmateur PROM d'instrument est utilisé pour stocker les données
requises. Le processus utilisé consiste à ouvrir les liens au niveau des emplacements de bits
en utilisant un courant élevé (ce processus est appelé gravure). Une fois ce processus
effectué, les données sont stockées de manière permanente et aucune modification n'est
possible.
EPROM : EPROM signifie PROM effaçable. Il peut être reprogrammé en effaçant d'abord
le programme existant. L'EPROM utilise un réseau N-MOSFET avec une structure de porte
isolée. La grille isolée du transistor n'a aucune connexion électrique et peut stocker une
charge électrique indéfiniment. Les bits de données dans cette matrice mémoire sont
représentés par présence ou absence de charge. L'effacement est obtenu en supprimant la
charge de grille. L'EPROM peut être une EPROM UV ou une EEPROM.
UV EPROM signifie PROM effaçable aux ultraviolets. L'effacement est obtenu grâce à la
lumière ultraviolette. La lumière passe à travers une fenêtre du boîtier IC jusqu'à la puce où
sont stockées les charges. Ainsi, le contenu stocké est effacé.
EEPROM : EEPROM signifie PROM effaçable électriquement. Dans ce dispositif
mémoire, l'effacement et la programmation se font par impulsions électriques.
1
2
4
Q.24 Qu'est-ce qu'un portail universel ? Donne des exemples. Réalisez les portails de base avec
n'importe quel portail universel.
(8)
1
2
5
Réponse :
Portes universelles : NAND et NOR sont connues sous le nom de portes universelles. Les
portes AND, OR, NOT peuvent être réalisées en utilisant l'une de ces deux portes.
L'ensemble du système logique peut être implémenté en utilisant l'une de ces deux portes.
Ces portails sont plus faciles à réaliser et consomment moins d’énergie que les autres
portails.
Réalisations de portes NON, ET et OU utilisant des portes NAND

NOT GATE : La figure 3 (a) montre la réalisation de la porte inverseur (NOT) à l'aide de la
porte NAND. Les deux entrées des portes NAND sont liées ensemble de sorte que la porte
fonctionne comme une porte inverseuse (NON).
U U
N N
Fig. 3 (a) Réalisation de la porte inverseur (NOT) à l'aide de la porte NAND
PORTE ET : La figure 3 (b) montre la réalisation de la porte ET utilisant deux portes

NAND. Il a une combinaison de deux portes NAND qui donne une opération ET. La
première porte NAND a deux entrées A et B. Les deux entrées de la deuxième porte NAND
sont liées ensemble et la sortie AB de la première porte est envoyée à cette borne commune.
La sortie est AB donnant ainsi l’opération AND.
U
N AB = AB
B
Fig. 3 (b) Réalisation de la porte ET à l'aide de portes NAND
OR GATE : La figure 3 (c) montre la réalisation d'une porte OU utilisant des portes
NAND. Les deux entrées de chacune des deux premières portes NAN D sont liées ensemble
et alimentées par A et B comme indiqué sur la figure. Les sorties sont A et B . Ils sont
transmis comme entrées à la troisième porte NAND. La sortie finale est A OR B donnant
ainsi l'opération OR.
U
N
——
B
Fig. 3 (c) Réalisation de la porte OU à l'aide de

portes
Q.25 Donner le circuit d'uneNAND
porte TTL NAND et expliquer brièvement son fonctionnement. (6)
Réponse :
Fonctionnement de la porte TTL NAND : La figure 3 (d) montre une porte TTL NAND
avec une sortie totem. La sortie du totem signifie que le transistor T 4 est placé au sommet
de T 3 de manière à donner une faible impédance de sortie. La faible impédance de sortie
implique une constante de temps RC courte afin que la sortie puisse changer rapidement
1
2
6
d'un état à un autre. T1 est un transistor à émetteurs multiples. Ce transistor peut être
considéré comme une combinaison de nombreux transistors avec une base et un collecteur
communs. Des transistors à émetteurs multiples comportant environ 60 émetteurs ont été
développés. Sur la figure, T 1 comporte 3 émetteurs de sorte qu'il peut y avoir trois entrées
A, B, C. Le transistor T 2 fait office de séparateur de phase car la tension de l'émetteur est
déphasée par rapport à la tension du collecteur. Les transistors T 3 et T 4 de la sortie du
totem, La capacité CL représente la capacité parasite etc. La diode D est ajoutée pour
garantir que T4 soit coupé lorsque la sortie est faible. La chute de tension de la diode D
maintient la jonction base-émetteur de T4 polarisée en inverse de sorte que seul T3 conduit
lorsque la sortie est faible. Le fonctionnement peut être expliqué brièvement par trois
conditions indiquées ci-dessous :
Condition 1 : au moins une entrée est faible (c'est-à-dire 0). Le transistor T1 sature. Par
conséquent, la tension de base de T 2 est presque nulle. T 2 est coupé et oblige T 3 à se
couper. T 4 agit comme un émetteur suiveur et couple une haute tension à la charge. La
sortie est élevée (c'est-à-dire Y=1).
Condition 2 : toutes les entrées sont élevées. Les jonctions émetteur-base de T1 sont
polarisées en inverse. La jonction collecteur-base de T1 est polarisée en direct. Ainsi, T1 est
en mode actif inverse. Le courant du collecteur de T1 circule en sens inverse. Puisque ce
courant circule dans la base de T 2 , les transistors T 2 et T 3 saturent et la sortie Y est au
niveau bas.
Condition 3 : Le circuit fonctionne sous II lorsque l'une des entrées devient faible. La
jonction base émetteur correspondante de T1 commence à conduire et sa tension de base
chute à une valeur faible. Par conséquent, T1 est en mode actif vers l'avant. Le courant de
collecteur élevé de T 1 supprime la charge stockée dans T 2 et T 3 et par conséquent, T 2 et T
3 vont à la coupure et T 1 sature et la sortie Y revient à l'état haut.
Fig.3 (d) Schéma logique de la porte TTL NAND avec sortie totem
1
2
7
Q.26 À l'aide d'une table de vérité, expliquez le fonctionnement d'un demi-soustracteur. Dessinez le
diagramme logique à l’aide de portes. (8)
1
2
8
Réponse :
Demi-soustracteur : un circuit logique pour la soustraction de B (soustrahend) de A
(minuend) où A et B sont des nombres de 1 bit est appelé demi-soustracteur . La table de
vérité du demi-soustracteur est donnée dans le tableau n°5.1. Ici, A et B sont les deux
entrées et D i (différence) et B o (emprunter) sont les deux sorties. Si B est plus grand que A
nécessaire
,
(par exemple, A=0 et B=1), un emprunt est
Contributio Les sorties

ns
U
B D i (Différence) B o
N
(Emprunter)
0 0 0 0
0 1 1 1
1 0 1 0
1 1 0 0
Tableau
5.1
À partir de la table de vérité, les expressions logiques pour D i et B o sont obtenues comme
suit :
ré je = UN B + UN B
B O = AB
D je
MOITIÉ
SOUSTRACTEU Bo
R
Fig.5 (a) Schéma logique du demi-soustracteur Fig.5 (b) Schéma fonctionnel du demi-
soustracteur
Dans le tableau 5.1, la variable d'entrée B est soustraite de A pour donner la sortie D i
(différence). Si B est plus grand que A (par exemple, A = 0 et B = 1), un emprunt est
nécessaire. Dans la table de vérité, les entrées sont A et B, les sorties sont D i (différence) et
1
2
9
B O (emprunt). Par conséquent, les expressions booléennes pour le demi-soustracteur de la
table de vérité peuvent s’écrire sous la forme
NUMÉRIQUES.............................................................................................................................24
D =D..........................................................................................................................................67
DESCRIPTIFS..............................................................................................................................79
3
+ 2 + 1 + 0 - je............................................................................................................................94
+ D0
.....................................................................................................................................................94
, 2+4............................................................................................................................................94
je..............................................................................................................................................153
[ 4 b 2 + 2 b 1 + 1 b 0 ]............................................................................................................153
1 tonne V...........................................................................................................................................180
V = - - Vdt = - — t.......................................................................................................................180
TJ, Lieutenant.......................................................................................................................180
Réponse :
1
3
0
Soustracteur complet : un soustracteur complet doit prendre en charge les emprunts

répétés à partir du bit supérieur suivant. A n'importe quel stade, en plus des deux bits (dont
l'un doit être soustrait de l'autre), se trouve une autre entrée Bin , c'est-à-dire emprunte un bit
au D i et emprunte B o . Le tableau montre la table de vérité.
D
je
LES
SORTIES
Bo
Fig.5 (c) Schéma fonctionnel du soustracteur complet
D
je
Bo
Fig.5 (d) Schéma fonctionnel d'un soustracteur complet en tant que

combinaison de deux demi-soustracteurs et d'une porte OU
Fig.5 (e) Schéma logique du soustracteur complet
La figure 5 (c) montre un schéma fonctionnel pour un soustracteur complet. Il peut être
construit à partir de deux demi-soustracteurs et d'une porte OU comme le montre la figure
5(d). Le schéma logique est présenté sur la figure 5 (e). Ce schéma logique est conforme à la
table de vérité du tableau 5.1.
1
3
1
Contrib Les sorties

utions BO
UN B Poub D je
elle
0 0 0 0 0
0 0 1 1 1
0 1 0 1 1
0 1 1 0 1
1 0 0 1 0
1 0 1 0 0
1 1 0 0 0
1 1 1 1 1
Tableau 5.1 Table de vérité pour le soustracteur complet
Q.28 Concevoir un décodeur BCD à sept segments qui accepte un chiffre décimal dans BCS et génère
la sortie appropriée pour les segments dans l'indicateur d'affichage. (14)
Réponse :
Décodeur BCD-TO-7 segments : un affichage numérique composé de sept segments LED
est couramment utilisé pour afficher des chiffres décimaux dans les systèmes numériques.
Les exemples les plus connus sont les calculatrices et les montres électroniques où un
dispositif d'affichage à 7 segments est utilisé pour afficher un chiffre de 0 à 9. Pour utiliser
ce dispositif d'affichage, les données doivent être converties d'un code binaire au code requis
pour l'affichage. Habituellement, le code binaire utilisé est Natural BCD. La figure 6 (a)
montre le dispositif d'affichage. La figure 6(b) montre les segments qui doivent être éclairés
Figure
6(a)
pour chacun des chiffres et la figure 6(c) donne le système d'affichage.

Figure 6(b)
U
N
B
1
3
2
SAISIR
S
Figure 6(c)
1
3
3
Le tableau 6.1 donne la table de vérité du décodeur BCD à 7 segments. Ici ABCD est le code
Natural BCD pour les chiffres 0 à 9. Les K-maps pour chacune des sorties a à g sont données
dans les figures 6(d), 6(f),6(h),6(j),6(l),6(n),6(p). ). Les entrées de la K-map correspondant à six
combinaisons binaires non utilisées dans la table de vérité sont X – peu importe.
Chiffre décimal Contribu Les sorties

tions
Affiché
UN B C D un b c d eF g
0 0 0 0 0 1 1 1 1 11 0
1 0 0 0 1 0 1 1 0 00 0
2 0 0 1 0 1 1 0 1 10 1
3 0 0 1 1 1 1 1 1 00 1
4 0 1 0 0 0 1 1 0 01 1
5 0 1 0 1 1 0 1 1 01 1
6 0 1 1 0 0 0 1 1 11 1
7 0 1 1 1 1 1 1 0 00 0
8 1 0 0 0 1 1 1 1 11 1
9 1 0 0 1 1 1 1 0 01 1
Tableau 6.1 Table de vérité du décodeur de segments BCD-à-7
(i) K-map et diagramme logique pour la sortie numérique « a » :
1
3
4
Les expressions simplifiées pour la Fig.6(d) sont données par a = BD + BD + CD + A et le

schéma logique est donné sur la Fig.6(e).
Fig.6(e) Schéma logique de la sortie « a »
(ii) K-map et diagramme logique pour la sortie numérique « b » :
Fig. 6 (f) Carte K pour la sortie b
Les expressions simplifiées pour la Fig.6(f) sont données par b = B + C D + CD et le schéma

logique est donné sur la Fig.6(g).
Fig.6 (g) Schéma logique de la sortie 'b'

(iii) K-map et diagramme logique pour la sortie numérique « c » :
1
3
5
Fig. 6 (h) K-map pour la sortie C'
Les expressions simplifiées pour la Fig.6(h) sont données par c = B + C + D et le schéma

logique est donné sur la Fig.6(i).
Fig.6 (i) Schéma logique de la sortie « c »
(iv) K-map et diagramme logique pour la sortie numérique :
Fig 6() K-carte pour la sortie d'
1
3
6
Les expressions simplifiées pour la Fig.6(j) sont données par

d = BD + C D + B C + B C D et le schéma logique est donné sur la Fig.6(k)
Fig.6(k) Schéma logique de la sortie 'd'
(v) K-map et diagramme logique pour la sortie

numérique « e » :
Les expressions simplifiées pour la Fig.6(l) sont données par e = BD + C D et le schéma logique
est donné sur la Fig.6(m).
______je
1
3
7
D
C
---------1
_D
Fig.6 (m) Schéma logique de la sortie « e »
1
3
8
(vi) K-map et diagramme logique pour la sortie numérique « f » :
Les expressions simplifiées pour la Fig.6(n) sont données par f = A + C D + B C +B D et le

schéma logique est donné sur la Fig.6(o).
Fig.6 (o) Schéma logique de la sortie « f »
1
3
9
(vii) K-map et diagramme logique pour la sortie numérique « g » :
Les expressions simplifiées pour la Fig.6(p) sont données par g = A + B C + B C+ C D et le

schéma logique est donné sur la fig.6(q).
Fig.6 (q) Schéma logique de la sortie 'g'
Q.29 Expliquer le fonctionnement d'un démultiplexeur à l'aide d'un exemple. (6)
Réponse :
Démultiplexeur 1:4 : La figure 7 (a) montre le circuit logique d'un démultiplexeur 1:4. Il
possède deux portes NON, 4 portes ET, une ligne d'entrée de données, 2 lignes de sélection
(S 0 , S 1 ) et quatre lignes de sortie (D 0 , D 1 , D 2 , D 3 ). La ligne d'entrée de données
alimente toutes les portes ET. Cependant, les deux lignes de sélection n'activent qu'une
seule porte à la fois. Si S 1 S 0 = 00 alors les données vont à D 0 . si S 1 S 0 = 01, alors les
données vont à D 1 . Si S 1 S 0 = 10, alors les données vont à D 2 et si S 1 S 0 = 1, alors les
données vont à D 3 .
1
4
0
LES SORTIES
D
1
Q.30 Donnez la table de

D vérité des bascules SR et
2
D. Convertissez la bascule
SR donnée en une bascule
D. (8)
Réponse :
Fig.7 (a) Circuit logique du démultiplexeur La table de
1: 4 vérité de la
bascule SR est illustrée sur la figure 7 (b) et la table de vérité de la bascule D est illustrée
sur la figure 7 (c).
Fig.7(b) Table de vérité pour la bascule SR Fig.7(c) Table de vérité pour la bascule D
Si nous utilisons uniquement les deux lignes du milieu de la table de vérité de la bascule SR
Contrib Sortir
utions
Sn Rn Qn +1 Saisir Sortir
0 0 Qn
1 0 1 Dn Qn +1
0 1 0 0 0
1
1 ? 1 1
illustrée sur la figure 7 (b), nous obtenons une bascule de type D comme indiqué sur les
figures 7 (d) et 7 (e). . Il n’a qu’une seule entrée appelée entrée D ou entrée de données. Sa
table de vérité est donnée sur la figure 7(c) d'où il ressort clairement que la sortie Q n+1 à la
fin de l'impulsion d'horloge est égale à l'entrée D n avant l'impulsion d'horloge. Cela revient
à dire que les données d'entrée apparaissent en sortie à la fin de l'impulsion d'horloge. Ainsi,
le transfert des données de l'entrée vers la sortie est retardé, d'où le nom Delay (D) Flip-
Flop. La bascule de type D est utilisée soit comme dispositif de retard, soit comme verrou
pour stocker 1 bit d'informations binaires.
1
4
1
Pr
Cr
Fig.7 (d) SR Flip-Flop converti en D-Flip-Flop Fig.7 (e) Symbole logique de D Flip-Flop
Q.31 Définir un registre. Construisez un registre à décalage à partir de bascules SR. Expliquez son
fonctionnement. (8)
Réponse :
Registre : Un registre se compose d'un groupe de bascules et de portes qui effectuent leur
transition. Les bascules contiennent les informations binaires et les portes contrôlent quand
et comment les nouvelles informations sont transformées dans le registre.
Registre à décalage à bascule SR : les registres à décalage peuvent être construits à l'aide
de bascules SR. La figure 9 (a) montre le registre à décalage 4 bits, qui utilise des bascules
RS. Il utilise quatre bascules SR en cascade et les entrées des trois dernières bascules de la
chaîne reçoivent des entrées complémentaires, c'est-à-dire si S = 0, R = 1 et si S = 1, R = 0.
La première bascule possède des entrées S et R complémentaires et se comporte donc
comme une bascule de type D. En raison de l'inverseur dans la ligne d'horloge, les données
seront transférées vers les sorties de bascule sur le front positif de l'impulsion d'horloge.
Il y a deux entrées A et B. N'importe laquelle des entrées peut être utilisée. Puisqu'une
entrée 1 en A ou B sera une entrée 1 en S de la première bascule, en raison d'une double
complémentation, une impulsion d'horloge positive produira une sortie de 1 en Q de la
première bascule. Normalement, les entrées A et B de la porte NAND sont connectées
ensemble lorsque les données sont transmises et la NAND n'est pas nécessaire pour servir
de porte.
Fig.9 (a) Schéma logique du registre à décalage SR

Flip-Flop
Q.32 Expliquer comment un registre à décalage peut être utilisé comme compteur en anneau donnant
les formes d'onde en sortie
des tongs. (6)
1
4
2
Réponse :
Registre à décalage comme compteur en anneau : un compteur en anneau est un registre
à décalage circulaire avec une seule bascule activée à un moment donné ; tous les autres
sont effacés. Le bit unique est décalé d'une bascule à l'autre pour produire la séquence de
signaux de synchronisation. La figure 9 (b) montre un registre à décalage de 4 bits connecté
en tant que compteur en anneau. La valeur initiale du registre est 1000, ce qui produit la
variable T 0 . Le bit unique est décalé vers la droite à chaque impulsion d'horloge et revient
de T3 à T0 . Chaque bascule est à l'état 1 une fois toutes les quatre impulsions d'horloge et
produit l'un des quatre signaux de synchronisation représentés sur la figure 9 (c). Chaque
sortie devient 1 après la transition du front négatif d'une impulsion d'horloge et reste 1
pendant l'impulsion d'horloge suivante.
MAJ À
DROITE
ENREGISTR
Fig.9 (b) Registre à décalage 4 bits connecté en tant que compteur en anneau.
Fig.9 (c) Formes d'onde à la sortie des bascules

Q.33 Différencier les modes d'adressage linéaire et d'adressage matriciel avec des exemples. Lequel de
c'est la meilleure méthode ? (4)
Réponse :
Adressage linéaire : l'adressage est le processus de sélection de l'une des cellules d'une
mémoire à écrire ou à lire. Afin de faciliter la sélection, les mémoires sont généralement
disposées en plaçant les cellules sous forme Linéaire ou Matrice.
Mode d'adressage linéaire : une seule colonne comportant n lignes et 1 colonne (comme le
tableau de cellules 16X1) illustrée à la figure 11(a) est fréquemment appelée adressage
linéaire. La sélection d'une cellule signifie simplement la sélection de la ligne
1
4
3
correspondante et la colonne est utilisée.
1
4
4
1 COLONNE
16 16
LIGNES X
1
16
Fig.11 (a) Mode d'adressage linéaire
Mode d'adressage matriciel : l'arrangement qui nécessite le moins de lignes d'adresse est un
tableau carré de n lignes et n colonnes pour une capacité de mémoire totale de nxn = n 2 cellules.
Cet agencement de n lignes et n colonnes est fréquemment appelé adressage matriciel, illustré sur la
figure 11 (b).
4
LIGNE
S
Fig.11(b) Mode d'adressage matriciel
Meilleure méthode : l'adressage matriciel est la meilleure méthode, car cette configuration ne
nécessite que 8 lignes d'adresse (c'est-à-dire 4 lignes et 4 colonnes), alors que la méthode
d'adressage linéaire nécessite un total de 17 lignes d'adresse (c'est-à-dire 1 colonne et 16 lignes). la
configuration carrée est si largement utilisée dans l'industrie.
Q.34 Écrivez une courte note sur ce qui suit : Compteur Johnson. (4)
Réponse :
Johnson Counter : Johnson Counter est un compteur synchrone, dans lequel toutes les bascules
sont cadencées simultanément et les impulsions d'horloge pilotent l'entrée d'horloge de toutes les
bascules ensemble afin qu'il n'y ait pas de retard de propagation. La figure 11 (e) montre le
circuit du compteur Johnson. Dans ce cas, l'entrée D de FF 0 est pilotée par la sortie Q de FF 3 ,
c'est-à-dire que le complément de la sortie de la dernière bascule est envoyé au D de FF 0 . Cet
1
4
5
arrangement de rétroaction produit la séquence d'états présentée dans le tableau 11.2. La

séquence de 4 bits
1
4
6
a un total de 8 états (une séquence de n bits aura 2n états). Ainsi, un compteur Johnson à n bits
aura un module de 2n.
La sortie Q de chaque étage alimente l'entrée D de l'étage suivant. Mais la sortie Q du
dernier étage alimente l'entrée D du premier étage. Le compteur se remplit de 1 de
gauche à droite, puis remplit à nouveau de 0 comme indiqué dans le tableau 11.2. La
figure 11 (f) montre les formes d'onde/le chronogramme d'un compteur Johnson à 4 bits.
Fig.11 (e) Schéma logique du compteur Johnson
Impulsion Q0 Ques Quest Que

d'horloge tion 1 ion 2 stion
0 0 0 0 0
1 1 0 0 0
2 1 1 0 0
3 1 1 1 0
4 1 1 1 1
5 0 1 1 1
6 0 0 1 1
7 0 0 0 1
Tableau 11.2 Séquence d'états du compteur Johnson 4 bits
1
4
7
Fig.11 (f) Diagramme temporel du compteur Johnson 4 bits
1
4
8
Q.35 Les formes d'onde de tension illustrées sur la figure 1 sont appliquées aux entrées des portes ET et
OU à 2 entrées.
Déterminez les formes d’onde de sortie. (3)
Réponse :
Les formes d'onde de sortie pour les portes ET et OU sont illustrées
sur la figure 3 (a).
1
UN
0 ----------> temps
012 (ms) 345
1
B
> temps
0
(ms)
ET DE A & B
c'est-à-dire,
AXB
1
OU DE A & B
c'est-à-dire A + B
Fig.3 (a) Formes d'onde de sortie
Q.36 Quels sont les avantages de la logique CMOS et expliquez l'inverseur CMOS à l'aide d'un schéma
de circuit soigné. (7)
Réponse :
Avantages de la logique CMOS :
(i) La dissipation de puissance est minimale pour toutes les familles logiques
(ii) LSI et VLSI sont possibles
Onduleur CMOS :
Le circuit logique CMOS de base est un inverseur illustré sur la figure 5 (a). Pour ce circuit,
les niveaux logiques sont 0 V (logique 0) et V CC (logique 1). Lorsque Vi = Vcc , T 1 s'allume
et T 2 s'éteint. Donc V O ≈ 0 V et comme les transistors sont connectés en série, le courant I
D est très faible. D'autre part, lorsque V i = 0 V, T 1 s'éteint et T 2 s'allume, donnant une
tension de sortie V O ≈ Vcc et ID est à nouveau très faible . Dans l'un ou l'autre état logique, T1
ou T2 est OFF et la dissipation de puissance au repos qui est le produit du courant de fuite
OFF et V cc est très faible. Des fonctions plus complexes peuvent être réalisées par des
1
4
9
combinaisons d'onduleurs.
1
5
0
T (canal P) 2
D
2
DG
D
1
T (canal n)
1
Fig.5 (a) Schéma logique de l'onduleur CMOS
Q.37 Qu'est-ce que la logique à trois états et expliquer l'inverseur logique à trois états à l'aide d'un
schéma de circuit.
Donnez sa table de vérité. (7)
Réponse :
Logique à trois états :
Dans les circuits logiques normaux, il existe deux états de sortie, BAS et HAUT. Si la sortie
n’est pas à l’état BAS, elle est définitivement dans l’autre état (HIGH). De même, si la
sortie n’est pas à l’état HAUT, elle est définitivement à l’état BAS. Dans les systèmes
numériques complexes tels que les micro-ordinateurs et les microprocesseurs, il peut être
nécessaire de connecter un certain nombre de sorties de porte à une ligne commune appelée
bus qui, à son tour, peut être nécessaire pour piloter un certain nombre d'entrées de porte.
Lorsqu'un certain nombre de sorties de porte sont connectées au bus, les sorties TTL du
totem entraînent un échauffement des circuits intégrés qui peuvent être endommagés et les
sorties TTL à collecteur ouvert provoquent des problèmes de chargement et de vitesse de
fonctionnement. Pour surmonter ces difficultés, en plus des sorties basse impédance 0 et 1,
il existe un troisième état appelé état haute impédance. De tels circuits logiques dans
lesquels la sortie peut avoir trois états sont appelés logique à trois états.
Dans la logique à trois états, en plus des sorties basse impédance 0 et 1, il existe un
troisième état appelé état haute impédance. Lorsque le portail est désactivé, il est dans le
troisième état.
Onduleur logique à trois états :
Le schéma fonctionnel de l'inverseur logique à trois états est illustré à la fig. 5 (b) et son
schéma logique est illustré à la fig. 5(c). Lorsque l'entrée de commande est FAIBLE, le
variateur est retiré de T 3 et T 4 . Par conséquent, T 3 et T 4 sont coupés et la sortie est dans le
troisième état. Lorsque l'entrée de contrôle est ÉLEVÉE, la sortie Y est Logique 1 ou 0
selon l'entrée de données. La table de vérité de l'inverseur logique à trois états est donnée
dans le tableau n°5.1.
SORTIE DE
ENTRÉE DE DONNÉES DONNÉES
CONTRÔLE
Fig.5 (b) Schéma fonctionnel de l'onduleur logique à trois états
1
5
1
Entrée de Contrôle Sortie de

données données
0 0 Élevé - Z
1 0 Élevé - Z
0 1 1
1 1 0
Tableau 5.1 Table de vérité de l'inverseur logique à trois états
Fig.5 (c) Schéma logique de l'inverseur logique à

trois états
Q.38 Qu'est-ce qu'un comparateur numérique. Expliquer le fonctionnement d'un comparateur
numérique 2 bits à l'aide de
Table de vérité. (6)
Réponse :
Comparateur numérique : La comparaison de deux nombres est une opération qui
détermine si un nombre est supérieur, inférieur ou égal à l'autre nombre. Un comparateur
numérique est un circuit combinatoire qui compare deux nombres, A et B, et détermine leurs
grandeurs relatives. Le résultat de la comparaison est spécifié par trois variables binaires qui
indiquent si A > B, A = B ou A < B.
Des comparateurs peuvent être conçus pour comparer des nombres multibits. La figure 6 (e)
montre le schéma fonctionnel d'un comparateur à n bits . Il reçoit deux nombres de n bits A
et B comme entrées et les sorties sont A > B, A = B et A < B. En fonction de l'ampleur
relative des deux nombres, l'une des sorties sera ÉLEVÉE. Le tableau 6.2 donne la table de
vérité d'un comparateur 2 bits.
(I) Si les grandeurs des entrées A et B sont égales (c'est-à-dire A = B) : Considérez deux
nombres, A et B comme entrées avec deux chiffres chacune, c'est-à-dire A1, A0 et B1, B0.
Les deux nombres sont égaux si toutes les paires de chiffres significatifs sont égales, c'est-à-
dire si A 1 = 0, A 0 = 0, B 1 = 0, B 0 = 0, alors A 1 = B 1 et A 0 = B 0 . Par exemple, si A 1 = 0,
1
5
2
A 0 = 0, B 1 = 0, B 0 = 0, alors des paires de chiffres significatifs, c'est-à-dire A 1 = B 1 = 0 et

A 0 = B 0 = 0. La sortie de cette combinaison devient 1 pour A = B et 0 pour A < B et A > B.
Ceci est donné dans la table de vérité.
(II) Si la grandeur de l'entrée A est supérieure ou inférieure à B (c'est-à-dire A > B ou

A < B) : Pour déterminer si A est supérieur ou inférieur à B, nous inspectons la grandeur
relative des paires de chiffres significatifs à partir de la position la plus significative. Si les
deux chiffres sont égaux, nous comparons la paire de chiffres immédiatement inférieure.
Cette comparaison se poursuit jusqu'à ce qu'une paire de chiffres inégaux soit atteinte.
(i) Si l'entrée A est supérieure à B (c'est-à-dire A > B) : Si le chiffre correspondant de A
est 1 et celui de B est 0, nous concluons que A > B. Par exemple si A 1 = 0, A 0 = 1, B 1 = 0,
B 0 = 0, alors les paires de chiffres significatifs sont A 1 = B 1 = 0 et A 0 (c'est-à-dire le
chiffre 1) > B 0 (c'est-à-dire le chiffre 0) . Ceci est montré dans la table de vérité.
(III) Si l'entrée A est inférieure à B (c'est-à-dire A < B) : Si le chiffre
correspondant de A est 0 et celui de B est 1, nous concluons que A < B. Par exemple si A 1
= 0, A 0 = 0 , B 1 = 0, B 0 = 1, alors les paires de chiffres significatifs sont A 1 = B 1 =0, et A
0 (c'est-à-dire le chiffre 0) < B 0 (c'est-à-dire le chiffre 1) . Ceci est montré dans la table de
vérité.
Contrib Les
utions B1 sorties
Un Un 0 B0 A>B A=B A<B
1
0 0 0 0 0 1 0
0 0 0 1 0 0 1
0 0 1 0 0 0 1
0 0 1 1 0 0 1
0 1 0 0 1 0 0
0 1 0 1 0 1 0
0 1 1 0 0 0 1
0 1 1 1 0 0 1
1 0 0 0 1 0 0
1 0 0 1 1 0 0
1 0 1 0 0 1 0
1 0 1 1 0 0 1
1
5
3
1 1 0 0 1 0 0
1 1 0 1 1 0 0
1 1 1 0 1 0 0
1 1 1 1 0 1 0
Tableau 6.2 Table de vérité d'un comparateur 2 bits
Q.39 Qu'est-ce qu'un registre à décalage ? Quels sont ses différents types ? Énumérez quelques
applications de Shift
Registre. (6)
Réponse :
Registre à décalage : un registre dans lequel les données sont décalées vers la gauche
ou la droite lorsque des impulsions d'horloge sont appliquées est appelé registre à
décalage.
Types de registres à décalage :

(i) Registre à décalage série-entrée-sortie série (SISO)
(ii) Registre à décalage série entrée parallèle sortie (SIPO)
(iii) Registre à décalage entrée série et sortie parallèle (PISO)
(iv) Registre à décalage Parallel-In Parallel Out (PIPO)
Applications des registres à décalage :

(i) Convertisseur série vers parallèle
(ii) Convertisseur parallèle vers série
(iii)Ligne à retard
(iv) Compteur de sonnerie
(v) Compteur à anneaux torsadés
(vi) Générateur de séquence
Q.40 Concevoir un compteur synchrone MOD-6 à l'aide de bascules JK. (8)
Réponse :
Conception du compteur Mod-6 : Le compteur synchrone Mod-6 a six états de compteur
(c'est-à-dire de 0 à 6). Le tableau de conception du compteur pour ce compteur répertorie les
trois bascules et leurs états compris entre 0 et 6, ainsi que les six entrées pour les trois
bascules. Les entrées de bascule nécessaires pour faire passer le compteur de l'état présent à
l'état suivant sont calculées à l'aide de la table d'excitation. Les états du compteur souhaités
et les entrées JK requises pour le retournement du compteur les flops sont donnés dans le
tableau de conception des compteurs présenté dans le tableau n°8.1
Impulsion États compteurs Entrées bascules

d'entrée
1
5
4
compter
U
N B C J.A. KA JB KB JC KC
0 0 0 0 1 X 0 X 0 X
1 1 0 0 X 1 1 X 0 X
2 0 1 0 1 X X 0 0 X
3 1 1 0 X 1 X 1 1 X
4 0 0 1 1 X 0 X X 0
5 1 0 1 X 1 0 X X 1
6(0) 0 0 0
Tableau 8.1 Tableau de conception du compteur pour le compteur Mod-6

Bascule A :
L'état initial est 0. Il passe à 1 après le coup d'horloge. Par conséquent, J A doit être 1 et K A
peut être 0 ou 1 (c'est-à-dire X ). Dans l'état suivant, 1 passe à 0 après l'impulsion d'horloge.
Par conséquent, J A peut être 0 ou 1 (c'est-à-dire X ) et K A doit être 1.
Bascule B :
L'état initial est 0 et reste inchangé après l'impulsion d'horloge. Par conséquent, J B doit être
0 et K B peut être 0 ou 1 (c'est-à-dire X). Dans l'état suivant, 0 passe à 1 après l'impulsion
d'horloge. Par conséquent, J B doit être égal à 1 et K B peut être égal à 0 ou 1 (c'est-à-dire X).
Bascule C :
L'état initial est 0 et reste inchangé après l'impulsion d'horloge. Par conséquent, J C doit être
égal à 0 et K C peut être égal à 0 ou 1 (c'est-à-dire X). Dans l'état suivant, il reste inchangé
après l'impulsion d'horloge. Par conséquent, J C doit être 0 et K C peut être 0 ou 1 (c'est-à-
dire X). Les entrées JK requises pour cela ont été déterminées à l'aide du tableau d'excitation
(tableau 8.1). Les valeurs d'entrée de la bascule sont entrées dans les cartes de Karnaugh
illustrées à la figure 8b [(i), (ii), (iii), (iv), (v) et (vi)] et une expression booléenne est
trouvée pour les entrées. aux trois bascules puis chaque expression est simplifiée. Comme
tous les états du compteur n'ont pas été utilisés, des X (ne pas le faire) sont saisis pour
désigner les états non utilisés. Les expressions simplifiées pour chaque entrée ont été
affichées sous chaque carte. Enfin, ces expressions minimales pour les entrées de bascule
sont utilisées pour dessiner un schéma logique pour le compteur représenté sur la figure
8(c).
Comme auparavant, les entrées JK nécessaires à cet effet ont été déterminées à l'aide du
tableau d'excitation (tableau 8.1). Ces valeurs d'entrée sont entrées dans les cartes de
Karnaugh, Fig. 8 (b) [i à vi] et une expression booléenne est trouvée pour les entrées des
trois bascules, puis chaque expression est simplifiée. Des X ont été saisis dans les états du
compteur qui n'ont pas été utilisés. Les expressions simplifiées pour chaque entrée ont été
affichées sous chaque carte et enfin un diagramme logique basé sur ces expressions est
dessiné et illustré sur la figure 8 (c).
avant JC CE avant JC avant avant JC avant JC avant JC avant
JC JC
UN UN
1 1 X 1 X X X X
1
5
5
UN X X X X UN 1 1 X 1
Carte pour JA Carte pour KA

JA = 1 KA = 1
Figure (i) Figure (ii)
C.-B. C.-B. avant JC avant JC avant JC
avant JC avant JCavant JC
UN 0 0 X X UN X X X 0
UN UN
1
1 0 X X X X X
Carte pour
Carte pour J B JB = A C Fig. KB KB = A
(iii) Fig.(iv)
1
5
6
BCBC BCBC Colombie-Britannique Colombie-

Britannique Colombie-Britannique
0 X X 0 X 0 X X
U 0 X X ] X ] X X
N
Carte pour Carte pour K C

JC KC = A
JC = AB Figure (vi)
Figure (v)
Fig.8 (b) Cartes de Karnaugh pour J A , K A , J B , K B , J C , K C
HORLO
GE
LÉGUMI
Fig.8 (c) Schéma logique du compteur synchrone MOD-6
Q.41 Qu’est-ce que la ROM ? La ROM est-elle une mémoire volatile ? Expliquer. (3)
Réponse :
ROM : La mémoire morte est une mémoire permanente ou semi-permanente. Dans la ROM
permanente, les données sont stockées de manière permanente et ne peuvent pas être modifiées. Il
ne peut être lu qu'à partir de la mémoire. Il ne peut pas y avoir d'opération d'écriture car les données
spécifiées sont programmées dans l'appareil par le fabricant ou l'utilisateur. Dans la ROM semi-
permanente, il n'y a pas non plus d'opération d'écriture, mais les données peuvent être modifiées,
dans une mesure limitée, par des méthodes spéciales.
Non. La ROM est une mémoire non volatile. La programmation de la ROM implique d'effectuer
les interconnexions requises au moment de la fabrication et, par conséquent, son contenu n'est pas
affecté, même lorsque l'alimentation est coupée. C'est donc une mémoire non volatile.
Q.42
Dessinez le schéma logique d'un tableau ROM 16 bits et expliquez son principe de fonctionnement.
(8)
Réponse :
Tableau ROM 16 bits : une mémoire morte est un tableau de contacts unidirectionnels
1
5
7
sélectivement ouverts et fermés. .Une matrice ROM de 16 bits est représentée sur la figure 9
(b). Pour sélectionner l'un des 16 bits, une adresse de 4 bits (A 3 , A 2 , A 1, A 0 ) est requise.
Les deux bits d'ordre inférieur (A1, A 0 ) sont décodés par le décodeur D L qui sélectionne
l'une des quatre lignes, tandis que les bits d'ordre supérieur
1
5
8
deux bits (A 3 , A 2 ) sont décodés par le décodeur D H qui active l'un des quatre
amplificateurs de détection de colonne.
Fig.9 (b) Schéma logique d'une matrice

ROM 16 bits
La matrice de diodes est formée en connectant une diode avec un commutateur entre
chaque ligne et colonne. Par exemple, la diode D 21 est connectée entre la rangée 2 et la
colonne 1. La sortie est activée en appliquant la logique 1 à l'entrée de sélection de puce
(CS) . Programmer une ROM signifie ouvrir et fermer sélectivement les interrupteurs en
série avec les diodes. Par exemple, si l'interrupteur de la diode D 21 est en position fermée
et si l'adresse d'entrée est 0110, la ligne 2 est activée en la reliant à la colonne 1.
L'amplificateur de détection de la colonne 1 est également activé, ce qui donne une sortie
logique 1 si la puce est sélectionnée (CS = 1). Cela montre qu'un logic1 est stocké à
l'adresse 0110. Par contre si l'interrupteur de la diode D 21 est ouvert, le 0 logique est
stocké à l'adresse 0110.
Q.43 Expliquez brièvement pourquoi les RAM dynamiques nécessitent une (3)
actualisation ?
Réponse :
En raison de la tendance naturelle de la charge à se répartir dans une configuration d'état
d'énergie inférieure (c'est-à-dire que la charge stockée sur les condensateurs s'échappe avec
1
5
9
le temps), les RAM dynamiques nécessitent un rafraîchissement périodique de la charge

pour maintenir le stockage des données.
Q.44 Dessiner le circuit schématique d'un convertisseur analogique-numérique utilisant la conversion

tension-fréquence et expliquer son principe de fonctionnement. Dessinez ses formes d'onde
pertinentes. (dix)
Réponse :
Convertisseur analogique-numérique utilisant la conversion tension-fréquence : une
tension analogique peut être convertie en forme numérique en produisant des impulsions
dont la fréquence est proportionnelle à la tension analogique. Ces impulsions sont comptées
par un compteur pendant une durée fixe et la lecture du compteur sera proportionnelle à la
fréquence des impulsions et donc à la tension analogique.
Un convertisseur tension-fréquence est représenté sur la figure 10 (a) . La tension
analogique V a est appliquée à un intégrateur dont la sortie est appliquée à la borne d'entrée
inverseuse d'un comparateur. La borne d'entrée non inverseuse du comparateur est connectée
à une tension de référence –V R . Initialement, l'interrupteur S est ouvert et la tension v o
τ
diminue linéairement avec le temps (v o = V a t/ ), comme le montre la figure 10 (b).
Lorsque la valeur décroissante de v o atteint - V R à t = T, la sortie du comparateur V C passe
au niveau HAUT. Celui-ci permet de fermer l'interrupteur S grâce à un multivibrateur
monostable. Lorsque l'interrupteur S est fermé, le condensateur C se décharge, ramenant
ainsi la sortie de l'intégrateur v o à 0. Étant donné que la largeur d'impulsion de la forme
d'onde V C est très petite, un multivibrateur monostable est donc utilisé pour maintenir
l'interrupteur S fermé pendant un temps suffisant pour décharger complètement le
condensateur. La vitesse à laquelle le condensateur se décharge dépend de la résistance du
commutateur.
Soit la largeur d'impulsion du multivibrateur monostable T d . Par conséquent, l'interrupteur
S reste fermé pendant T d après quoi il s'ouvre et v o recommence à diminuer.
Si le temps d'intégration T >> T d , la fréquence des formes d'onde v o et V C est donnée par
f= 1
≅ 1
= 1 Va
T + Td T V Rτ
Nous obtenons ainsi une forme d'onde de sortie dont la fréquence est proportionnelle à la
tension d'entrée analogique. Un convertisseur A/D utilisant le convertisseur tension-
fréquence (V/F) est illustré sur la figure 10(c). La sortie du convertisseur V/F est appliquée à
l'entrée d'horloge (CK) d'un compteur via une porte ET. La porte ET est activée pendant un
intervalle de temps fixe T1 . La lecture du compteur à t = T 1 est donnée par
1V
n = fT = a T qui est proportionnel à V a τV R
1
6
0
Fig.10 (a) Schéma logique du convertisseur tension-fréquence
1
6
1
Fig.10 (b) Formes d'onde du convertisseur tension-

fréquence
B
N-1
B
N-2
Sortie
binaire à N
B1
bits
B0
4T
1
Fig.10 (c) Circuit schématique d'un convertisseur A/D utilisant un convertisseur V/F
Q.45 À l'aide du réseau binaire R-2R, expliquez le fonctionnement d'un convertisseur N/A 3 bits et
dérivez une expression pour la tension de sortie. (10)
Réponse :
Convertisseur N/A en échelle R-2R : Un convertisseur N/A en échelle R-2R est illustré sur la
figure 11(a). Il utilise des résistances de seulement deux valeurs R et 2R. Les entrées du réseau de
résistances sont appliquées via des commutateurs à commande numérique. Un commutateur est en
position 0 ou 1 correspondant à l'entrée numérique pour cette position de bit étant respectivement 0
ou 1. Considérons maintenant un réseau D/A en échelle R-2R à 3 bits illustré sur la figure 11 (b).
Dans ce circuit, nous avons supposé que l'entrée numérique était 001.
1
6
2
Fig.11 (a) Schéma logique du convertisseur N/A à échelle

R-2R
Fig.11 (b) Réseau D/A à échelle R-2R 3 bits
Le circuit est simplifié à l'aide du théorème de Thevenin. En appliquant le théorème de Thévenin en

XX', nous obtenons le circuit de la figure I1(c). De même, en appliquant le théorème de Thévenin en
YY' et ZZ', nous obtenons respectivement les circuits des figures 11(d) et 11(e). Ici, LSB est supposé
égal à 1 et la tension équivalente obtenue est V R / 2 3 .
R XR
A—•—A MW MW
Fig.11(c) Circuit équivalent après application du théorème de Thévenin en XX'
1
6
3
Fig.11(d) Circuit équivalent après application du théorème de

Thévenin en YY'
R. Z 2R
UN------•--------UN----------o
3
V/2
Fig.11(e) Circuit équivalent après application du théorème de Thévenin à ZZ'
21 De même
pour les entrées numériques 010 et 100, les tensions équivalentes sont respectivement V R /2
2
et V R /2 1 . La valeur de la résistance équivalente est dans chaque cas de 3R. Par
conséquent, nous obtenons un circuit équivalent de convertisseur N/A en échelle R-2R 3 bits
qui est donné sur la figure 11 (f). La tension analogique de sortie V O est donnée par
VO RFVR , RFVR , RFVR, )
.R3b0+ .R2b1+ .R b
1 2
je
3R230 3R221 3R212)
RF
VO
[4b2+2b1
3R
+1b0]
L'équation ci-dessus montre donc que la tension de sortie analogique est
proportionnelle à l'entrée numérique.
QUESTIONS ET RÉPONSES TYPIQUES

NUMÉRIQUES
D =D
DESCRIPTIFS
3
+ 2 + 1 + 0 - je
+ D0
1
6
4
, 2+4
je
[4b2+2b1+1b0]
1 tonne V
V = - - Vdt = - — t
TJ, Lieutenant
V
R
MSB
Fig.11 (f) Circuit équivalent d'un convertisseur N/A en échelle R-2R 3 bits
Q.46 Qu'entend-on par connexion filaire ET des circuits intégrés numériques ? Quels sont
ses avantages et ses inconvénients ? Dessinez un circuit de portes TTL avec
connexion filaire-ET et expliquez son fonctionnement. (10)
Réponse :
IC filaire ET numérique : si les entrées F et F' sont connectées à deux portes
DTL NAND, la sortie peut être considérée comme des opérations ET entre la
sortie logique. Parce que lorsque la sortie correspond aux étages de coupure des
transistors, la sortie ne sera pas affectée et logique 1. Lorsque l'une des sorties
correspond à la condition de saturation d'environ 0,2 volt, la sortie du point
commun deviendra 0,2 volt. Si A et B sont tous deux des portes DTL NAND et
que C, D sont entrés pour un autre, NAND, la sortie Y en joignant F et F' à la
borne commune comme suit : Y=(AB)'.(CD)'=( A.B+CD)'
Filaire – ET Connexion
Dans les circuits intégrés numériques, les portes NAND et NOR sont le plus
souvent utilisées. Pour cette raison, la mise en œuvre des logiques NAND et NOR
est la plus importante du point de vue pratique. Certaines portes NAND et NOR
sont réalisées en utilisant des connexions filaires entre les sorties de deux portes
pour fournir une fonction logique spécifique. Ce type de logique est appelé logique
filaire.
1
6
5
Filaire – ET dans les portes TTL à collecteur ouvert
Avantages et inconvénients
•Dans ce circuit intégré, une logique supplémentaire est réalisée sans matériel
supplémentaire.
•Il y a une réduction efficace du ventilateur à la sortie de la porte.
•Dans la connexion filaire ET, la vitesse de fonctionnement augmente.
•La dissipation de puissance dans un état de sortie faible dans P(O) augmente
en raison de la réduction de la résistance effective du collecteur.
•La dissipation de courant dans l'état logique 0 augmente lorsque deux portes
TTL avec des pull-ups passifs sont reliées par une logique câblée.
•Les destins TTL avec un circuit de rappel manquant au niveau du collecteur
sont également appelés portes de collecteur ouvert. Ceux-ci sont plus
adaptés aux connexions filaires.
Q.47 Quelle est la nécessité d'une interface dans les circuits intégrés numériques et quels
sont les points à garder à l'esprit lors de l'interface entre la porte TTL et la porte
CMOS ? (4)
Réponse :
Pour obtenir des performances optimales dans un système numérique, des
dispositifs de plusieurs familles logiques peuvent être utilisés, ce qui tire parti
des caractéristiques supérieures de chaque famille logique. Par exemple, les
circuits intégrés logiques CMOS peuvent être utilisés dans les parties du système
où une faible dissipation de puissance est requise, et le TTL peut être utilisé
lorsqu'une vitesse de fonctionnement élevée est requise. Lorsque le CMOS
dérive le TTL, les conditions suivantes doivent être remplies.
V OH (CMOS) ≥ V IH (TTL)
V OL (CMOS) ≤ V IL (TTL)
-
I OH (CMOS) ≥ NI IH (TTL)
-
I OH (CMOS) ≥ - NI IL (TTL)
Figure 1 : Interface TTL vers CMOS à l'aide d'un registre pull-up.
1
6
6
Figure 2 : Interface CMOS vers TTL à l'aide d'un circuit intégré tampon CMOS
Q.48 Dessinez le schéma logique d'un vérificateur de parité impaire de 4 bits utilisant des
portes EX-NOR et expliquez son fonctionnement à l'aide de la table de vérité.
(7)
Réponse :
Vérificateur de parité impaire à 4 bits utilisant le circuit XNOR : - Le concept
de vérificateur de parité, dans lequel le bit supplémentaire est appelé parité. Cela
peut être pair ou impair. Le circuit suivant donnera le circuit de contrôle de parité 4
bits.
1
6
7
schéma logique d'un vérificateur de parité impaire 4 bits utilisant

des portes EX-NOR
Les réseaux de vérificateurs de parité sont des circuits logiques dotés de fonctions
– OU exclusives. L'opération Ex OR du bit de parité est un schéma permettant de
détecter les erreurs lors de la transmission d'informations binaires. Il s'agit d'un bit
supplémentaire transmis puis vérifié à la réception pour détecter les erreurs.
Dans le vérificateur de parité impaire à 4 bits, les trois bits X, Y, Z constituent le
message et « P » est le bit de parité. Pour une parité impaire, le bit « P » est généré,
de manière à rendre le nombre total de 1 impair (y compris P). Le message de trois
bits et le bit de parité sont transmis vers leur destination ; ils sont appliqués à un
circuit vérificateur de parité. Une erreur se produit lors de la transmission si la
parité des quatre bits reçus est paire, puisque l'information binaire transmise était à
l'origine impaire. La sortie « C » du vérificateur de parité doit être « 1 » lorsqu'une
erreur se produit, c'est-à-dire lorsque le nombre de 1 dans les quatre entrées est
pair.
Table de vérité
Quatre bits reçus Contrôle d'erreur de
X oui z P. C
0 0 0 0 ---------- --
0 0 0 1 ---------- --
0 0 1 0 0
---------- --
0 0 1 1 ---------- --
0 1 0 0 1
---------- --
0 1 0 1 ---------- --
0 1 1 0 1
---------- --
0 1 1 1 ---------- --
1 0 0 0 0
---------- --
1 0 0 1 ---------- --
1 0 1 0 1
---------- --
1
6
8
1 0 1 1 ---------- --
1 1 0 0 0
---------- --
1 1 0 1 ---------- --
1 1 1 0 0
---------- --
1 1 1 1 ---------- --
Q.49 Qu'est-ce qu'un décodeur ? Comparez un décodeur et un démultiplexeur avec des
schémas fonctionnels appropriés.
(4)
Réponse :
Décodeur : - Il décode les informations. Les décodeurs ont n entrées 7 à la fin
maximum 2 n sorties car n bit no peut décoder max 2 n informations,
maintenant 1 entrée d'activation 'E' est connectée au décodeur. S'il est élevé,
seul le circuit sera activé et fonctionnera comme décodeur. Si « E » est faible,
le circuit sera désactivé.
Le démultiplexeur a le même circuit que le décodeur mais ici e est pris
comme ligne d'entrée unique, les lignes de sortie sont les mêmes que celles du
décodeur (c'est-à-dire max 2 n ). Les informations en E seront transmises à
l'une des lignes de sortie et la ligne de sortie sera sélectionnée par une
combinaison de bits de n lignes de sélection.
Schémas fonctionnels d'un décodeur et d'un démultiplexeur
Q.50 Dessinez le schéma logique du compteur en anneau torsadé à 4 bits et expliquez son
fonctionnement à l'aide du chronogramme. (6)
Réponse :
Compteur à anneau torsadé (4 BIT) Nous savons que les registres à décalage
1
6
9
peuvent fonctionner selon 4 modes différents : SISO, SIPO, PISO et PIPO.

Voici le registre 4 BIT qui peut fonctionner dans n'importe quel mode. Si Q 0
est appliqué à l'entrée série, le circuit résultant est appelé anneau torsadé ou
compteur Johnson. Si l'impulsion d'horloge est appliquée après avoir effacé les
bascules, une forme d'onde carrée est obtenue à la sortie Q.
1
7
0
Sorties parallèles
Le schéma logique du compteur à anneau torsadé à 4 bits
Pour décoder le compte, deux portes d'entrée ET sont nécessaires. La logique de

décodage pour un compteur à anneau torsadé à 4 étages est requise.
1
7
1
Q.51 Expliquer les caractéristiques suivantes des circuits intégrés numériques. (8)
(1) Délai de propagation (ii) Dissipation de puissance
Réponse :
Délai de propagation : - La vitesse de fonctionnement d'un circuit intégré

numérique est spécifiée en termes de temps de retard de propagation. Le temps
de retard est mesuré entre les niveaux de tension de 50 % des formes d'onde
d'entrée et de sortie. Il y a deux délais.
a) t phl = Lorsque l'O/P passe de l'état HAUT à l'état BAS.
b) t plh = Lorsque l'O/P passe de l'état Low à l'état HIGH.
Le temps de propagation de la porte logique est pris comme la moyenne de ces
deux temps de retard.
Dissipation de puissance : - Il s'agit de la quantité de puissance dissipée dans
un circuit intégré. Il est déterminé par le courant I CC , qu'il prélève sur
l'alimentation V cc et est donné par V CC XI CC . Ceci est spécifié en milliwatts. I
cc est la valeur moyenne de I cc (o) et I cc (1)
Q.52 Comment allez-vous former un additionneur de 8 bits en utilisant 2 CI additionneurs

de quatre bits 7483 ? (8)
Réponse :
IC 7483 est un IC additionneur 4 bits. Il dispose de deux entrées de données à
quatre bits et d'un report de sortie, d'un report de sortie de données à 4 bits.
Ces deux circuits intégrés doivent être connectés en cascade , le premier circuit
intégré ajoutera des bits d'ordre inférieur et générera une somme et une
retenue. Ce report doit être l'entrée du deuxième IC. Les entrées du deuxième
IC seront les bits d'ordre supérieur des nombres A et B.
Q.53 Distinguer les circuits logiques combinatoires et les circuits logiques séquentiels.
Comment les exigences de conception des circuits combinatoires sont-elles
spécifiées ? (7)
Réponse :
Circuits logiques combinatoires : -
(i) Les sorties dépendent uniquement de l’état actuel de l’entrée.
(ii) Aucun élément de mémoire présent ou aucune connexion de retour.
Circuit logique séquentiel : -
1
7
2
(i) La sortie dépend non seulement de l’état actuel de l’entrée, mais également
de l’état précédent de la sortie.
(ii) Un élément de mémoire est présent ou une connexion de rétroaction est
présente.
1
7
3
Exigences de conception de la logique combinatoire : -

(i) À partir des spécifications du circuit, nous déterminons le nombre
d’entrées et de sorties.
(ii) Dérivez la table de vérité qui contient toutes les combinaisons possibles
des entrées et des sorties correspondantes.
(iii) Réduisez la fonction de sortie à l’aide de K-Map.
(iv) Dessinez le schéma logique.
Exigences de conception du circuit séquentiel :
(i) Les spécifications du circuit traduites en un diagramme d'état.
(ii) Le diagramme d'état est ensuite converti en table d'état.
(iii) À partir de la table d'états, des informations permettant d'obtenir un
schéma de circuit logique sont obtenues.
Q.54 Quelles sont les caractéristiques des circuits intégrés numériques utilisés pour calculer
leurs performances ? (11)
Réponse :
Caractéristiques des circuits intégrés numériques
1 . Vitesse de fonctionnement : La vitesse d'un circuit numérique est

spécifiée en termes de temps de retard de propagation. Les délais
d'entrée et de sortie peuvent être affichés comme suit :
1
7
4
1
7
5
Les temps de retard sont mesurés entre les niveaux de tension de 50 pour
cent des formes d'onde d'entrée et de sortie. Il y a deux temps de retard t phl ,
lorsque l'O/P passe de l'état haut à l'état bas et t phl , lorsque l'O/P passe de
l'état bas à l'état haut.
2 Dissipation de puissance : il s'agit de la quantité de puissance
dissipée dans un circuit intégré. Il est déterminé par le courant I CC qu'il tire
de l'alimentation V cc et est donné par V cc XI cc . I cc est la valeur moyenne
de I CC [O] et I cc [1]. Il est spécifié en mW.
3 Facteur de mérite : pour les circuits intégrés numériques, il est défini
comme le produit de la vitesse et de la puissance. Il est spécifié en Pico
joules [comme ns x mw= pj]. Une faible valeur du produit vitesse-puissance
est souhaitable.
4 Fan Out : Il s'agit du nombre de portails similaires qui peuvent être
actionnés par un portail. Une répartition élevée est avantageuse, car elle
réduit le besoin de pilotes supplémentaires pour piloter plus de portes.
5 Immunité au bruit : les champs électriques et magnétiques parasites
induisent des tensions indésirables appelées bruit sur les fils de connexion
entre les circuits logiques. Cela peut faire chuter la tension à l'entrée/sortie
d'un circuit logique en dessous de V ih ou au fusible au-dessus de V il et peut
produire un fonctionnement indésirable. La capacité du circuit à tolérer les
signaux de bruit est appelée immunité au bruit.
6. Température de fonctionnement : La plage de température dans

laquelle un circuit intégré fonctionne correctement doit être connue. La
plage de température acceptée pour les circuits intégrés consommateurs est
de 0 à 70 degrés C et pour les applications industrielles [-55° C à +125° C
pour les applications militaires].
Q.55 Qu'est-ce qu'un multiplexeur numérique ? Illustrer son schéma fonctionnel. Écrivez le
schéma d'un multiplexeur à 4 entrées en utilisant des portes de base (ET/OU/NON)
et expliquez son fonctionnement. (8)
1
7
6
Réponse :
Multiplexeur : MUX ou sélecteur de données est un circuit logique qui
sélectionne les informations binaires à partir d'une des nombreuses entrées et
les dirige vers une seule ligne de sortie. La sélection de la ligne d'entrée
particulière est contrôlée par un ensemble de lignes de sélection.
Normalement, il y a 2 n lignes d'entrée et, par conséquent, n lignes de sélection.
Il y a 4 entrées I 1 I 0 I 2 I 3 et deux lignes de sélection S 0 et S 1 . En fonction
de la combinaison de bits de S 0 et S 1, l'une des entrées est transférée à la
sortie. Fondamentalement, il existe un circuit décodeur avec une entrée pour
chaque bit d'information et une porte OU connectée à
1
7
7
le résultat. Si S o , S i = 00, alors la première porte ET aura les deux entrées

car une sortie dépendra de I 0. Dans le même temps, les sorties de toutes les
autres portes ET sont nulles.
Le multiplexeur est un circuit combinatoire qui est l’un des circuits standards
les plus utilisés en conception numérique. Il dispose de N lignes de sélection,
de 2 N entrées et d'une seule sortie.
Multiplexeur : -
Y=S1S0I0+S1S0I1+S1S0I2+S1S0I3
Table de vérité de 4x1 Mux

Sélectionner les entrées Sortir
S1 S0 Oui
0 0 je 0
0 1 Je 1
1 0 Je 2
1 1 je 3
Schéma de circuit de 4 X 1 MUX utilisant une porte de base
Q.56 Qu'entend-on par encodeur prioritaire ? Nommez la puce TTL de la série 7400 qui est un
encodeur prioritaire.
Écrivez sa table de vérité. Illustrez comment il peut être utilisé comme encodeur décimal
vers BCD.
1
7
8
(8)
1
7
9
Réponse :
Encodeur prioritaire - Un encodeur est un circuit combinatoire qui effectue le
fonctionnement inverse d'un décodeur. Si le code de sortie d'un périphérique
comporte moins de bits que le code d'entrée, le périphérique est généralement
appelé encodeur. par exemple, 2 codeurs prioritaires n à n. L'encodeur le plus simple
est un encodeur binaire 2 n à n, où il n'a qu'une seule des 2 n entrées = 1 et la sortie
est le nombre binaire à n bits correspondant à l'entrée active.
_n_
2 entrées n Sorties
2 11 à n ------------------•
-----------------•
Binaire -------
Encodeur -------■
L'un des périphériques d'entrée les plus couramment utilisés pour un système
numérique est un ensemble de 10 commutateurs, un pour chaque chiffre compris
entre 0 et 9. Ces commutateurs génèrent 1 ou 0 niveaux logiques en réponse à leur
activation ou désactivation. Lorsqu'un numéro particulier doit être transmis au
circuit numérique en code BCD, le commutateur correspondant à ce numéro est
enfoncé. Le CI disponible dans la série 74 est le 74147 qui est un encodeur
prioritaire. Ce circuit intégré a des entrées et sorties actives faibles. La signification
du mot priorité peut être comprise à partir de la table de vérité. Par exemple, si 2 et
5 sont faibles, la sortie correspondra à 5 qui a une priorité plus élevée que 2, c'est-à-
dire que l'I/P portant le numéro le plus élevé a la priorité sur les entrées portant le
numéro le plus bas.
Table de vérité de 74147

Entrées décimales faibles actives BCD actif
faible
les sorties
1 2 3 4 5 6 7 8 9 D C B UN
1 1 1 1 1 1 1 1 1 1 1 1 1
0 1 1 1 1 1 1 1 1 1 1 1 0
X 0 1 1 1 1 1 1 1 1 1 0 1
X X 0 1 1 1 1 1 1 1 1 0 0
X X X 0 1 1 1 1 1 1 0 1 1
X X X X 0 1 1 1 1 1 0 1 0
X X X X 1 0 1 1 1 1 0 0 1
X X X X 1 1 0 1 1 1 0 0 0
X X X X X X X 0 1 0 1 1 1
X X X X X X X X 0 0 1 1 0
1
8
0
Q.57 Qu'est-ce qu'une bascule ? Écrivez la table de vérité pour une bascule JK cadencée qui
est déclenchée par le front montant du signal d'horloge. Expliquez le
fonctionnement de cette bascule pour les conditions suivantes.
Initialement, toutes les entrées sont nulles et supposent que la sortie « Q » est égale
à 1. (10)
un b c d e F 8 h je j k
Figu
Réponse : re 2
La bascule est une cellule mémoire à un seul bit. Il stocke les informations sur
un seul bit sous sa forme vraie et complémentaire. C'est le bloc fondamental de
tout circuit séquentiel.
Table de vérité pour bascule JK cadencée

horloge J. K Q(t+1)
0 X X Q(t)
1 0 0 Q(t)
0—0 1
-faire- 1 0 1
-faire- 0 1 0
1
8
1
-faire- 1 0 Q`(t)
1
8
2
Soit Q = 0 initialement
Au 1er (bord D Q=0
QUESTIONS ET RÉPONSES TYPIQUES..............................................................................................
NUMÉRIQUES..................................................................................................................................
D =D................................................................................................................................................
DESCRIPTIFS....................................................................................................................................
3
+ 2 + 1 + 0 - je.................................................................................................................................
+ D0
...........................................................................................................................................................
, 2+4.................................................................................................................................................
je.....................................................................................................................................................
[ 4 b 2 + 2 b 1 + 1 b 0 ]...................................................................................................................
1 tonne V.................................................................................................................................................
V = - - Vdt = - — t..............................................................................................................................
TJ, Lieutenant..............................................................................................................................
1
8
3
Q.58 Comment est-il possible de réaliser un compteur modulo 2 n en utilisant N-bascules ?

Nommez les deux types de tels compteurs. (4)
Réponse :
Le compteur du module 2 n compte au total 2 n états distinctifs. Nous savons
que n bits peuvent représenter 2 n combinaisons uniques, par exemple. Le
compteur Mod-8 comptera un total de 8 états et comme 8=(2 3 ), chaque état
aura une combinaison de 3 bits.
Il existe deux types de tels compteurs :
• Compteur Mod 8
• Compteur Mod 16
Q.59 Dans les applications où la capacité de mémoire requise ne peut pas être satisfaite
par une seule puce de mémoire IC disponible, que doit faire le concepteur
pour répondre à cette exigence ? (dix)
Réponse :
Si la puce mémoire unique ne peut pas spécifier la capacité de mémoire requise, le
concepteur doit procéder comme suit.
(1) Découvrez le nombre de puces uniques requises pour remplir pleinement la
capacité totale en
Nombre de puce = Capacité requise
Capacité disponible
(2) Il existe deux types d'expression
(i) Augmentation de l'emplacement mémoire ou des mots
(ii) Augmentation de la taille des mots, c'est-à-dire du nombre de bits dans chaque
mot.
1
8
4
(3) Dans le cas (i), le numéro sera le même que les lignes d'adresse de la puce
disponible. La différence des lignes d'adresse de la capacité 7 disponible
donnera la taille du décodeur et la sortie du décodeur décodera parmi les
puces.
Dans le cas (ii), les lignes de données de ligne d'adresse seront communes à
toutes les puces car toutes les puces au même emplacement forment
collectivement un seul mot.
Q.60 Expliquer le fonctionnement du multiplexeur 8:1. (8)
Réponse :
Il y a 8 entrées et 1 sortie et trois lignes de sélection S2, S1, S0. L'une des
entrées sera sélectionnée et transmise à la sortie en fonction de la combinaison
des lignes sélectionnées, par exemple si S 2 S 1 S 0 = 001, alors les informations
présentes sur la ligne I1 seront transmises à la sortie.
Q.61 Qu'est-ce que la condition de course autour du terrain ? Comment peut-on l’éviter ?
(8)
Réponse :
Condition de course : -
Jn Kn Sortie Q(n+1)
0 0 Q(n)
1 0 1
0 1 0
1 1 Q(n)'
Dans la bascule JK, lorsque J = k = 1, la sortie sera le complément de l'état

précédent. Supposons que la sortie Q n soit 0 et que l'impulsion d'horloge soit
élevée. Après l'intervalle de temps ∆ t égal au délai de propagation à travers deux
portes NAND, la sortie passera à Q n+1 =1 (si J=K=1). Maintenant, nous avons = K
= 1 et Q = 1 et après un autre intervalle ∆ t, la sortie, Q passera de 1 à 0. Par
conséquent, après chaque durée ∆ t, la sortie basculera entre 0 et 1. A la fin de
l'impulsion d'horloge, la valeur de Q est incertaine car la valeur de ∆ t n'est pas
connue exactement. Cette situation est connue sous le nom de condition de course
autour.
La condition de course autour peut être évitée si
1 La durée de l'impulsion d'horloge élevée est petite par rapport au retard des
portes. Ceci est difficile en raison du très faible délai de propagation des circuits
intégrés.
2 Une bascule JK maître-esclave est utilisée. Dans cela 2 tongs SR sont là. Le
retour de la sortie de la seconde vers l'entrée de la première bascule. Des
impulsions d'horloge positives sont appliquées à la première impulsion d'horloge
et les impulsions d'horloge sont inversées au niveau de la deuxième bascule
lorsque clk = 1, la première bascule est activée et la seconde est désactivée clk' =
1
8
5
0.
Q.62 Dessinez le schéma de circuit du compteur décennal asynchrone et expliquez son

fonctionnement. (8)
Réponse :
Pour concevoir un compteur asynchrone à décades , nous dessinons d'abord
le circuit du compteur asynchrone MOD 16 qui compte de 0 à 15 à l'aide de
quatre bascules (bascules JK ou T). Il faut compter de 0 à 9 puis arriver à 0. Le
premier état à ignorer est 1010 (10) ici Q 3 et Q 1 valent 1 et Q 2 et Q 0 valent 0
si nous prenons Q 3 et Q 1 et les appliquons à une porte NAND, alors la sortie de
la porte NAND sera être faible uniquement là où Q 3 et Q 1 sont élevés. Ce
signal peut être utilisé pour effacer de manière asynchrone toutes les bascules
afin de passer à l'état de comptage 0000. De cette façon, le compteur MOD 16
sera limité à 10 états compris entre 0 et 9.
Q.63 Expliquez ce qui suit pour un ADC

(i) Étape d’entrée. (ii) Résolution.
(iii) Précision. (iv) Erreur de quantification. (8)
Réponse :
(i) Étage d'entrée - Dans le convertisseur AD à l'étage d'entrée, la tension
analogique peut avoir n'importe quelle valeur dans une plage, mais la sortie
numérique ne peut avoir que 2 N valeurs discrètes pour un convertisseur AD à n
bits.
(ii) Résolution - Il s'agit du plus petit changement possible dans la tension
d'entrée en fraction de pourcentage de la plage de sortie à pleine échelle.
(iii) Précision - La précision du convertisseur D/A est la différence entre la
tension de sortie réelle et la tension de sortie attendue dans le convertisseur D/A.
(iv) Erreur de quantification - Une tension analogique est comprise entre 0 et 1
V et pour une sortie 3 bits, la taille de chaque intervalle est S = 1/8. Chaque
intervalle se voit attribuer une valeur binaire de 3 bits. Nous observons que le
1
8
6
toute la plage de tension dans un intervalle est représentée par une seule valeur
numérique. Cette erreur fait référence à une erreur de quantification due au
processus de quantification.
Q.64 Donnez les détails du code excédentaire 3 et du code gris en utilisant quatre chiffres
binaires. Comparez les deux codes.
(8)
Réponse :
Non binaire Excédent3 Code gris

0000 0011 0000
0001 0100 0001
0010 0101 0011
0011 0110 0010
0100 0111 0110
0101 1000 0111
0110 1001 0101
0111 1010 0100
1000 1011 1100
1001 1100 1101
1010 1111
1011 1110
1100 1010
1101 1011
1110 1001
1111 1000
Code excédentaire 3
1 . C'est une autre version du code BCD. Chaque chiffre décimal est codé en code
binaire à 4 bits.
2 .Le code de chaque chiffre décimal est obtenu en ajoutant le nombre décimal 3 au
code BCD naturel du chiffre.
3 .Le code est obtenu en ajoutant 3 au nombre décimal
4 .Code auto-complémentaire utile en soustraction.
Code gris
1. Code très utile. Également appelé code réfléchi.
2. Chaque code gris diffère des codes précédent et suivant par un seul bit.
3. Utilisé dans les codeurs d'arbre.
1
8
7
Q.65 Distinguer les transistors à effet de champ à semi-conducteur à oxyde métallique en

mode enrichissement et en mode déplétion en donnant leurs caractéristiques. (6)
1
8
8
Réponse :
MOSFET en mode E MOSFET en mode d'épuisement

01. Aucun canal n'existe entre la pluie et 01. Le canal existe à V GS = 0 [dans la
la source à V GS = 0 fabrication, une impureté de type n est
diffusée entre deux régions n+
02. La tension de seuil est positive pour 02. La tension de seuil est négative pour le
le périphérique nMOS. périphérique nMOS.
03. Aucun courant ne circule pour V GS 03. Le courant circule même pour V GS
négatif [nMOS] négatif
Q.66 L'horloge et les formes d'onde d'entrée présentées ci-dessous sont appliquées à l'entrée D
d'une bascule D déclenchée par un front positif. Esquissez les formes d’onde de sortie.
Rép
onse
Comme il s'agit d'une bascule D sur le bord positif, la sortie sera la

même que l'entrée. 1
8
9
(6)
1
9
0
Q.67 Quelles sont les spécifications/caractéristiques utilisées par les fabricants pour décrire un
convertisseur numérique-analogique. Expliquez chacun brièvement. (8)
Réponse :
Les caractéristiques du convertisseur D/A sont
(i) Résolution : - Il s’agit du plus petit changement possible de la tension de sortie en fonction du
pourcentage de la tension de sortie à pleine échelle.
(ii) Linéarité : - Dans un convertisseur N/A à incréments égaux dans la signification numérique du
circuit numérique, la relation entrée-sortie n'est pas linéaire.
(iii) La précision du convertisseur D/A est une mesure de la différence entre la tension de sortie
réelle et la tension de sortie attendue.
(iv) Temps de stabilisation : lorsque l'entrée numérique d'un convertisseur D/A change, la tension
de sortie analogique ne change absolument pas. En raison de la présence de commutateurs, de
dispositifs actifs, de capacités et d'inductances parasites associées aux composants de circuits
passifs. Le transitoire apparaît dans les tensions de sortie et des oscillations peuvent également se
produire. Le temps nécessaire à la sortie analogique pour se stabiliser à +- ½ LSB de la valeur finale
après un changement dans l'entrée numérique est appelé temps de stabilisation.
Q.68 Décrire l'inverseur CMOS et indiquer les avantages du CMOS. (8)
Réponse :
Les inverseurs CMOS (Inverseurs MOSFET complémentaires) font partie des inverseurs
MOSFET les plus largement utilisés et les plus adaptables utilisés dans la conception de puces.
Ils fonctionnent avec très peu de perte de puissance et à une vitesse relativement élevée. De
plus, l'inverseur CMOS présente de bonnes caractéristiques de tampon logique, en ce sens que
ses marges de bruit dans les états bas et haut sont grandes. Un inverseur CMOS contient un
transistor PMOS et un transistor NMOS connectés aux bornes de drain et de grille, une tension
d'alimentation V DD à la borne source PMOS et une masse connectée à la borne source NMOS,
où V IN est connecté aux bornes de porte et V OUT est connecté aux bornes de drain. (Voir
schéma). Il est important de noter que le CMOS ne contient aucune résistance, ce qui le rend
plus économe en énergie qu'un onduleur à résistance-MOSFET classique. Comme la tension à
l'entrée du dispositif CMOS varie entre 0 et 5 volts, l'état du NMOS et du PMOS varie en
conséquence. Si l'on modélise chaque transistor comme un simple interrupteur activé par V IN ,
le fonctionnement de l'inverseur se voit très facilement :
1
9
1
Voici les avantages du CMOS :
^ Les appareils à canal N et à canal P sont fabriqués sur le même substrat.

^ Faible dissipation de puissance, donc plus d'efficacité.
^ Bonne immunité au bruit.
^ Haute densité d'emballage.
Q.69 Qu'est-ce qu'un additionneur parallèle ? Dessinez et expliquez le schéma fonctionnel d'un
additionneur parallèle 4 bits. (8)
Réponse :
En utilisant un circuit additionneur complet, deux bits quelconques peuvent être ajoutés avec une
troisième entrée comme retenue. Si le nombre de bits est supérieur à un, alors des circuits
additionneurs complets sont mis en cascade. Les bits Addend et Augend sont appliqués
simultanément aux entrées des additionneurs complets. Le carry généré dans l'étage significatif
inférieur est transféré à l'étage supérieur suivant afin qu'il puisse y être ajouté.
Q.70 Qu'est-ce qu'un générateur et un vérificateur de parité ? Décrivez le vérificateur de parité paire à cinq
bits. (8)
Réponse :
Lorsqu'un signal numérique est transmis, il peut ne pas être reçu correctement par le récepteur. Du
1
9
2
côté de la réception, il peut être possible ou non de détecter l'erreur. Pour surmonter ce problème,
un bit supplémentaire est attaché au mot de code à n bits pour obtenir le nombre de bits (n+1) de
manière à obtenir le nombre de un dans le code binaire (n+1) résultant. pair ou impair. Ce sera
alors un code de détection d’erreur. Ainsi, pour la détection d'erreur, ce bit supplémentaire est
appelé bit de parité. Le terme de parité est utilisé pour spécifier le nombre de uns dans un mot
comme impair ou pair. Un circuit logique qui vérifie la parité d'un mot binaire est appelé
vérificateur de parité. De même, un circuit logique qui génère un bit supplémentaire pour créer le
mot numérique de parité souhaitée (pair ou impair) est appelé générateur de parité.
Vérificateur de parité paire à cinq bits :
Les portes EX-OR sont utilisées pour vérifier la parité car elles produisent la sortie 1, lorsque
l'entrée a un nombre impair de 1. Par conséquent, une entrée de parité paire vers une porte EX-OR
produit une sortie faible.
1
9
3
W X Oui Z P. C
0 0 0 0 0 1
0 0 0 0 1 1
0 0 0 1 0 1
0 0 0 1 1 0
0 0 1 0 0 1
0 0 1 0 1 0
0 0 1 1 0 0
0 0 1 1 1 1
0 1 0 0 0 1
0 1 0 0 1 0
0 1 0 1 0 0
0 1 0 1 1 1
0 1 1 0 0 0
0 1 1 0 1 1
0 1 1 1 0 1
0 1 1 1 1 0
1 0 0 0 0 1
1 0 0 0 1 0
1 0 0 1 0 0
1 0 0 1 1 1
1 0 1 0 0 0
1 0 1 0 1 1
1 0 1 1 0 1
1 0 1 1 1 0
1 1 0 0 0 0
1 1 0 0 1 1
1 1 0 1 0 1
1 1 0 1 1 0
1 1 1 0 0 1
1 1 1 0 1 0
1 1 1 1 0 0
1 1 1 1 1 1
Table de
vérité
Q.71 Décrire le fonctionnement du registre à décalage parallèle à sortie parallèle (PIPO). (8)
1
9
4
Réponse :
Entrée parallèle Sortie parallèle
Comme son nom l'indique, en parallèle en parallèle (PIPO), les entrées sont données en parallèle
et les sorties sont également prises en parallèle. Pour la synchronisation, la même impulsion
d'horloge est connectée à tous les flips des flops. Ainsi tout changement d’état aura lieu
simultanément. Des entrées claires sont également connectées à toutes les bascules. Afin que le
registre puisse être effacé si nécessaire.
Q.72 Décrire le fonctionnement du CAN tension-fréquence. (8)
Réponse :
Un convertisseur tension-fréquence (VFC) est un oscillateur dont la fréquence est linéairement
proportionnelle à une tension de commande. L'ADC VFC/compteur est monotone et exempt de
codes manquants, intègre du bruit et peut consommer très peu d'énergie.
Le multivibrateur à pilotage de courant VFC est en fait un convertisseur courant-fréquence
plutôt qu'un VFC, mais, comme le montre la figure ci-dessous, les circuits pratiques contiennent
invariablement un convertisseur tension-courant à l'entrée. Le principe de fonctionnement est
évident : le courant décharge le condensateur jusqu'à atteindre un seuil, et lorsque les bornes du
condensateur sont inversées, l'alternance se répète. La forme d'onde aux bornes du condensateur
est une onde triangulaire linéaire, mais la forme d'onde sur l'une ou l'autre borne par rapport à la
terre est la forme d'onde la plus complexe illustrée.
1
9
5
1
9
6
Un Un Un Un j 6 j 5 j 4 j 3 j 2 j 1 j 0 | X
3 2 1 0
- - - - - - - - - - - --- -
0 0 0 - - - - - - -
0 | 0
0 0 0 - - - - - - -
1 | 1
0 0 1 - - - - - -
0 -
| 0
0 0 1 - - - - - -
1 -
| 1
0 1 0 - - - - -
0 - -
| 0
0 1 0 - - - - -
1 - -
| 1
0 1 1 - - - -
0 - - -
| 0
0 1 1 - - - -
1 - - -
| 1
1 0 0 - - -
0 - - - -
| 0
1 0 0 - - -
1 - - - -
| 1
1 0 1 - -
0 - - - - -
| 0
1 0 1 - -
1 - - - - -
| 1
1 1 0 -
0 - - - - - -
| 0
1 1 0 -
1 - - - - - -
| 1
Q.73 Dessiner et expliquer la fonction d'un convertisseur analogique-numérique à double pente. Dérivez le
équations utilisées. (8)
Rép.
Convertisseur A à D à double pente : il comporte 4 blocs principaux.
1. Un intégrateur
2. Un comparateur
3. Un compteur binaire
4. Un pilote de commutateur
Le processus de conversion à T=0 avec le commutateur S1 en position 0. Celui-ci connecte la

tension analogique Va à l'entrée de l'intégrateur. La sortie de l'intégrateur sera
1 tonne V
V = - - Vdt = - — t
TJ, Lieutenant
Il en résulte un Vc élevé. Cela active la porte ET et l'impulsion d'horloge atteint l'entrée ck du

compteur, qui était initialement claire. Le compteur compte de 00……00 à 11…..11 lorsque
1
9
7
2 n -1 impulsions d'horloge sont appliquées. Au prochain coup d'horloge 2 n, le compteur est remis
à zéro et Q devient 1. Ceci contrôle l'état de S 1 qui se déplace maintenant vers la position 1 à T 1,
connectant ainsi -V R à l'entrée de l'intégrateur. La sortie de l’intégrateur commence maintenant à
évoluer dans le sens positif. Le compteur continue de compter jusqu'à ce que V 0 soit inférieur à 0.
Dès que V 0 devient positif à T 2 , V C passe au niveau BAS, désactivant la porte ET.
1
9
8
Forme d'onde du convertisseur A/D à double pente

Le temps T1 est donné par
T 1 = 2 N T C où T1 est la période de temps de l'impulsion d'horloge.
Lorsque l'interrupteur S1 est en position 1, la tension de sortie de l'intégrateur est donnée par
V0=0àt=T2
Par conséquent, T 2 – T 1 = VaTVa 2N T,
'R'R ..
Soit le compte enregistré dans le compteur n à T 2 donc T 2 – T 1 = n T C = — 2)Te
VR
ce qui donne n = 2
° VR
Q.74 Qu'est-ce qu'un arbre multiplexeur ? Pourquoi est-ce nécessaire ? Dessinez le schéma fonctionnel d'un
arbre de multiplexage 32 : 1 et expliquez comment l'entrée est dirigée vers la sortie dans ce
système. (dix)
Réponse
Arbre multiplexeur : le plus grand circuit intégré MUX disponible est de 16 : 1. Pour
répondre aux besoins plus importants en intrants, il devrait y avoir une disposition permettant
de l'étendre. Ceci peut être réalisé à l'aide d'entrées stroboscopiques et c'est ainsi que des
arborescences MUX sont conçues.
L'une des méthodes possibles est présentée pour un MUX 32 : 1, en utilisant deux
MUX 16 : 1 et une porte OU.
1
9
9
Il y a deux MUX 16 à 1 M 1 et M 2 ayant des entrées de données 0…..15 et 16…..31

respectivement. Les lignes de sélection sont S 3 S 2 S 1 S 0 , capables de sélectionner une
entrée parmi 16 entrées. Maintenant, la broche stroboscopique est utilisée comme cinquième
ligne de sélection, c'est-à-dire que si elle est 0, une entrée parmi le MUX supérieur est
sélectionnée et si A = 1, une entrée parmi les données du MUX inférieur est sélectionnée. La
sortie des deux MUX est O Red.
Q. 75 À l'aide d'un schéma soigné, expliquez le fonctionnement d'un convertisseur N/A à résistance
pondérée.
(9)
Réponse
Registre pondéré D/A
N WWW
N WWW
Convertisseur:
L'entrée numérique N Bit est appliquée à un réseau de registres via un commutateur

électronique. Ce commutateur électronique produit un courant I au MSB (correspondant à
la logique 1), I/2 à la position significative immédiatement inférieure. Le courant total
produit sera proportionnel à l’entrée numérique. Ce courant peut être converti en tension
correspondante en utilisant un ampère opérationnel. Ce circuit est appelé convertisseur de
registre pondéré puisque les valeurs de résistance sont pondérées en fonction des poids
binaires.
Le courant I i est donné par
I i = I N-1 + I N-2 + ……..+ I 0 où I N-1 = V N-1 / R, I N-2 = V N-2 / 2R, I N-3 = V N-3 /4 R aussi
V N = V(1) si bn = 1, V(O) si bn = 0
Pour les entrées binaires droites V(0) = 0 et V(1) = - V R et la tension de sortie est donnée
par
r n R, R, R, R,
V = — [ V, — b,_. + —Fb ,_. + b,_. + + ---------------------------------------------------—— b, L/?
-------------------------------------------------------------------------------------------------2R " 1 22R n 1
------------------------------------------------------------------------------------------------- 2n-1R °
2
0
0
Q. 76 Expliquez brièvement ce qui suit :

(i) Système de numération binaire.
(ii) Nombres binaires signés (7)
Réponse
(i) Système de numération binaire
Le nombre de systèmes avec base ou base deux est connu sous le nom de système de
nombres binaires. Pour représenter le nombre, 0 et 1 sont utilisés. Ceux-ci sont connus sous
le nom de bits. Il s’agit d’un système de position selon lequel chaque lieu a un poids
spécifique. Comme la base est deux, les coefficients ne peuvent prendre que deux valeurs
soit 0 & 1.
(N) b = d n-1 d n-2 ……… …… …. d 0 * d -1 d -2 … … ……………….. d -m
partie entière Base Point Fraction

b = 2 (Base)
d n-1 = Bit de poids fort
d -m = Bit le moins significatif
& .0 ≤ (d je ou d -f ) ≤ b -1
(ii) Nombres binaires signés : dans le système de nombres décimaux, les nombres positifs
sont indiqués par le signe (+) et les nombres négatifs par le signe –ve. Les circuits
numériques ne comprennent que le langage des 0 et des 1. Ainsi, normalement, un bit
supplémentaire est utilisé pour le signe et il est placé à la position la plus significative.
1. Un « O » est utilisé pour +ve nos. et 1 est pour les nombres –ve. Par exemple,
un nombre signé de huit bits 00000100 représente +4 et 10000100 représente (-4).
Cette représentation est connue sous le nom de nombre de grandeur du signe. Il
existe trois manières différentes de présenter les nombres signés.
2. Représentation du complément : dans ce système, les nombres +ve sont
représentés par leur équivalent binaire avec un 0 placé à la position la plus
significative pour représenter le complément des nombres –ve et un « 1 » est placé
comme MSB pour représenter le signe –ve. . Par exemple + 7 = (0111) 2
- 7 = (1000)2
3. Présentation du compliment à deux : si 1 est ajouté, le nombre est connu
comme le complément I du numéro binaire. Par exemple, la représentation du
complément 2 de 0101 est 1011. Puisque 0101 représente (+5) 10, donc 1011
représente (-5) 10 dans la représentation complémentaire à deux.
Q.77 Qu'est-ce que le broutage appliqué aux interrupteurs mécaniques utilisés dans les systèmes
numériques et pourquoi se produisent-ils ? Quel est son effet sur le fonctionnement d'un circuit
séquentiel ? (6)
2
0
1
Réponse
Bavarder :
Les commutateurs mécaniques sont utilisés dans les systèmes numériques comme
dispositifs d'entrée par lesquels les informations numériques (0 ou 1) sont saisies dans le
système. Lorsque le bras de l'interrupteur est projeté d'une position à une autre, il broute ou
rebondit plusieurs fois avant de finalement arriver à la racine en position de contact. C'est
ce qu'on appelle rebondir ou bavarder. Ce rebond est le résultat de l'impact à ressort de
l'interrupteur à travers le contact et le pôle.
2
0
2
Contacts. Dans un circuit séquentiel, si un 1 doit être entré via un interrupteur, alors
l'interrupteur est placé dans la position correspondante, dès qu'il est placé dans cette
position, la sortie est 1 mais la sortie oscille entre 0 et 1 pendant quelques instants. en
raison de la fermeture et de la rupture (rebond) de l'interrupteur au point de contact avant de
s'arrêter. Cela modifie la sortie du circuit séquentiel et crée des difficultés dans le
fonctionnement du système. Ce problème est éliminé en utilisant des commutateurs
d'élimination sans rebond
Q.78 Concevoir un multiplexeur 4 : 1 avec entrée stroboscopique utilisant des portes NAND. (5)
Réponse
Conception d'un multiplexeur 4 : 1 avec entrée stroboscopique

utilisant des portes NAND.
Q.79 Expliquer le fonctionnement de l'encodeur octal (8)

vers binaire.
Réponse
L'encodeur octal vers binaire se compose de huit entrées, une pour chacun des huit chiffres et
trois sorties qui génèrent le nombre binaire correspondant. Par exemple : le bit de sortie d'ordre
inférieur Z est si le chiffre octal d'entrée est impair.
2
0
3
Ici, l'entrée D O n'est connectée à aucune porte OU ; la sortie binaire doit être composée
uniquement de zéros dans ce cas et toutes les sorties de 0 sont également obtenues lorsque toutes
les entrées sont des zéros. Cet écart peut être résolu en fournissant une sortie supplémentaire
pour indiquer le fait que toutes les entrées ne sont pas des zéros.
Table de vérité
Contributions Les sorties
D0 J1 J2 J3 J4 J5 J6 J7 X oui z
1 0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 1 0
0 0 0 1 0 0 0 0 0 1 1
0 0 0 0 1 0 0 0 1 0 0
0 0 0 0 0 1 0 0 1 0 1
0 0 0 0 0 0 1 0 1 1 0
0 0 0 0 0 0 0 1 1 1 1
Schéma logique de l'encodeur octal à binaire

(ii) État RESET : à la fin de l'état défini, Q est haut (et Q bas). Maintenant, si J est faible, K
est
élevé et CLK est élevé, les réinitialisations principales donnent Low S et High R. Q et
Q font
ne change pas car l'esclave est inactif. Lorsque CLK devient Low, l'esclave devient
actif et se réinitialise en donnant Low Q (et High Q ).
2
0
4

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DE09 ÉLECTRONIQUE NUMÉRIQUE

QUESTIONS ET RÉPONSES TYPIQUES

QUESTIONS DE TYPE OBJECTIF

Chaque question rapporte 2 points.

Choisissez la bonne ou la meilleure alternative parmi les éléments suivants :

Q.2 Quel est l'équivalent binaire du nombre décimal 368

Q.3 L'équivalent décimal du numéro hexadécimal 1A53 est

(1A53) 16 = (1X16³) + (10 X 16²) + (5 X 16¹) + (3 X 16º)

Q.4 (734)8 = ( )16

Q.5 La simplification de l'expression booléenne ( ABC ) + ( ABC ) est

Q.6 Le nombre de lignes de commande pour un multiplexeur de 8 à 1 est

Q.7 Combien de bascules sont nécessaires pour le compteur mod-16 ?

Q.8 Le contenu de l'EPROM peut être effacé en l'exposant à

Q.9 Le nombre hexadécimal 'A0' a la valeur décimale équivalente à

Q.10 Le code Gray pour le nombre décimal 6 est équivalent à

Q.11 L'expression booléenne A . B + A . B + A . B est équivalent à

(A) Durée de vie (B) RTL

Q.15 Un compteur d'anneaux composé de cinq tongs aura

Q.16 La vitesse de conversion est maximale en

Q.17 Le complément à 2 du nombre 1101101 est

Q.18 La correction à appliquer en additionneur décimal à la somme générée est

Q.19 Lorsqu'il est simplifié avec l'algèbre booléenne, (x + y)(x + z) se simplifie en

Q.20 Les portes requises pour construire une demi-additionneur sont

Fig.1 (d) Schéma logique du demi-

Q.22 Laquelle des propositions suivantes est la logique la plus rapide

Q.24 Laquelle des mémoires est une mémoire volatile

Q.25 -8 est égal à un nombre binaire signé

Q.26 Le premier théorème de DeMorgan montre l'équivalence de

Fig.1 (a) Diagrammes logiques du premier théorème

Q.29 Un appareil qui convertit le BCD en sept segments est appelé

Q.30 Dans une bascule JK, bascule signifie

Q.34 Le circuit logique donné ci-dessous (Fig.1) convertit un code binaire y 1 y 2 y 3 en

(A) Code excès-3. (B) Code gris.

La configuration minimale du décodeur doit être

Sortie du convertisseur D/A. Ceci est fait pour

Q.41 L'équivalent décimal du nombre binaire 11010 est

Q.42 La représentation complémentaire à 1 du nombre décimal de -17 en utilisant une représentation

Q.47 Quelle porte logique TTL est utilisée pour l'opération

(B) Par l'utilisateur, une seule fois.

Q.50 Le nombre hexadécimal pour ( 95,5 ) 10 est

Q.51 L'équivalent octal de ( 247 ) 10 est

Q.53 Dans un système à logique positive, l'état logique 1 correspond à

Q.56 La puce MSI 7474 est

Q.58 Le processus de saisie de données dans une ROM est appelé

(C) Imprévisible (D) Dépend de l'entrée précédente

Q.65 Le nombre de lignes de contrôle pour un multiplexeur 16 vers 1 est

Q.66 Lequel des éléments suivants nécessite une actualisation ?

(C) ROM. (D) EPROM.

Q.69 Convertissez le nombre décimal 153 en octal. L'équivalent en octal sera

QUESTIONS ET RÉPONSES TYPIQUES 1

Q.70 L'équivalent décimal de ( 1100 ) 2 est

Q.71 L'équivalent binaire de ( FA ) 16 est

Q.72 La sortie de la bascule SR lorsque S=1, R=0 est

Q.73 Le nombre de bascules contenues dans IC 7490 est

Q.74 Le nombre de lignes de commande pour un multiplexeur 32 vers 1 est

Q.77 Le code excès-3 de la décimale 7 est représenté par

Q.79 Le résultat de l'ajout du nombre hexadécimal A6 à 3A est

Q.81 Le niveau logique 0 d'un dispositif logique CMOS est d'environ

Q.82 La carte de Karnaugh est utilisée dans le but de