E2432 - Circuits Intégrés CMOS Sur Silicium

Circuits intégrés CMOS sur silicium
par Thomas SKOTNICKI

Docteur en microélectronique
Ingénieur de recherche à France Télécom
Centre national d’études des télécommunications (CNET) de Grenoble
Ingénieur ST Microelectronics
1. Problèmes d’intégration ........................................................................ E 2 432 - 3

1.1 Conception CAO .......................................................................................... — 3
1.1.1 Niveaux et étapes ............................................................................... — 3
1.1.2 Règles de dessin ................................................................................. — 4
1.1.3 Paramètres électriques....................................................................... — 4
1.2 Fonctionnement en température................................................................ — 6
1.3 Dispersion de paramètres........................................................................... — 7
1.4 Verrouillage CMOS ...................................................................................... — 7
1.5 Protection des entrées/sorties .................................................................... — 8
1.6 Rayonnement............................................................................................... — 9
2. Opérateurs de base logiques ................................................................ — 10
2.1 Inverseur CMOS........................................................................................... — 10
2.1.1 Principe de fonctionnement............................................................... — 10
2.1.2 Régime statique .................................................................................. — 10
2.1.3 Régime dynamique ............................................................................ — 12
2.1.4 Puissance dissipée.............................................................................. — 14
2.2 Oscillateur en anneau.................................................................................. — 14
2.3 Portes logiques de base .............................................................................. — 15
2.3.1 Porte de transmission ........................................................................ — 15
2.3.2 NAND................................................................................................... — 15
2.3.3 ET (AND).............................................................................................. — 16
2.3.4 NOR...................................................................................................... — 16
2.3.5 OU (OR) ............................................................................................... — 17
2.3.6 XOR. OU exclusif ................................................................................ — 17
2.3.7 Circuit tampon .................................................................................... — 17
2.4 Modules arithmétiques ............................................................................... — 18
3. Mémoires.................................................................................................... — 18
3.1 Classification ................................................................................................ — 18
3.2 ROM .............................................................................................................. — 18
3.3 EPROM.......................................................................................................... — 19
3.4 EEPROM ....................................................................................................... — 21
3.5 PLA................................................................................................................ — 21
3.6 Bascules........................................................................................................ — 23
3.6.1 Bascule RS........................................................................................... — 23
3.6.2 Bascule D............................................................................................. — 23
3.7 SRAM............................................................................................................ — 24
3.8 DRAM............................................................................................................ — 24
4. Perspective du développement des circuits CMOS ....................... — 26
Références bibliographiques ........................................................................ — 28
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© Techniques de l’Ingénieur, traité Électronique E 2 432 − 1
CIRCUITS INTÉGRÉS CMOS SUR SILICIUM __________________________________________________________________________________________________
a technologie CMOS (Complementary MOS), la plus répandue parmi toutes

L les technologies semi-conducteurs, se caractérise par le fait que toutes les
fonctions logiques dans cette technologie sont réalisées moyennant l’utilisation
d’une paire de transistors MOS complémentaires, c’est-à-dire connectés en
série, l’un au canal N et l’autre au canal P. Lorsque l’un conduit, l’autre est fermé,
grâce à quoi une porte logique CMOS ne consomme de l’énergie qu’au moment
de la commutation. Cela distingue le CMOS de toutes les autres technologies.
Les autres technologies MOS, telles que NMOS par exemple, présentent une
consommation statique non négligeable, due au fait que le transistor de charge
n’est pas complètement fermé lorsque le transistor de commande est ouvert.
Une autre force motrice du CMOS est son dessin quasi symétrique entre les
transistors N et P, d’où sa meilleure adaptation à la miniaturisation et à l’automa-
tisation de la conception des circuits. La grande longueur du transistor de charge
en technologie NMOS, par rapport à celle du transistor de commande, n’était
pas facile à gérer lors du passage d’une génération technologique à l’autre. Les
circuits CMOS présentent, en outre, une meilleure immunité au bruit et au
rayonnement ionisant. Actuellement, leur position bénéficie, également, de
l’énorme expérience accumulée au cours de ces années de règne du CMOS,
ainsi que de l’inertie du système.
Pour toutes ces raisons la technologie CMOS continue à gagner du terrain ; en
2001, elle seule englobera 86% de la production mondiale des circuits intégrés.
Le premier circuit intégré CMOS consistait en un inverseur ne contenant que
deux transistors. On peut apprécier les formidables progrès réalisés depuis,
puisque, aujourd’hui, des circuits CMOS logiques en stade de pré-industriali-
sation comportent de l’ordre de 100 millions de transistors. À l’échelle de l’an
2010, le premier circuit logique intégrant 1 milliard de transistors est attendu.
Selon la définition de Von Neumann, l’ordinateur se compose de trois élé-
ments clefs : logique, mémoire et programme. L’invention du point mémoire
DRAM (Dynamic Random Access Memory) à 1 transistor n’était pas moins déter-
minante pour les développements de la microélectronique que l’invention du
transistor lui-même. Cette structure de Dennard contient une capacité MOS dont
l’état de charge ou de décharge est contrôlé par un transistor MOS, les deux
étant intégrés ensemble. À cause des fuites qui déchargent la capacité de stoc-
kage, les mémoires DRAM nécessitent un rafraîchissement périodique.
Les mémoires SRAM (Static Random Access Memory) ne présentent pas cet
inconvénient ; une bascule, cœur de la SRAM, se maintient dans l’un de ces deux
états stables (minimum d’énergie) tant qu’on ne coupe pas l’alimentation. En
plus, du fait d’une consommation statique très faible en technologie CMOS, une
SRAM, soutenue par une pile, peut conserver l’information pendant une période
donnée après la coupure de l’alimentation. Le prix de cet avantage est l’encom-
brement, un point mémoire SRAM contenant 6 transistors au lieu d’un dans une
DRAM.
L’invention par Frohman-Bentchkowsky (Intel) d’un point mémoire EPROM
(Erasable Programmable Read Only Memory) a permis de concevoir les mémoi-
res aussi denses que les DRAM (un point mémoire égale un transistor) mais
indépendantes de l’alimentation et donc non volatiles.
Dans cet article concernant les circuits CMOS, nous aborderons les problèmes
de la conception et de l’intégration des circuits sur une puce de silicium. Ensuite,
nous passerons en revue le fonctionnement des opérateurs de base logiques,
ainsi que les structures et le fonctionnement des divers points mémoires. Les
liens avec la technologie seront illustrés par des exemples de dessins de mas-
ques pour les opérateurs de base et points mémoires les plus représentatifs.
Nous terminerons en évoquant les problèmes principaux et les perspectives de
développement des circuits intégrés sur silicium.
Le fonctionnement et la technologie de fabrication du transistor MOS, constituant la brique
de base des tous les circuits MOS, sont présentés dans l’article [E 2 430] Transistor MOS. Tech-
nologie de fabrication.
E 2 432 − 2 © Techniques de l’Ingénieur, traité Électronique
__________________________________________________________________________________________________ CIRCUITS INTÉGRÉS CMOS SUR SILICIUM
Abréviation Développé
DIBL Drain Induced Barrier Lowering
DRAM Dynamic Random Access Memory
DRC Design Rule Checkker
ECL Emitter Collector Logic
EEPROM Electrically Erasable Programmable ROM
EPROM Erasable Programmable Read Only Memory
FAMOS Floating Gate Avalanche Injection MOS
FIFO First In First Out
LIFO Last In First Out
LPE Layout Parasitic Extraction
LVS Layout Versus Schematic
MIPS Mega Instruction Par Seconde
PLA Programmable Logic Array
PROM Programmable Read Only Memory
RAM Random Access Memory
ROM Read Only Memory
SCE Short Channel Effect
SOI Silicon On Insulator
SRAM Static Random Access Memory
TTL Transistor-Transistor Logic
VLSI Very Large Scale of Integration
Pour les notations et les symboles, le lecteur se reportera au tableau placé à la fin du fascicule
[E 2 430].
1. Problèmes d’intégration l’emplacement et déclarer la fonction. Parfois, le fabricant fournit

aussi, avec la bibliothèque, des générateurs, c’est-à-dire des logi-
ciels qui, à partir d’un point mémoire ou d’un bloc fonctionnel,
génèrent les masques d’une mémoire à la demande ou d’un circuit
régulier à une taille voulue. Pour les composants ou les blocs fonc-
1.1 Conception CAO tionnels n’existant pas dans la bibliothèque, il utilise les règles de
dessin et les spécifications électriques de la technologie fournie par
le fabricant.
1.1.1 Niveaux et étapes
● Full custom (circuits personnalisés) : le concepteur dessine
tous les masques et contrôle les caractéristiques de chaque compo-
■ En fonction de la part de l’intervention du concepteur par rapport sant. Il se base sur les règles de dessin et spécifications électriques
à celle du fabricant, on définit quatre niveaux dans la conception de de la technologie fournie par le fabricant.
circuits intégrés.
Les règles de dessin, accompagnées des paramètres électriques
● Circuits programmables : le concepteur définit les inter-
spécifiques d’une technologie, définissent les règles de conception.
connexions par programmation des interrupteurs (la matrice des Elles constituent le pont entre la technologie de fabrication et la
interconnexions et des interrupteurs est préconçue par le fabricant), conception des circuits intégrés. Ils permettent, entre autres, l’auto-
sans aucune modification du dessin du circuit. matisation de la conception et la simulation de la fonctionnalité du
● Circuits prédiffusés : le concepteur dessine les masques pour circuit avant sa réalisation physique.
les interconnexions (métallisation) du circuit ; le fabricant propose
un circuit matrice dont la fonctionnalité peut être choisie par défini- ■ Dans chaque processus de conception d’un circuit numérique,
tion des interconnexions. nous pouvons distinguer les étapes suivantes :
● Circuits précaractérisés : le fabricant fournit une bibliothèque — description du haut niveau de la fonctionnalité du circuit (lan-
de cellules (dessin extérieur de la cellule, plus ses spécifications gages VHDL, VERILOG, etc.) ;
électriques). Celles-ci correspondent à différents composants, par- — simulation comportementale (sur équations logiques en utili-
fois même à certains blocs fonctionnels comme un pas de registre, sant VHDL ou VERILOG, etc.) ;
un module de mémoire SRAM, celui d’une DRAM, une bascule, etc. — synthèse, passage de la description du haut niveau vers un
Le concepteur dessine tous les niveaux de masques, sauf pour les schéma portes logiques (sous CADENCE, MENTOR, COMPAS,
cellules de la bibliothèque ; pour celles-ci, il ne fait que réserver SYNOPSIS, etc.) ;
fabrication diffèrent de ceux dessinés sur masques et peuvent alors

Historique et prévisions conduire au dysfonctionnement du circuit. Ces différences sont
principalement issues :
En 2001, la valeur de la technologie CMOS (qui comme dit — du désalignement des masques ; plusieurs niveaux de mas-
dans l’Introduction, englobera 86 % de la production mondiale ques sont superposés successivement avec une précision finie ; le
des circuits intégrés) s’élèvera, selon les prévisions, à débordement (overlay) est aujourd’hui de l’ordre de quelques dizai-
283,5 milliards de dollars US. Cela signifie un progrès de 9 % par nes de nanomètres entre deux niveaux de masques ;
rapport à 1995, quand le CMOS représentait 77 % de la produc- — de la tolérance des procédés de photolithographie + gravure ;
tion mondiale (à l’époque, sa valeur s’élevait à 128,7 milliards de
— de la diffusion des espèces implantées, notamment la diffu-
dollars US).
sion latérale, qui, naturellement, change les distances entre jonc-
En 2001, les prévisions sur la répartition du marché mondial
tions par rapport à leurs distances sur masques.
des semi-conducteurs entre les différentes technologies seront
les suivantes : De plus, certains dessins, trop petits, peuvent être déformés ou
— CMOS : 86 % ; même non existants, du fait des limites de résolution des procédés
— Bipolaire analogique :8%; de photolithographie + gravure.
— BiCMOS (transistors MOS et bipolaires sur une même Enfin, il y a des configurations qui, même si elles sont parfaite-
puce) :4%; ment possibles géométriquement, sont dangereuses du point du
— TTL (Transistor-Transistor Logic) : < 1 % ; vue électrique, comme, par exemple, la configuration PNPN (risque
— ECL (Emitter-Collector Logic) :<1%; de verrouillage, cf. § 1.4), le TMOS parasite sur oxyde d’isolement,
— AsGa et autres : < 1 %. etc.
L’idée d’un circuit intégré monolithique a été mise en avant
par Noyce chez Fairchild. Celle-ci, accompagnée des nouvelles Pour prévenir, l’apparition de structures géométriquement défor-
possibilités de fabrication plus rentable offertes par la mise au mées, trop petites ou électriquement dangereuses, on définit, pour
point (aussi chez Fairchild) d’un procédé « silicium planar », a chaque technologie, un jeu (plusieurs dizaines, voire quelques
donné le signal de départ vers l’intégration de circuits à base de centaines) de règles de dessin, qui précisent les dimensions et
transistors MOS. Le premier circuit intégré CMOS, proposé par espaces minimaux et qui excluent les configurations interdites.
Wanlass (Fairchild) en 1962, consistait en un inverseur ne conte- ■ La figure 1 donne un exemple de règles de dessin en fonction du
nant que deux transistors. Aujourd’hui, des circuits CMOS logi- demi-pas λ d’une technologie donnée.
ques en stade de préindustrialisation comportent environ
100 millions de transistors. En 2010, on attend le premier circuit Le demi-pas ou dimension caractéristique d’une technologie est
logique intégrant 1 milliard de transistors. la plus petite dimension des motifs de cette technologie (lignes en
L’invention du point mémoire DRAM à un transistor par Den- silicium polycristallin, contacts).
nard (IBM) en 1967 fut aussi déterminant pour les développe- ■ L’importance des règles de dessin réside principalement dans les
ments de la microélectronique que l’invention du transistor. trois points suivants :
Depuis des années, la capacité de mémoires DRAM quadruple
tous les 3 ans : — elles éliminent (ou réduisent fortement) le risque de dysfonc-
— 64 Mb/puce ( 64 × 10 6 ) en 1995 ; tionnement du circuit, conduisant ainsi à des rendements de fabri-
— 256 Mb/puce en 1998 … cation plus élevés ;
— ce taux de croissance doit être conservé, selon les — elles permettent aux concepteurs, en définissant clairement
prévisions ; les dimensions minimales, de prendre sans risque l’avantage des
— 1 Gb/puce apparaîtra en 2001 ; performances accrues pour de petits dispositifs ;
— 4 Gb/puce en 2004, etc. — elles sont la clef pour l’automatisation du processus de
Un point mémoire SRAM contient 6 transistors au lieu d’un conception et de vérification du dessin, permettant ainsi de dimi-
dans une DRAM, et présente une consommation statique très nuer le coût de la conception et d’éviter de nombreuses erreurs qui
faible en technologie CMOS. Un autre élément clef pour le déve- peuvent apparaître au cours de la conception de circuits complexes.
loppement de la microélectronique fut l’invention par Frohman-
Bentchkowsky (Intel) d’un point mémoire EPROM. Sa structure
s’est appuyée sur l’observation de Sah (Fairchild) faite en 1961, 1.1.3 Paramètres électriques
qu’une charge peut être stockée plusieurs jours sur une grille
flottante d’un transistor MOS, et que cette charge peut être La fiabilité de la conception des circuits intégrés et la rapidité de
injectée dans la grille moyennant une polarisation forte entre la la mise sur le marché des nouveaux circuits reposent sur la préci-
grille et une des régions de source ou drain. sion de la simulation électrique de leur fonctionnement. Cela
permet d’atteindre avec exactitude la fonctionnalité voulue du
— simulation logique (logiciels VERILOG XL, ELSIM, etc.) ; circuit et d’éliminer les erreurs avant d’entrer en phase de fabrica-
tion. Le délai de réponse du concepteur et du fabricant à une
— insertion bloc « full custom » (optionnelle) ;
demande nouvelle est souvent déterminant pour leur succès
— simulation (optionnelle), électrique ou mixte (avec logiciels
commercial.
SPICE, BSIM, ELDO, etc) ;
— placement routage automatique (sous CADENCE : CELL La précision de la simulation est fonction de la qualité des
ENSEMBLE, AVANTI, CELL3, etc) ; modèles utilisés et de la justesse des paramètres électriques spéci-
— vérification de règles de dessin (logiciel DRC - Design Rule fiques à la technologie de fabrication. Du fait de leur complexité, les
Checker, etc.) ; modèles de composants électriques présentent des jeux de paramè-
— simulation après dessin (avec les logiciels comme LPE, Layout tres qui leur sont spécifiques. Le fabricant fournit, en général, les
Parasitic Extraction ou LVS, Layout Versus Schematic, etc.) ; valeurs des paramètres électriques de sa technologie, relatives aux
— envoi en fabrication. modèles standards utilisés par les concepteurs ; si ceux-ci
travaillent avec leur propre modèle peu répandu, ils vont extraire
eux-mêmes les paramètres technologiques des structures conçues
1.1.2 Règles de dessin à cet effet et fournies par le fabricant.
■ Un modèle de base n’utilise qu’une dizaine de paramètres élec-
■ Le processus de fabrication des circuits intégrés est sensible aux triques, mais les modèles actuels en ont plusieurs dizaines (voire
diverses dispersions spatiales. Les motifs issus du processus de une centaine). C’est le résultat de nombreux effets correcteurs
● Optimisation locale : on décompose le processus d’optimisa-

tion en une séquence d’étapes, dont chacune n’ajuste que quelques
C.N ZA.N + 2λ paramètres par rapport à un sous-ensemble de caractéristiques par-
4λ 3λ ticulièrement sensibles aux valeurs des paramètres sélectionnés.
4λ 4λ
2λ ZA.P+ ZA.N+ 2λ On y gagne sur les deux fronts : la puissance de calcul devient
3λ 2λ abordable et le sens physique des paramètres est mieux préservé.
+ +
2λ ZA.P ZA.P 2λ
● Extraction directe : les procédures d’extraction directe pour
2λ 3λ
λ 2λ chaque paramètre sont fournies avec le modèle : elles précisent les
C.N 2λ ZA.N+ ZA.P+ 2λ
structures de tests, les mesures et calculs à effectuer pour établir la
3λ 2λ valeur du paramètre donné.
2λ ZA.N+ ZA.N+ 2λ
λ
C’est la méthode la plus rapide et assurant le mieux le sens
physique des paramètres, mais elle demande un investissement de
départ pour l’élaboration des procédures d’extraction ; cela n’est
6λ (1)
d’ailleurs possible qu’avec des modèles bien conçus et ayant eux-
a caisson N (C.N)/zones actives ZA
mêmes un sens physique des équations.
distance (1) 6λ : si potentiel différent
5λ : si même potentiel ■ Ci-après, nous donnons un exemple des extractions directes
de quatre paramètres principaux du modèle de base, notam-
ment de la tension de seuil Vth , de la mobilité à faible champ µ0, des
λ λ λ résistances parasites RT et de la longueur électrique L.
● Vth :
λ
λ On se place en régime linéaire à VDS faible (50 à 100 mV) et on
2λ trace une caractéristique IDS(VGS). Selon le modèle de base, elle
poly devrait être linéaire en VGS, car [cf. [E 2 430, relations (7) et (24)]] :
λ
λ
λ
λ 2λ
I DS = µ eff C ox ------  V GS – V th – --- V DS V DS
W 1
M1 M1
λ λ L  2 
λ λ
2λ 2λ 2λ
λ λ µ0
λ c métal 1/via 1 avec : µ eff = ---------------------------
λ
1 + θ G V GT
M métal
2λ
via 1 et : VGT = VGS – Vth
λ poly ZA
λ mais, à cause de la pondération de la mobilité par le champ vertical
λ λ λ λ de la grille ainsi que sous l’impact des résistances série (cf. [E 2 430,
§ 3.1], la croissance de la caractéristique est affaiblie aux fortes
λ λ λ λ 2λ 3λ tensions de grille.
λ
λ On se place alors au point d’inflexion (maximum de la pente,
2λ condition gm maximal) et on trace la tangente jusqu’à l’intersection
b ligne en silicium polycristallin/contacts
λ avec l’axe des abscisses au point VGS0 (figure 2).
poly silicium polycristallin
La condition IDS = 0 (VGS0 = Vth + 0,5 VDS) permet le calcul de :
contact M M
ZA zone active Vth = VGS0 – 0,5 VDS.
3λ 2λ 3λ
● m0 :
d métal 2 à n/via 2 à n Si on place, dans les mêmes conditions de polarisation (VDS = 50
M métal à 100 mV), un transistor long et large, on peut négliger les diffé-
via rences entre ses dimensions électriques W/L (pour l’instant incon-
nues) et ses dimensions sur masque Wm/Lm (connues). De plus, on
peut négliger les résistances série, supposées être largement infé-
Figure 1 – Règles de dessin : exemple rieures à la résistances du canal (long), ainsi que l’effet de pondéra-
tion de la mobilité par le champ longitudinal (du fait de la faible
valeur de VDS). Dans ces conditions, la mobilité faible champ peut
implémentés dans les modèles, qui sont indispensables pour simu- être calculée à partir de la transconductance maximale de la façon
ler avec précision des circuits fabriqués en technologie avancée. suivante :
L’acquisition des valeurs des paramètres, vu leur nombre et leurs
corrélations internes, peut être une tâche très difficile ; on peut énu- ∂I DS µ0 Wm
- = ----------------------------------2- ---------- C ox V DS
g m = -------------
mérer trois approches principales à ce problème. ∂ V GS ( 1 + θ G V GT ) L m
● Optimisation globale : un logiciel d’optimisation ajuste les
d’où :
valeurs des paramètres ayant pour critère la minimisation de l’écart
par rapport aux caractéristiques électriques mesurées sur les dispo- g m,max L m
µ 0 = --------------------- ----------
sitifs issus de la technologie en question. C ox V DS W m
Du fait des corrélations entre certains paramètres, il y a souvent

des compensations d’erreurs, au prix de valeurs non physiques de ● L et Rt
ces paramètres. L’autre inconvénient majeur est la puissance de En plaçant une nouvelle fois en régime linéaire un transistor de
calcul : vu le nombre de paramètres entrant en jeu, les capacités de dimensions sur masque quelconques Wm/Lm, on le considérera
calcul des ordinateurs peuvent être vite dépassées. comme une connexion en série de trois résistances : celle de la
VDS VDS = 100mV

VGS = 2V
IDS
3V
D 4V
G
VGS
S
RT
VDS = 50 à 100 mV
0 ∆L Lm
a montage de mesure
L = Lm – ∆L
Figure 3 – Principe de l’extraction des paramètres RT

IDS tangente gm (résistances parasites) et D L
droites se coupent en un seul point commun donné par les coordon-

nées (∆L, RT) ; une simple lecture de graphe conduit donc à l’extrac-
tion de la longueur électrique
L = Lm – ∆ L
et de la résistance série RT.
1.2 Fonctionnement en température

0 VGS
1
VGS0 = Vth + V ■ La puissance dissipée sous forme de chaleur augmente la tempé-
2 DS
rature des circuits. Si un circuit dégage seulement une puissance
b tracé des caractéristiques de 2 W (ce qui est très peu pour les circuits actuels), un montage
conventionnel sans radiateur ni ventilateur est totalement impossi-
ble.
Figure 2 – Détermination de la tension de seuil
Exemple : en supposant Tair = 60 °C, et un boîtier plastique à
16 connexions présentant une résistance thermique RTh = 150 °C/ W,
source, celle du canal et celle du drain. Si la somme des résistances la température Tpuce du silicium serait :
de la source et du drain est nommée RT, on peut écrire que :
T puce = T air + P dissipe R Th = 60 + 2 × 150 = 360 °C
V DS V DS – V ds V ds
------------------------
- = -------------------------
- + -----------------
- Une telle température ne peut pas être autorisée pour plusieurs
I DS I DS I DS
raisons.









R on, TMOS RT R canal ● D’abord, à haute température, la concentration intrinsèque des

porteurs augmente et approche celle des porteurs générés par les
Remarquons que le modèle de base habituel (comme celui utilisé dopants ionisés ; la concentration de ces derniers n’augmente plus
ici) devrait être, en toute rigueur, écrit en termes de polarisation avec la température une fois que ceux-ci sont complètement ioni-
interne Vds et Vgs et non plus en termes de polarisation externe VDS sés. Dans de telles conditions, les régions N et P perdent leurs spé-
et VGS (cf. [E 2 430, § 3.1.4]). Ainsi, après avoir négligé le terme cificités pour devenir pseudo-intrinsèques, et une jonction PN ne
redresse plus.
2
0, 5 V ds (car Vds faible : 50 à 100 mV), nous pouvons écrire : On admet, souvent, que la température maximale de fonctionne-
ment est atteinte quand la concentration de porteurs minoritaires
V ds 1 approche 10 % de la concentration des porteurs majoritaires.
- = ------------------------------------------------------ L = f ( V GS ) ( L m – ∆ L )
R canal = --------
I DS W m µ eff C ox V GT Cette condition fixe la température limite à 170, 230, 310 et 420
pour les concentrations de dopants valant respectivement 1014,









f ( V GS ) 1015, 1016 et 1017 cm–3.

● Des limitations plus sévères résultent notamment de la diffu-
donc : sion thermique et du déplacement des ions dans le diélectrique de
V DS grille. En pratique, la température maximale admise pour les circuits
---------- = R T + f ( V GS ) ( L m – ∆ L ) en silicium ne semble pas pouvoir dépasser 150 °C, ce qui implique
I DS la nécessité de refroidissement des circuits.
Si l’on trace la dernière équation en coordonnées (VDS/IDS, Lm) ■ L’autoéchauffement des circuits est aujourd’hui sérieusement
pour une série de transistors de différentes longueurs, on obtient pris en compte, aussi bien en ce qui concerne les moyens d’évacua-
une famille de droites paramétrées par VGS (figure 3). Toutes les tion de la chaleur que la conception des circuits. Dans le cas du sili-
cium, on est capable aujourd’hui d’évacuer environ 10 W/cm2 sans

ventilateur et 140 W/puce avec radiateur et ventilateur. Mais malgré Notons qu’un gain encore plus important sur Ion et vcom peut
cette utilisation de radiateurs et de ventilateurs, la température de être obtenu si l’on assure, par des moyens technologiques,
fonctionnement d’un circuit VLSI (Very Large Scale of Integration) Ioff constant. Dans ce cas, on peut diminuer notablement la ten-
atteint souvent 100 °C. Les paramètres du transistor étant sensibles sion Vth du transistor, ce qui permet d’accroître la différence
à la température, il est important de connaître leurs variations, afin (VGS – Vth) et donc le courant.
de pouvoir prédire les caractéristiques du circuit en fonction de la Toutefois, il faut aussi remarquer que, contrairement à l’aug-
température de fonctionnement. Les transistors et les circuits sont mentation de Ion, le courant IDS à VGS voisin de Vth peut dimi-
donc testés à température élevée, tandis que la phase de conception nuer lorsqu’on baisse la température (dans le cas où l’on ne ré-
tient compte de la température réelle de fonctionnement et de la ajuste pas Vth par les moyens technologiques). Cela découle du
dépendance des paramètres en température lors de la simulation du fait que, dans ce cas, l’effet négatif de la diminution de (VGS –
circuit. Vth) domine les effets positifs de l’augmentation de la mobilité
et de la vitesse limite.
D’autre part, le fonctionnement cryogénique des circuits
ouvre de nouvelles possibilités pour la miniaturisation des techno-
logies CMOS. La majorité des performances du MOS sont nette- 1.3 Dispersion de paramètres
ment améliorées avec la diminution de la température, tandis que la
plupart des effets parasites sont atténués. Le fonctionnement en Différents types de dispersions peuvent intervenir au cours de la
basse température permet potentiellement de repousser les limita- fabrication des circuits intégrés : dispersions en dimensions laté-
tions des circuits CMOS. rales, en dimensions verticales ou en concentrations de dopants. La
■ De manière générale, on peut dresser une liste des tendances plus critique est certainement la dispersion de la longueur du canal.
lors de la diminution de la température (on a choisi 77 K, qui cor- Une dispersion δL de la longueur du transistor peut être tolérable
respond à la température de l’azote liquide). vis-à-vis des transistors relativement longs, car elle n’implique pas
● La dissipation de la chaleur s’améliore ; la conductivité thermi- de réduction de Vth, et donc n’influence pas ou peu les caractéristi-
que étant 10 fois meilleure à 77 qu’à 300 K. ques du MOS.
● La pente sous-le-seuil étant proportionnelle à kT /q, elle dimi- Concernant les transistors courts, une même dispersion δL est
nue d’environ un facteur 4 entre 300 et 77 K. plus critique, car, à travers Vth, elle peut conduire à des variations
● La mobilité augmente pour des zones faiblement dopées
inacceptables des caractéristiques de sortie et sous-le-seuil. Cela
(concentration inférieure à 1016 cm–3) ; pour des températures impose, d’une part, une optimisation des technologies de manière à
comprises entre – 50 °C et + 150 °C, on a : réduire SCE et DIBL (cf. [E 2 430] § 3.2.4) et, d’autre part, des tolé-
rances réduites pour les nouvelles générations de machines et les
µ ≈ µ 0 ( T 0 ⁄ T ) 1, 5 . procédés technologiques.
Pour un substrat dopé à 1016 cm–3, expérimentalement, la mobi- Exemple : supposons que le transistor nominal d’une technologie
lité à faible champ passe respectivement de 350 à 500, 800 et CMOS 0,18 µm (Vth = 0,3 V et S = 100 m/V/décade) se situe sur la
2 500 cm2/V.s quand la température diminue de 100 à 25 °C partie descendante du graphe Vth – L (cf. [E 2 430] figure 22), et que
( ≈ 300 K ), à – 50 °C et à – 200 °C ( ≈ 77 K ). le gradient autour de ce point soit 150 mV/0,01 µm. Supposons δL à
● La vitesse limite : 3 σ (99,7 % de l’échantillon) soit égal à 0,02 µm, ce qui signifie que,
dans un circuit à 10 millions de transistors à W/L = 0,36 µm/0,18 µm,
2, 4 × 10 7 nous avons 15 000 transistors plus courts que 0,16 µm (dits transistors
v L ≈ ------------------------------------------- cm/s
1 + exp ( T ⁄ 600 ) pires cas). Ceux-ci présenteront une tension V th < 0 V et chacun
laisse passer un courant Ioff supérieur à 0,2 µA, ce qui correspond à
augmente d’environ 20 % à 77 K par rapport à 300 K.
une consommation statique d’au moins :
● La tension de seuil augmente, en pratique, d’environ 250 mV
entre 300 et 77 K ; on a : 0, 2 µA × 1, 8 V × 15 × 10 3 = 5, 4 mW.
∆ V th Si, maintenant, on suppose que le graphe Vth – L est plat
------------ ≈ – 1 mV/K .
∆T (SCE = DIBL = 0) ou bien que tous les transistors sont aux cotes nomi-
nales (pas de dispersion), nous pouvons estimer Ioff à :
● La résistance du silicium diminue (tant que le phénomène de
gel des porteurs n’apparaît pas), ce qui conduit à une réduction des 0,2µA – 3 décades = 0,2 nA
résistances série et à une augmentation de la tension de ver- et la consommation totale du circuit vaut environ :
rouillage (§ 1.4).
0, 2 nA × 1, 8 V × 10 7 = 3, 6 mW.
● Avec l’apparition du gel des porteurs à très basse température,
la résistance du silicium augmente et, notamment, le substrat On en conclut que les 0,15 % de transistors pires cas consomment
devient semi-isolant. Cela a pour effet de donner un kink (bosse) plus de puissance statique que l’ensemble du circuit dans l’hypothèse
dans les parties saturées des caractéristiques de sortie, semblable à de l’absence de SCE et DIBL.
celui des transistors SOI.
Il ressort de cet exemple l’importance de la maîtrise des effets
■ Si on évalue l’influence de la variation des paramètres avec la SCE et DIBL.
température sur les performances des circuits CMOS, entre 300 et Mises à part les dispersions technologiques, les caractéristiques
77 K, on peut s’attendre à : d’un circuit opérationnel subissent aussi les dispersions ayant pour
— une réduction théorique de Ioff (courant drain-source à VGS = 0 origine des fluctuations de la tension d’alimentation, des variations
et VDS = Valim) de 12 décades grâce à l’augmentation de Vth et à la de la température ou le vieillissement des composants et des inter-
diminution de la pente S ; connexions.
— une augmentation de Ion (courant drain-source à VGS = VDS
= Valim) d’un facteur 1,5 pour des dispositifs courts (courant gou-
verné par la saturation en vitesse de porteurs) et d’un facteur 3,5 1.4 Verrouillage CMOS
pour des dispositifs longs (courant gouverné par la mobilité ;
— une augmentation en vitesse de commutation vcom d’un fac-
teur 1,5 à 2,5 pour des transistors courts, voire plus pour des transis- En plus des transistors actifs MOS, il apparaît, dans un circuit
tors longs. MOS, plusieurs transistors bipolaires parasites. Leurs gains étant
d’habitude très faibles, ils ne présentent pas de nuisance pour le

fonctionnement du circuit, sauf les configurations de type thyristor VSS VDD
G G
(PNPN). Cette configuration bistable, où deux transistors bipolaires
travaillent en contre-réaction positive, peut être déclenchée par de
faibles perturbations du circuit. Une fois la contre-réaction établie, le
thyristor part vers l’état de conduction, qui s’autoalimente et qui ne P+ N+ N+ P+ P+ N+
cesse pas, même après la disparition de la perturbation initiale. Ce
blocage, dans l’état de forte conduction, est à l’origine du phéno-
mène dit verrouillage (latch-up), et peut s’avérer destructif pour le
circuit. PNP( βP)
■ La figure 4 illustre le phénomène de verrouillage dans un circuit NPN( βN)
CMOS. P RN N
Le transistor PNP est constitué par la diffusion P+ d’un transistor
PMOS, le caisson N et le substrat P ; c’est un transistor vertical. Son
collecteur (substrat) est polarisé par la prise substrat à travers une RP Caisson N
résistance diffusée du substrat, RP. Substrat P
Le transistor NPN est formé par une des diffusions N+ d’un tran- a coupe d'un circuit CMOS
sistor NMOS, le substrat P et le caisson N– ; c’est le transistor latéral.
Son collecteur (caisson N) est polarisé par la prise de caisson N à
travers une résistance diffusée du caisson, RN.
VDD
Chaque perturbation conduisant à l’apparition du courant de base
de l’un des transistors bipolaires peut donner naissance au
verrouillage. En effet, supposons qu’une perturbation électrique
génère une tension base-émetteur V BE > 0, 7 V sur la jonction
émetteur-base du transistor PNP. Celui-ci se met donc en conduc- RN Condition de verrouillage :
tion, ce qui entraîne un courant collecteur ICP qui, à travers la résis-
tance RP, polarise la base du transistor NPN vers la conduction. RN(ICN – IBP) ≥ 0,7V
Si cette polarisation RP(ICP – IBN) est supérieure ou égale à 0,7 V, PNP RP(ICP – IBN) = 0,7V
le transistor NPN débite un courant collecteur ICN qui, par la suite, IBP
polarise la base du transistor PNP vers la conduction.
ICN d'où :
Il suffit maintenant que cette polarisation RN (ICN – IBP) soit supé- ICP
rieure à 0,7 V pour que la boucle de contre-réaction puisse se RN(βN.IBN – IBP) ≥ 0,7V
refermer, la polarisation de la jonction émetteur du transistor PNP NPN
devenant suffisante pour assurer la conduction de celui-ci. Ainsi, on IBN RP(βP.IBP – IBN) ≥ 0,7V
peut refaire le raisonnement et constater que la conduction des
deux transistors se maintient sans contribution de la perturbation pas de verrouillage si :
extérieure : le système est en verrouillage. RP
Nota : on rappelle (cf. [E 2 427] Transistors bipolaires intégrés) que la 1re lettre d’indice RN, RP 0
signifie
— B base ; soit : βN, βP 0
— C collecteur ;
— E émetteur.
VSS
■ Les sources des perturbations dangereuses du point de vue
du verrouillage sont multiples : b schéma équivalent
— une impulsion de l’alimentation ou même un accroissement
de tension au cours de la mise sous tension ; la charge/décharge des Figure 4 – Verrouillage dans un circuit CMOS
capacités parasites peut conduire, en transitoire, aux différences de
polarisation entre base et émetteur des transistors bipolaires ; deux
de ces capacités sont illustrées en tireté sur la figure 4b ; ● On peut citer les solutions en conception suivantes :
— une impulsion de signaux d’entrée/sortie de transistors MOS ;
— une impulsion de charges générées par le rayonnement ioni- — éloignement des transistors NMOS et PMOS, qui rend la base
sant (§ 1.6) ; du transistor latéral NPN plus longue et conduit à une diminution du
— le bruit ; etc. gain βN ;
— multiplication des prises de contact P+/substrat (caisson P) et
En règle générale (figure 4), le risque de verrouillage se réduit N+/caisson N pour diminuer les résistances RN et RP par création de
avec la diminution des résistances RP et RN ainsi qu’avec la diminu- chemins parallèles de conduction ;
tion des coefficients de gain βP et βN des transistors PNP et NPN.
— créations d’anneaux de garde : P+ dans le substrat (caisson P),
Plusieurs solutions technologiques et en conception ont été propo-
entourant le NMOS et relié à VSS, et N+ dans le caisson N, entourant
sées pour protéger des circuits CMOS contre le verrouillage.
le PMOS ; ces deux anneaux réduisent les résistances RN et RP
● On peut citer les solutions technologiques suivantes : (jouant le rôle de prises de contact réparties), mais aussi diminuent
— caisson N plus profond, ce qui augmente la largeur de la base les gains des transistors bipolaires en augmentant les concentra-
du transistor PNP et diminue ainsi son gain βP ; tions effectives de dopants dans les bases de ces transistors.
— caisson rétrograde (à concentration de dopants plus grande en
profondeur qu’en surface), qui conduit à la diminution de la résis-
tance RN du caisson N ; 1.5 Protection des entrées/sorties
— double caisson et/ou substrat épitaxié, qui conduit à une dimi-
nution de la résistance RP ;
— utilisation des substrats SOI (Silicon On Insulator) qui rend les En règle générale, les entrées des circuits MOS sont connectées
transistors bipolaires non existants. aux grilles des transistors MOS, qui représentent des capacités rela-
tivement faibles de l’ordre du femtofarad (10–15 F). En outre, les 1.6 Rayonnement
oxydes de grille très minces, de l’ordre de quelques nanomètres, ne
supportent pas des tensions supérieures à 5 à 10 V. Cela implique
que des charges aussi faibles que quelques femtocoulombs Les circuits intégrés peuvent être exposés aux rayonnements
peuvent conduire au claquage de l’oxyde, sachant que les charges ionisants (rayonnements X, β, γ, α-noyaux d’hélium, des protons et
électrostatiques dont nous sommes porteurs (charges issues de des neutrons), en provenance des sources naturelles (radioactivité
frottements et d’autres phénomènes électrostatiques) peuvent de fond), cosmiques, et artificielles.
largement dépasser le seuil de quelques femtocoulombs.
■ Les causes de l’exposition au rayonnement se retrouvent prin-
Il en résulte que les circuits MOS sont très sensibles aux charges cipalement sous les formes suivantes.
électrostatiques ; une manipulation inattentive peut conduire à leur
destruction. Afin de prévenir cet inconvénient, on implémente des ➀ Charge positive non compensée dans les couches de diélec-
circuits de protection aux entrées des circuits MOS. Il est aussi de trique : elle résulte d’une génération de paires électron-trou par les
bon usage de les manipuler en utilisant des bracelets qui, par un fil corpuscules ionisants et de l’évacuation successive des électrons
conducteur, écoulent les charges électrostatiques à la terre. (plus mobiles), les trous restant piégés dans le diélectrique. La
charge totale des trous dépend peu du type de rayonnement et
Les circuits de protection des entrées E sont le plus souvent atteint une saturation à un niveau de 1,5 à 5 × 10 12 q /cm2 (q étant
composés de deux diodes, dont l’une se met en état de conduction la charge élémentaire) à partir de 5 × 10 6 rad. Ce niveau est suffi-
si le signal d’entrée est inférieur à – 0,7 V et l’autre lorsque le signal samment élevé pour altérer la tension de seuil des transistors.
d’entrée est supérieur à VDD + 0,7 V.
La figure 5 montre le montage et la réalisation du circuit de Exemple : une charge positive de 2 × 10 12 q/cm2 dans un oxyde
protection. d’épaisseur de 40 nm correspond à une diminution de la tension de
seuil de 0,36 V.
Lorsque le signal d’entrée VE devient supérieur à VDD + 0,7 V, la
diode D1 devient conductrice et limite l’accroissement de la tension Notons que le phénomène de génération est atténué lorsque les
passante sur les grilles d’entrée par sa caractéristique directe. Si le oxydes sont amincis ; l’ampleur de ce problème est donc naturelle-
signal d’entrée devient inférieur à – 0,7 V, c’est la diode D2 qui ment réduite dans les oxydes minces (de 4 à 6 nm) utilisés
devient conductrice : elle limite l’abaissement de la tension aujourd’hui pour la fabrication des diélectriques de grille.
passante sur les grilles d’entrée par sa caractéristique directe. Les
charges électrostatiques, qui peuvent apparaître sur l’entrée du ➁ Création des états d’interface : ils sont le résultat de défauts
circuit, sont ainsi écoulées par les diodes et ne peuvent pas pénétrer causés à l’interface Si/SiO2 au cours des impacts avec les corpus-
jusqu’aux grilles des transistors MOS. cules. Ces états d’interface réduisent la mobilité des porteurs dans
le canal et dégradent la pente sous-le-seuil des transistors, provo-
La résistance R limite les impulsions du courant passant par les quant ainsi l’augmentation de leur courant Ioff.
diodes afin de ne pas les abîmer ; sa valeur typique est de 1 kΩ.
➂ Charge des paires électrons/trous générées dans le substrat de
silicium : un corpuscule ionisant d’une énergie de 3,6 MeV peut
créer, au passage dans le silicium, 106 paires électrons-trous (si l’on
suppose une énergie de génération d’une paire électrons-trous de
3,6 eV), ce qui dépasse la charge de stockage d’un point mémoire
DRAM.
VDD VDD VG
Exemple : si on a une capacité de stockage CS = 30 fF et une ten-
sion d’alimentation VDD = 3,3 V, la charge stockée :
D1 30 × 3, 3 = 6 ⋅ 10 5 électrons .
R 0,7V VDD VE
E G S Les électrons attirés vers la capacité de stockage peuvent ainsi
VDD + 0,7V transformer un bit 1 en un bit 0. Les mêmes types d’erreur peuvent
D2 aussi être provoqués par des corpuscules dans les mémoires RAM
statiques et même dans les circuits combinatoires. Remarquons
que, mis à part l’apparition de l’erreur, le circuit n’est pas endom-
magé de manière irréversible ; pour cette raison, on emploiera
souvent le terme anglais « soft error » pour décrire ce type de
dysfonctionnement.
a principe du montage b caractéristique de transfert
■ Il existe plusieurs méthodes de protection contre les effets du
rayonnement ionisant.
E G ● Utilisation des substrats SOI : du fait de l’épaisseur mince du
VDD VDD film de silicium, seulement une très faible portion du parcours des
corpuscules le traversant concerne l’intérieur du périmètre actif du
dispositif. Les paires d’électrons-trous sont générées en grande
N+ P+ N+ P+ N+ P+
majorité au-dessous de l’oxyde enterré et donc n’entrent pas en
contact avec les dispositifs actifs.
– –
N N ● Emploi de matériaux absorbants pour la fabrication des boî-
D1 D2 tiers. Ces matériaux, enveloppant la pastille de silicium, absorbent
P
les corpuscules et isolent ainsi le circuit de rayonnement.
c réalisation ● Utilisation de codes correcteurs (par exemple code de
Hamming) ; en étendant le mot binaire des quelques bits de parité
VDD tension d'alimentation (par exemple 7 bits supplémentaires pour un mot de 32 bits d’infor-
VE signal d'entrée mation), on peut détecter, et même corriger, une erreur sur ce mot.
Il existe aujourd’hui d’autres codes correcteurs qui permettent la
détection et la correction (jusqu’à 3 erreurs sur un même mot
Figure 5 – Circuit de protection binaire).
2. Opérateurs de base VDD VDD

logiques VGP
Par opposition à celui des circuits intégrés analogiques, le VDP

comportement des circuits intégrés logiques est lié aux niveaux de
tensions haut et bas des sorties des transistors, les tensions inter- IN OUT OUT
médiaires apparaissant au cours des commutations n’ont pas
d’importance, si ce n’est qu’elles déterminent la vitesse de commu-
tation. VDN IN
La convention commune attribue un état logique 1 aux
entrées/sorties présentant un niveau haut et un état logique 0 à ceux
qui présentent un niveau bas. VGN
IN OUT = IN
CMOS NMOS
2.1 Inverseur CMOS Figure 6 – Symbole et réalisation de l’inverseur en technologies

CMOS et NMOS
2.1.1 Principe de fonctionnement

D’autres inconvénients sont les suivants : augmentation des
capacités parasites et accroissement du nombre d’étapes technolo-
La fonction logique la plus simple est celle de l’inverseur. Elle peut giques. Ces inconvénients sont toutefois largement compensés par
être décrite par la table de vérité (tableau 1) de l’inverseur, qui décrit la réduction de la puissance dissipée et la meilleure immunité au
l’état de sortie (OUT) en fonction de l’état d’entrée (IN). bruit, ce qui explique la domination de la technologie CMOS.
■ La figure 7 présente le dessin (layout) des inverseurs CMOS et
NMOS et leurs réalisations technologiques.
Tableau 1 – Table de vérité de l’inverseur ● Remarquons que, dans l’inverseur NMOS, le transistor de
charge est plus long et moins large que le transistor de commande,
IN OUT cela pour lui conférer une résistance de charge importante. Dans la
0 1 pratique, (W/L)commande vaut 4 à 8 fois (W/L)charge, ce qui permet de
limiter le courant passant par le transistor de charge lorsque le tran-
1 0 sistor de commande est bloqué (Vin au niveau bas). Ce type de solu-
tion géométrique pour limiter la consommation statique de
l’inverseur NMOS est dit logique statique à rapport de géométrie
La figure 6 présente le symbole et l’implémentation de la fonction (static ratioed logic).
inverseur en technologies CMOS et NMOS.
● Notons aussi que, dans la réalisation CMOS, la largeur du tran-
Lorsque IN est en état haut (Vin = VDD), la tension grille-source du sistor PMOS est environ 2,5 fois celle du NMOS pour assurer des
PMOS est nulle : niveaux des courants équilibrés entre NMOS et PMOS, la mobilité
VGS = Vin – VDD = 0 ; des électrons étant 2,5 fois plus grande que celle des trous.
il est alors bloqué.

En même temps, le NMOS est conducteur, car sa tension VGS est 2.1.2 Régime statique
maximale :
Pour établir la caractéristique de transfert de l’inverseur, c’est-à-
VGS = Vin – 0 V = VDD. dire Vout = f (Vin), donnant l’information sur tous les états statiques
possibles, on considère le transistor PMOS comme charge du
La sortie est donc court-circuitée à la masse par le NMOS présen-
NMOS. Cela implique les relations suivantes :
tant une résistance très faible.
À l’opposé, lorsque IN est en état bas, c’est la PMOS qui court- VDN = Vout = VDS du NMOS (polarisation drain-source)
circuite la sortie de l’alimentation (état haut), le NMOS restant
bloqué. VDP = Vout – VDD = VDS du PMOS (polarisation drain-source)
VGN = Vin = VGS du NMOS (polarisation grille-source)
■ Ce principe de fonctionnement dégage tout de suite quelques
particularités intéressantes de l’inverseur CMOS : VGP = Vin – VDD = VGS du PMOS (polarisation grille-source)
— la puissance dissipée en régime statique est nulle ; un des tran-
sistors restant toujours bloqué, il n’y a pas de passage de courant, Si, de plus, on suppose que l’inégalité entre les mobilités des
contrairement à l’inverseur NMOS ; trous et des électrons peut être compensée par la largeur du PMOS
— les transistors conduisent uniquement au cours des commu- plus grande que celle du NMOS (habituellement on prend 2,5 ;
tations ; il s’ensuit que la dissipation de puissance dynamique aug- cf. § 2.1.1), les caractéristiques de sortie des deux transistors seront
mentera avec la fréquence de commutation ; symétriques.
— l’excursion totale du potentiel de sortie est maximale et égale La figure 8 présente le réseau des caractéristiques de sortie du
à VDD (à titre de rappel elle vaut VDD – IDSRon pour l’inverseur NMOS et les courbes de charge correspondantes (caractéristiques
NMOS) et, par conséquent, l’immunité au bruit est meilleure que de sortie du PMOS), ainsi que la caractéristique de transfert de
celle de l’inverseur NMOS. l’inverseur qui en résulte.
Par contre, le dessin de l’inverseur, dit layout, consomme plus de Les points TN et TP correspondent aux seuils de conduction
surface de silicium en technologie CMOS qu’en technologie NMOS. respectivement des transistors N et P.
IN VDD
IN
VDD N+ P+
OUT
N+ N+ P+ P+
Masse OUT
Caisson P Caisson N
CMOS
Masse IN OUT VDD

IN OUT
VDD
N+ N+ N+
N+
Caisson P Caisson P NMOS
silicium Figure 7 – Réalisation technologique

métal contact et dessin (layout) des inverseurs CMOS
polycristallin
et NMOS
IDN IDP
Vout
Vin = 3 Vin = 0V
TN
2,5V 0,5V VDD A B dVout
C, D ⇔ = –1
C dVin
2V 1V
SN SP tangents
SP
1,5V 1,5V
D C
1V 2V
SN
E B
0,5V 2,5V
F = TP A = TN D
0V 3V E TP F
0 VDN = Vout VDD
0 Vin
VthN VthP
VDP = Vout – VDD
a caractéristiques de sortie b caractéristique de transfert en tension
SP SN
IDD
C D
B E
A TN TP F
0 Vin
c caractéristique de transfert en courant
Figure 8 – Caractéristiques de transfert de l’inverseur CMOS obtenues à partir de ses caractéristiques de sortie
Tableau 2 – Zones de travail de l’inverseur CMOS

État logique
Zone NMOS PMOS Commentaire
(sortie)
A-TN bloqué 1 linéaire
TN-SP saturé 1 triode zone TN-C définit l’état stable bas, VthN < Vin < VC = marge de bruit basse
SP-SN saturé instable saturé
SN-TP triode 0 saturé zone D-TP définit l’état stable haut, VD < Vin < VthP = marge de bruit haute
TP-F linéaire 0 bloqué
Soit C et D les points correspondants à une pente = – 1 de la carac-

téristique de transfert ; ces points définissent les amorces des étage 1 interconnexions étage 2
commutations : de l’état haut vers l’état bas (point C) et de l’état bas
vers l’état haut (point D). VDD VDD
CRP2
Les points SP et SN correspondent respectivement à la mise en
saturation des transistor P et N. P1 P2
Dans le tableau 2, on distingue les zones de travail au cours du CGBP2
transfert de l’état d’entrée bas vers l’état haut d’un inverseur CMOS.
CRP1 CJDP1
E1 S1 E2 S2
2.1.3 Régime dynamique
CRN1 CJDN1
L’analyse dynamique consiste à évaluer la réponse à un signal
d’entrée donné. Cette réponse est fonction de la charge capacitive CGBN2
de sortie, constituée de trois composantes principales : Cint
— la capacité interne de sortie de l’inverseur considéré ; N1 N2
— la capacité d’entrée de tous les opérateurs attaqués ; CRN2
— la capacité d’interconnexion.
La figure 9 montre toutes ces capacités pour le cas simple où la a capacités du montage
sortie de l’inverseur considéré est connectée à un seul inverseur de
l’étage suivant. Dans un tel cas, on parle de condition minimale de
charge (la sortance est de 1 (figure 9c) ; pour 2 inverseurs connectés VDD
à la sortie, la sortance serait de 2, et ainsi de suite).
Pour la représentation de la figure 9, la capacité totale de charge
CL s’écrit : =1
C L = C RP1 + C RN1 + C JDP1 + C JDN1 + C int + C RP2 + C GBP2 + C RN2 + C GBN2

E1 S1





























sortie étage 1 interconnexion entrée étage 2
(1) CL =2
La notation des capacités est celle qui a été introduite en [E 2 430]

(figure 12), avec les extensions N1 et P1 pour NMOS et PMOS de
l’étage 1 et N2 et P2 pour NMOS et PMOS de l’étage 2.
Nous notons CR la capacité de recouvrement d’un seul côté soit
de la source soit du drain, en considérant que le TMOS est symé- b circuit équivalent c sortance
trique. On a donc :
CRP1,2 capacité de recouvrement du PMOS,
respectivement étage 1 et 2 Figure 9 – Capacité totale de charge de sortie d’un inverseur CMOS
CRN1,2 capacité de recouvrement du NMOS,

respectivement étage 1 et 2
délai dit temps de montée (s’il s’agit d’une montée de la tension de
CJDP1 capacité de la jonction drain-substrat du PMOS, étage 1 sortie) ou temps de descente (s’il s’agit d’une descente de la tension
CJDN1 capacité de la jonction drain-substrat du NMOS, étage 1 de sortie). On considère que le niveau bas est atteint si le signal de
CGBP2 capacité de grille-substrat du PMOS, étage 2 sortie est plus bas que 0,1 VDD, le niveau haut étant considéré atteint
à partir de 0,9 VDD.
CGBN2 capacité de grille-substrat du NMOS, étage 2.
● Temps de descente td
■ La capacité de charge introduit des délais dans la commuta-
C’est le parcours noté ➀ sur les figures 10 ; le NMOS décharge la
tion de l’inverseur. Après un brusque changement d’état du
capacité CL. D’abord, il travaille en régime de saturation, puis il
signal d’entrée, il faut charger ou décharger la capacité CL pour que
termine la décharge en régime linéaire.
la sortie puisse se stabiliser au niveau correspondant au nouvel état
de l’entrée. S’il n’y a pas de nouvelle commutation à l’entrée, la sor- Le temps de descente est alors calculé entre les niveaux 0,9 VDD et
tie atteindra son état stable résultant de l’analyse statique après un 0,1 VDD ; la différence des charges entre ces deux niveaux vaut donc
0,8 CL VDD, et le courant moyen peut être estimé à 0,5 IDsatN ; par
conséquent, on a : VDD
∆Q 8 C L V DD
t d = -------- = --- ------------------
I 5 I DsatN
1
2
L’analyse plus précise, sans recourir au courant moyen, montre E S
que :
2
C L ( V thN – 0, 1 V DD ) C L ( V DD – V thN ) V DD – V thN
- + ----------------------------------------- ln  2 ----------------------------
t d = -------------------------------------------------- - – 1 CL
I DsatN 2I DsatN  0, 1 V DD  1
T
où le premier terme résulte du régime saturé de NMOS et le
deuxième du régime non saturé.
Il est intéressant de voir la répartition des valeurs entre ces deux
1 td tm
termes ; si on pose V thN = --- V DD (usuel pour les technologies V
4
actuelles), on obtient :
VDD
0,9 VDD
1 C L V DD 8 C L V DD 5 C L V DD
t d ≈ --- ------------------ + --- ------------------ = --- ------------------ (2)
4 I DsatN 8 I DsatN 4 I DsatN 1 2
0,5 VDD
Remarquons l’importance du terme associé avec le régime non
saturé, ainsi que le bon accord avec l’estimation précédente. 0,1 VDD
● Temps de montée tm 0
t
C’est le parcours noté ➁ sur les figures 10 ; le PMOS charge la
capacité CL. D’abord, il travaille en régime de saturation, puis il
termine la charge en régime linéaire. tpd tpm
Le temps de montée est alors calculé entre les niveaux 0,1 VDD et
0,9 VDD ; en appliquant le même raisonnement que pour le temps de T cycle du signal d'entrée
descente, on obtient une estimation rapide de tm sous la forme :
Figure 10 – Processus de chargement et de déchargement
∆Q 8 C L V DD de la capacité de sortie d’un inverseur CMOS
t m = -------- = --- ------------------
I 5 I DsatP
L’analyse plus précise, sans recourir au courant moyen, donne :

temps de propagation d’une porte, soit le temps de propagation
C L ( V thP – 0, 1 V DD ) C L ( V DD – V thP ) V DD – V thP à la descente tpd, soit le temps de propagation à la montée tpm. Pour
tm - + ------------------------------------------- ln  2 ------------------------------- – 1
= ---------------------------------------------------- des commutations à cette vitesse, le signal est déformé mais l’infor-
I DsatP 2I DsatP  0, 1 V DD 
mation passe, d’où l’importance de la notion de temps de propaga-
tion pour les circuits numériques.
où le premier terme résulte du régime saturé du PMOS et le
deuxième du régime non saturé. ● Temps de propagation à la descente tpd
Comme précédemment, remarquons la répartition des valeurs C’est la moitié du parcours noté ➀ sur les figures 10. Le NMOS
entre ces deux termes et le bon accord avec l’estimation rapide ; si décharge la capacité CL ; il travaille d’abord en régime de saturation,
mais en approchant le niveau 0,5VDD, il est légèrement non saturé.
1
on pose V thP = – --- V DD (usuel pour les technologies actuelles), on Le temps de propagation à la descente est alors calculé entre les
4
obtient : niveaux VDD et 0,5VDD ; la différence des charges entre ces deux
niveaux vaut donc 0,5CLVDD, et le courant moyen peut être estimé à
1 C L V DD 8 C L V DD 5 C L V DD IDsatN ; par conséquent, on a :
t m ≈ --- ------------------ + --- ------------------ = --- ------------------ (3)
4 I DsatP 8 I DsatP 4 I DsatP
∆ Q 1 C L V DD
Dans ce cas, le terme associé avec le régime non saturé est, là t pd = -------- ≈ --- ------------------
I 2 I DsatN
aussi, plus important que celui dû au régime saturé.
L’analyse plus précise, tenant compte des variations réelles du
courant, montre que :
La somme des temps de montée et de descente détermine la
fréquence maximale de fonctionnement d’une porte logique C L V thN C L ( V DD – V thN ) V DD – V thN
sans que le signal soit déformé : - + ----------------------------------------- ln  4 ----------------------------- – 1
t pd = ------------------
I DsatN 2I DsatN  V DD 
1
f max = ----------------- (4) où le premier terme résulte du régime saturé du NMOS et le
tm + td
deuxième du régime non saturé.
À cette fréquence, les niveaux bas et haut sont juste atteints. La répartition des valeurs entre ces deux termes peut être
1
obtenue, si on pose V thN = --- V DD (usuel pour les technologies
■ Pour transmettre un signal à travers une porte, il suffit d’un 4
temps inférieur au temps de descente ou à celui de montée ; en fait, actuelles) ; on obtient :
il suffit que la sortie atteigne le seuil de commutation de l’étage sui-
1 C L V DD 1 C L V DD 1 C L V DD
vant (approximativement égal à 0,5 VDD) pour que ce dernier t pd ≈ --- ------------------ + --- ------------------ = --- ------------------ (5)
s’engage d’une manière irréversible à basculer. Cela définit les 4 I DsatN 4 I DsatN 2 I DsatN
Remarquons que le terme associé au régime non saturé équivaut ■ Puissance de court-circuit
à celui dû au régime saturé, ainsi que l’accord avec l’estimation Au cours de chaque commutation, il y a un bref instant où les
précédente. deux transistors sont passants. Dans cet état, du fait de leurs résis-
● Temps de propagation à la montée tpm tances équivalentes faibles, ils court-circuitent l’alimentation à la
C’est la moitié du parcours noté ➁ sur les figures 10. Le PMOS masse. C’est pour cela que la dissipation d’énergie associée à ce
charge la capacité CL ; il travaille d’abord en régime de saturation, phénomène est dite puissance court-circuit Pcc. De manière très
mais il termine en régime légèrement non saturé. approximative, on peut considérer que l’on a :
Le temps de propagation à la montée est alors calculé entre les P cc ≈ 10 % × P dyn (10)
niveaux 0 et 0,5VDD ; en appliquant le même raisonnement que pour
le temps de propagation à la descente, on obtient une estimation ■ Puissance totale
rapide de tpm sous la forme : ● En toute rigueur, la puissance totale d’un inverseur est donc la
∆ Q 1 C L V DD somme de trois composantes
t pm = -------- ≈ --- ------------------
I 2 I DsatP P tot = P dyn + P stat + P cc (11)
L’analyse plus précise, sans recourir au courant moyen, donne :
● Mais en pratique, on commettra très peu d’erreur en consi-
C L V thP C L ( V DD – V thP ) V DD – V thP dérant :
- + ------------------------------------------ ln  4 ------------------------------ – 1
t pm = --------------------
I DsatP 2I DsatP  V DD  — seulement Pdyn et Pcc pour le régime dynamique : c’est justifié
par le fait que Ioff est de plusieurs ordres de grandeur plus faible que
où le premier terme résulte du régime saturé du PMOS et le Ion ;
deuxième du régime non saturé. — seulement Pstat pour le régime statique (circuit au repos) ;
La répartition des valeurs entre ces deux termes (en supposant dans un équipement portable alimenté par piles, la consommation
1 statique détermine la durée de vie des piles.
V thP = – --- V DD ) est établie ci-après :
4 Notons, enfin, que la puissance dynamique de l’oscillateur est
proportionnelle à la fréquence d’horloge fc ; cela explique pourquoi
1 C L V DD 1 C L V DD 1 C L V DD (sauf les cas particuliers de circuits fortement parallèles fonction-
t pm ≈ --- ----------------- + --- ----------------- = --- ----------------- (6)
4 I DsatP 4 I DsatP 2 I DsatP nant à une fréquence très élevée) les circuits CMOS dissipent moins
de puissance que les circuits NMOS.
Dans ce cas, le terme associé avec le régime non saturé est aussi
important que celui dû au régime saturé. On souligne le bon accord Exemple : nous supposons les transistors NMOS ET PMOS de
entre estimations rapide et précise. même taille W et L ; si l’on a :
● Du fait que les temps de propagation tpm et tpd ne sont pas for- VDD = 1,8 V CL = 20 fF
cément égaux, on définit souvent le temps moyen de propagation, IDsatP = 300 µA I offN ≈ I offP = 1 nA
aussi appelé délai moyen de propagation, par : IDsatN = 700 µA
CL on en déduit :
t p = --- ( t pd + t pm ) ≈ --- C L V DD  --------------- + -------------- ≈ --- ( t 0N + t 0P ) -----------
1 1 1 1 1
(7)
2 4 I DsatN I DsatP 2 C GB — le délai moyen de propagation [relation (7)] :
où t0N et t0P sont les délais intrinsèques des transistors NMOS et tp = 43 ps
PMOS (cf. [E 2 430], § 2.5) et CGB leur capacité grille-substrat (dans
— le temps de montée [relation (3)] :
ce cas, supposée égale pour les deux transistors).
tm = 150 ps
2.1.4 Puissance dissipée — le temps de descente [relation (2)] :
La puissance dissipée totale intègre trois composantes : td = 64 ps

— la puissance dynamique ; — la fréquence maximale de fonctionnement [relation (4)] :
— la puissance statique ;
— la puissance de court-circuit. 1
f max = ----------------- = 47 GHz
td + tm
■ Puissance dynamique
Au cours d’un cycle T du signal d’entrée commençant au niveau — la puissance dynamique [relation (8)] :
bas, la capacité de charge est d’abord déchargée (ce qui ne Pdyn = 65 µW/GHz soit 65 nW/MHz
consomme pas d’énergie de l’alimentation) et ensuite chargée par
une charge : — la puissance statique [relation (9)] :
QL = CL VDD
Pstat = 1,8 nW
provenant de l’alimentation (ce qui consomme bien de l’énergie).
La puissance dynamique s’écrit :
QL ( C L V DD ) 2 2.2 Oscillateur en anneau
P dyn = V DD I charge/décharge = V DD ------- = V DD ----------------------- = f c C L V DD (8)
T T
où fc est la fréquence d’horloge (fc = 1/T). Il est difficile de mesurer le temps de propagation sur un seul
■ Puissance statique inverseur s’il se mesure en picosecondes ; on utilise pour cela des
oscillateurs en anneau.
L’un des transistors est toujours bloqué, seul le courant sous-le-
seuil Ioff donne lieu à une consommation statique. En supposant Un oscillateur en anneau est une longue chaîne d’inverseurs, en
IoffN = IoffP = Ioff, on a pour la puissance statique : nombre élevé et impérativement impair (c’est-à-dire 101, 251, etc.) ;
la sortie de la dernière porte est rebouclée sur l’entrée de la
P stat = I off V DD (9) première.
circuit tampon
de sortie
fanneau
t0 t0 + tp t0 + 2tp
t0 t0 + tp t0 + 2tp t0 t0 + 3tp t0 + 6tp
t0 t0 + tp
seuil de
commutation
Parcours temporels pour N (impair) inverseurs (ici supposé N = 3, par simplicité)
tp délai moyen de propagation
Figure 11 – Oscillateur en anneau
La figure 11 illustre un oscillateur en anneau composé d’inver- logiques peuvent être réalisées à partir des portes NAND et NOR,
seurs CMOS. mais le nombre et les types de portes de base utilisées en pratique
Le circuit tampon (buffer) de sortie permet l’adaptation d’impé- peut être très grand. Ici nous passerons en revue les quelques
dance, nécessaire pour effectuer des mesures sans perturbation de exemples les plus représentatifs.
l’oscillateur lui-même.
Avec un nombre N impair de portes, le niveau statique de la sortie
de l’étage N est toujours en désaccord avec l’entrée de l’étage 1 2.3.1 Porte de transmission
qu’elle attaque. Pour cette raison, l’anneau se met spontanément à
osciller avec une fréquence : C’est en fait un interrupteur commandé à deux états :
1 — dans un état, il présente une faible résistance R et il laisse pas-
f anneau = ------------- (12) ser le signal dans les deux sens ;
2 Nt p
— dans l’autre, il présente une grande résistance R et il ne laisse
où tp est un délai moyen de propagation par porte. passer aucun signal.
Remarquons que, si le délai de propagation d’un inverseur vaut La figure 12 présente la porte de transmission, son symbole et sa
43 ps (ce qui correspond à une fréquence maximale de 23 GHz diffi- table de vérité.
cile à mesurer), un anneau composé de 251 inverseurs simples
oscillera avec une fréquence de 46 MHz. Une telle fréquence peut
être mesurée aisément, y compris sous pointes sur une plaquette de 2.3.2 NAND
silicium.
Dans les oscillateurs en anneau, on minimise les capacités d’inter- La sortie de la porte NAND n’est à 0 que si toutes les entrées sont
connexion avec des connexions courtes. La capacité de charge par à 1.
porte s’approche alors de la capacité de sortie de l’étage i plus la
capacité d’entrée de l’étage i + 1. Par conséquent, le délai par porte La figure 13 présente un exemple d’une porte NAND à deux
sera le minimum possible correspondant à une technologie donnée. entrées en réalisations, NMOS et CMOS avec son symbole et sa
table de vérité.
Le délai obtenu à partir d’une mesure de la fréquence d’oscillation
d’un tel oscillateur est un facteur de mérite d’une technologie. Ainsi,
ce paramètre figure souvent parmi les spécifications électriques
d’une technologie donnée.
Il faut, pourtant, être conscient que les portes dans un circuit réel
ont des entrances et des sortances plus grandes que l’unité ainsi G
que des interconnexions plus longues. Elles n’atteignent donc pas la VDD
vitesse des oscillateurs en anneau, et, pour de telles portes, il faut G
Table de vérité
souvent multiplier le délai par un facteur 5 à 10.
G IN OUT
IN OUT 0 0 grande R
0 1 grande R
2.3 Portes logiques de base 1 0 0
G 1 1 1
symbole
Les circuits logiques sont tous construits à partir des portes logi- G
ques de base et des circuits tampons d’entrée et de sortie assurant
les communications avec l’environnement. Toutes les fonctions Figure 12 – Porte de transmission CMOS
A
OUT = A.B
A B
B A B
OUT symbole
OUT OUT
A A A
Table de vérité
A B OUT
B B B 0 0 0
0 1 0
1 0 0
1 1 1
NMOS CMOS CMOS
Table de vérité Figure 15 – Porte ET à deux entrées en réalisation CMOS

A B OUT
A 0 0 1
OUT = A.B
0 1 1 Elle se compose d’une porte NAND avec, en plus, un inverseur
B 1 0 1 intégré à la sortie. Cela implique que le délai d’une porte ET est la
1 1 0
somme du délai de la porte NAND et du délai de l’inverseur. La porte
symbole
ET, étant moins rapide et plus encombrante que la porte NAND, est
donc bien moins souvent utilisée.
Figure 13 – Porte NAND à deux entrées
en réalisations NMOS et CMOS
La figure 15 montre une porte ET à deux entrées en réalisation
CMOS avec son symbole et la table de vérité correspondante.
Le dessin d’une porte ET AND est composé de la juxtaposition du
dessin d’une porte NAND (figure 14) et de celui de l’inverseur
VDD (figure 7).
VDD
2.3.4 NOR
La porte NOR réalise l’opération complémentaire de celle de la

P+ porte NAND (figure 13) : sa sortie passe à 0 dès qu’une des entrées
passe à 1. C’est pour cela que sa structure ressemble à celle d’une
OUT N+ NAND.
N + La figure 16 présente les réalisations NMOS et CMOS d’une porte
NOR à deux entrées.
masse A B
masse A B NMOS
CMOS
silicium polycristallin métal contact
B
Figure 14 – Dessin d’une porte NAND à deux entrées

en réalisations NMOS et CMOS OUT
A
OUT
Remarquons que la réalisation CMOS exige 4 transistors tandis
que la réalisation NMOS s’en contente de 3. De plus, si on voulait B B
A A
ajouter des entrées supplémentaires, cela exigerait 2 nouveaux
transistors pour chaque entrée en réalisation CMOS et seulement 1
en NMOS.
L’écart entre la taille des portes NAND augmente avec le nombre NMOS CMOS
d’entrées en défaveur du CMOS.
La figure 14 donne des exemples de dessin (layout) d’une porte Table de vérité
NAND à deux entrées en réalisation NMOS et CMOS. A B OUT
A
OUT = A + B
0 0 1
B 0 1 0
2.3.3 ET (AND) 1 0 0
symbole
1 1 0
La sortie de la porte ET ne passe à 1 que si toutes ses entrées sont
à 1. Figure 16 – Porte NOR à deux entrées en réalisations NMOS et CMOS
A B A
OUT = A + B
VDD VDD
B
B
symbole
OUT P+
OUT A
N+ Table de vérité
OUT
N+
A B A B OUT
B
A 0 0 0
0 1 1
1 0 1
masse masse
1 1 1
NMOS CMOS CMOS
Figure 18 – Porte OU à deux entrées en réalisation CMOS

Figure 17 – Dessin d’une porte NOR à deux entrées
en réalisations NMOS et CMOS
La figure 17 montre le dessin d’une porte NOR à deux entrées en A OUT = A + B

réalisation NMOS et CMOS.
B = AB + AB
A symbole
2.3.5 OU (OR)
La sortie de la porte OU passe à 1 dès que l’une des entrées passe

Table de vérité
à 1.
B OUT A B OUT
Elle se compose d’une porte NOR avec en plus un inverseur
0 0 0
intégré à la sortie. Cela implique que le délai d’une porte OU est la
somme du délai d’une porte NOR et du délai de l’inverseur. La porte 0 1 1
OU, étant moins rapide et plus encombrante que la porte NOR, est 1 0 1
bien moins souvent utilisée. 1 1 0
CMOS
La figure 18 illustre une porte OU à deux entrées en réalisation
CMOS avec son symbole et la table de vérité correspondante. Figure 19 – Porte XOR à deux entrées en technologie CMOS
Le dessin d’une porte OU est la somme du dessin d’une porte
NOR (figure 17) et de celui de l’inverseur (figure 7).
2.3.6 XOR. OU exclusif E
E IN OUT
La sortie de la porte XOR vaut 1 lorsqu’une seule des entrées vaut
1. Cette fonction n’est pas facilement, intégrable à partir des autres E
opérateurs de base et, pour cette raison, elle est considérée comme symbole
une porte de base en elle-même.
IN OUT
La figure 19 présente un exemple de réalisation d’une porte XOR
en technologie CMOS, avec son symbole et sa table de vérité. Table de vérité
Dans cette réalisation, la porte XOR intègre deux inverseurs et IN E OUT

une porte de transmission. Le fonctionnement de cette porte XOR 0 0 grande R
est le suivant : 0 1 0
E 1 0 grande R
— si A vaut 1, la porte de transmission est bloquée et la sortie
vaut NON B ≡ B (c’est-à-dire NON B après passage du signal B par 1 1 1
l’inverseur à l’entrée B) ;
— si A vaut 0, la porte de transmission est passante ; elle passe
du signal B à la sortie, l’inverseur à l’entrée B reste bloqué (sortie Figure 20 – Circuit tampon de sortie CMOS
haute impédance), car la source du NMOS est mise au niveau haut
par l’inverseur à l’entrée A et la source du PMOS est au niveau 0
(l’entrée A). contrôle du bus pour lui communiquer son niveau, les autres restant
pendant ce temps séparées du bus par leurs circuits tampons
présentant une haute impédance.
2.3.7 Circuit tampon (buffer de sortie)
La figure 20 présente une réalisation CMOS du circuit tampon de
sortie.
Les circuits tampons de sortie sont utilisés pour pouvoir
connecter plusieurs sorties sur un même fil (bus) sans danger de Le signal E (enable), active et désactive le buffer :
courts-circuits ni de perturbations entre elles. Chaque sortie est — si E vaut 1, la sortie reproduit le niveau de l’entrée ;
donc connectée au bus à travers un circuit tampon (buffer). En — si E vaut 0, le buffer disjoncte l’entrée et la sortie présente
n’activant qu’un seul buffer à la fois, une seule sortie prend le alors, dans cet état, une haute résistance R.
La capacité de stockage des mémoires suit une progression

additionneur
géométrique (loi de Moore, § 4) ; tous les 3 ans, la capacité des
RP mémoires est multipliée par 4. Les mémoires issues de la techno-
logie 0,18 µm présentent une capacité de stockage de 1 Gbit
(109 bits) ; cela correspond approximativement au contenu de
A S 62 000 pages écrites. La surface de la puce de silicium contenant
cette énorme quantité d’information dépasse à peine 4 cm2.
B
Il existe sur le marché une très grande variété de produits
« mémoires », de fonctionnements différents et d’applications
R diverses. La classification des mémoires n’est pas simple, mais peut
se baser sur différents critères.
■ Possibilité de lecture/écriture dans un temps de cycle
● Mémoires mortes ou ROM (Read Only Memory) : elles permet-
Table de vérité
tent seulement la lecture de l’information préenregistrée soit en
cours de fabrication, soit par l’utilisateur lui-même, mais l’enregis-
A B RP S R trement de l’information ne peut être fait qu’une seule fois.
0 0 0 0 0 ● Mémoires vives ou RAM (Random Access Memory) : elles per-
0 0 1 1 0 mettent la lecture ainsi que l’écriture de l’information.
0 1 0 1 0
0 1 1 0 1 ■ Volatilité de l’information stockée
1 0 0 1 0 ● Mémoires volatiles : elles perdent leur information lors de la
1 0 1 0 1 coupure de l’alimentation ; les mémoires RAM sont un exemple de
1 1 0 0 1
cette catégorie.
1 1 1 1 1 ● Mémoires non volatiles : elles conservent leur information au-
delà d’une coupure de l’alimentation ; les mémoires ROM, ainsi que
les mémoires EPROM et EEPROM, font partie de cette catégorie. Ces
Figure 21 – Additionneur à deux bits deux derniers types de mémoires fonctionnent comme des ROM
mais peuvent être reprogrammés (§ 3.3 et 3.4). Leur cycle de pro-
grammation est toutefois beaucoup plus long que celui d’une
2.4 Modules arithmétiques mémoire RAM, et le mécanisme du stockage de l’information est
complètement différent.
■ Nécessité de rafraîchissement
Il existe plusieurs modules arithmétiques simples comme addi- ● Mémoires statiques SRAM : elles emploient une bascule pour
tionneurs, multiplieurs, diviseurs et même des unités arithmétiques stocker un bit d’information ; elles ne demandent pas de rafraîchis-
complexes capables d’effectuer diverses opérations arithmétiques sement, car elles retiennent l’information tant que l’alimentation
sur des mots à plusieurs bits. Pourtant, la sommation des bits n’est pas coupée.
élémentaires reste la base de toutes les opérations arithmétiques.
● Mémoires dynamiques DRAM : elles emploient une capacité
Exemple : Additionneur à deux bits pour le stockage de l’information qui correspond à la présence ou à
Le mécanisme de base de l’addition entre deux bits A et B au rang i l’absence d’une charge. Les fuites déchargent graduellement les
d’un mot binaire consiste à former une somme booléenne de ces bits capacités ; il est donc nécessaire de rafraîchir périodiquement le
et de la retenue RP du rang précédent i – 1. contenu des capacités de stockage.
En plus de la somme, il faut sortir la retenue R pour l’opération sur le ■ Organisation de l’information stockée
rang suivant i + 1. ● Mémoires organisée en bits : chaque bit a son adresse propre,
Les fonctions logiques relatives à la somme et la retenue sont les la sortie est une ligne unique correspondant à 1 bit. Un seul bit peut
suivantes : être lu ou écrit par cycle.
S = A ⊕ B ⊕ RP ● Mémoires organisées en mots : à chaque adresse correspond à
un mot de N bits, la sortie est composée de N lignes. Écriture et lec-
R = AB ⋅ ( RP ⋅ ( A ⊕ B ) ) = AB + RP ⋅ ( A ⊕ B ) ture agissent sur un mot complet à chaque cycle.
L’identité arithmétique de ces opérations est décrite par : ■ Mode d’accès
● Mémoires à accès direct (ou aléatoire) : elles peuvent donner
( A + B + RP ) ⋅ 2 i = S ⋅ 2 i + R ⋅ 2 i + 1
accès à chaque mot stocké à n’importe quel moment. C’est le cas le
La figure 21 montre l’exemple d’un additionneur à deux bits. plus général. Par exemple, les RAM font partie de cette catégorie.
● Mémoires à accès séquentiel : elles stockent toute une
séquence de N mots, qui n’ont pas leurs adresses propres. La com-
mande de lecture fait apparaître à la sortie le dernier mot stocké
3. Mémoires (mémoire dite LIFO, Last In First Out) ou du premier mot stocké
(mémoire dite FIFO, First In First Out).
Nous présenterons, dans les paragraphes qui suivent, quelques
exemples de mémoires les plus significatives du point de vue des
3.1 Classification circuits et des technologies.
Les mémoires sont la catégorie de circuits intégrés représentant

le plus grand volume en termes de production et de chiffre
3.2 ROM
d’affaires. De plus, les circuits VLSI actuels contiennent souvent une
ou plusieurs parties de mémoires intégrées (cache memory) ce qui Les mémoires ROM sont des mémoires non volatiles permettant
augmente d’autant l’importance de ce type de circuits. seulement la lecture de leur contenu. Le plus souvent, le contenu de
la mémoire est programmé en cours de fabrication ; on parle de

ROM programmable par masque. Pour un point de la mémoire, il B A
s’agit de l’existence (l’information stockée vaut « 0 ») ou de Table de vérité du décodeur
l’absence (l’information stockée vaut « 1 ») d’un transistor.
B A L0 L1 L2 L3
■ Plusieurs méthodes peuvent être utilisées pour créer ou non 0 0 1 0 0 0
un transistor dans la matrice ROM. 0 1 0 1 0 0
● On peut jouer sur l’épaisseur de l’oxyde sous la grille, ce qui B B A A 1 0 0 0 1 0
conduit à l’absence du MOS lorsque l’oxyde est épais. Le plus sou- 1 1 0 0 0 1
L0
vent, on utilise pour cela un masque au niveau d’isolement : une
ligne de grille passant par l’isolement de champ correspond à
l’absence d’un transistor (figure 22b), tandis que cette même ligne L1
passant sur une zone active correspond à l’existence d’un transistor.
Fonctions logiques :
Ce principe est illustré par la figure 22.
L2 L0 = B.A = B + A
● Une alternative à la méthode de l’oxyde épais est de réaliser
tous les MOS identiques, mais de rendre certains inopérants par L1 = B.A = B + A
manque de contacts, ou bien par un ajustement excessif de leur L2 = B.A = B + A
tension de seuil (à des valeurs plus grandes que la tension d’alimen- L3 L3 = B.A = B + A
tation). Cette dernière méthode est surtout utilisée là où le concep-
teur veut préserver le confidentialité du contenu de sa mémoire ;
l’ajustement de la tension de seuil ne peut pas être détecté sous
Figure 23 – Décodeur « 1 parmi 4 » utilisé pour la sélection
microscope.
de lignes (mots)
■ Pour éviter de véhiculer un très grand nombre de lignes L à l’exté-
rieur de la mémoire, on utilise l’adressage par un mot codé, le plus
souvent un mot binaire. Ce mot est décodé à l’intérieur de la La figure 23 présente un exemple d’un décodeur « 1 parmi 4 ».
mémoire vers un code « 1 parmi N », où N correspond au nombre
de lignes dans la mémoire. ■ En fonction de l’organisation de la mémoire, le nombre de colon-
nes peut être multiple du nombre de bits du mot de sortie. Dans ce
cas, les mots passent par un multiplexeur qui sélectionne les mots
venant d’une même ligne en fonction des instructions de l’adres-
sage. Pour cela, une partie du mot d’adresse commande le multi-
Métal
plexeur de sortie et l’autre partie commande le décodeur de
Contact sélection de ligne (les lignes contenant des mots).
La figure 24 présente un exemple simple d’une mémoire ROM
Ligne 0 silicium polycristallin complète à 8 mots de 4 bits, organisée en 4 lignes et 8 colonnes.
La figure 25 montre le schéma du multiplexeur correspondant à
la matrice ROM de la figure 24.
diffusion N
VSS
■ Il existe aussi des mémoires ROM qui peuvent être programmées
(une seule fois) par l’utilisateur ; on les appelle des PROM (Pro-
grammable Read Only Memory). A l’état vierge, les transistors exis-
Ligne 1 silicium polycristallin tent dans tous les points de la mémoire. La programmation est
accomplie en faisant fondre des fusibles, neutralisant ainsi certains
Métal transistors. Cela consiste à :
— déconnecter certains transistors, en coupant la connexion du
Bit 1 Bit 0 transistor à la ligne ; une impulsion du courant adressée au point
désiré fait fondre le fusible correspondant ;
a principe de la réalisation — détruire certains transistors ; une impulsion de tension adres-
sée au point désiré court-circuite le diélectrique mince et rend le
transistor inopérant.
Ligne 0 «0» «1»

3.3 EPROM
Les mémoires EPROM (Erasable Programmable Read Only

Memory) sont conçues pour permettre plusieurs reprogrammations
par l’utilisateur.
Ligne 1 «1» «0»
L’idée de base, pour les mémoires EPROM, est d’augmenter la
tension de seuil de certains transistors au-delà la tension d’alimen-
tation, ce qui empêche ces transistors de devenir conducteurs au
cours des cycles de lecture postérieurs. Les points correspondants
Bit 1 Bit 0 aux transistors avec les tensions de seuil accrues présenteront donc
des « 1 » et les autres des « 0 ».
b matrice électrique L’augmentation de la tension de seuil est obtenue par injection
d’électrons dans une grille flottante, électriquement isolée, capable
Figure 22 – Mémoire ROM programmé par masque de les maintenir pendant une période très longue, supérieure à
au niveau « isolement » (diffusion N) 10 ans.
C B A VDD
L0
Décodeur lignes (mots)

L1
« 1 parmi 4 »
L2
L3
Amplificateurs
de sortie
Mot 1 Mot 0
Multiplexeur
S3 S2 S1 S0 Sortie
Table de vérité
C B A Ligne Mot S3 S2 S1 S0
0 0 0 0 0 0 0 1 0
0 0 1 1 0 1 0 1 0
0 1 0 2 0 1 1 0 1
0 1 1 3 0 1 1 1 1
1 0 0 0 1 0 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 2 1 1 0 1 1
1 1 1 3 1 0 1 1 0 Figure 24 – Mémoire ROM complète à 8 mots
de 4 bits, organisée en 4 lignes et 8 colonnes
L’effacement de l’information est réalisé par l’exposition des

Mot 1 Mot 0
grilles à un rayonnement UV (ultraviolet), qui confère aux électrons
N3 N2 N1 N0 M3 M2 M1 M0 stockés dans la grille flottante une énergie suffisante pour qu’ils
puissent surmonter la barrière de potentiel de l’oxyde et s’évacuer
vers le substrat (photoémission). Ce processus d’effacement
présente trois inconvénients :
— il est long (5 à 20 minutes) ;
C
— il n’est pas sélectif ; tous les points sont effacés en même
temps ;
C — il nécessite l’existence, dans le boîtier, d’une fenêtre en quartz
transparente au rayonnement UV, ainsi qu’une ouverture dans les
grilles de commande situées au-dessus des grilles flottantes.
La figure 26 présente la structure d’un point mémoire EPROM.
S3 S2 S1 S0
Grille de commande
Table de vérité
du multiplexeur Grille flottante
C 0 1 Fonction logique
S0 M0 N0 ⇒ du multiplexeur
Si O2
S1 M1 N1 S = CM + CN = CM.CN N+ N+
S2 M2 N2
S3 M3 N3 Substrat P
Figure 25 – Multiplexeur pour la mémoire ROM de la figure 24 Figure 26 – Structure d’un point mémoire EPROM à grille flottante
L’injection des électrons dans la grille flottante est obtenue en

mettant le transistor en régime d’avalanche (cf [E 2 430] § 3.1.8) ; on Lignes
parle d’une structure EPROM dite FAMOS (Floating Gate Avalanch de mots
Injection MOS). Les porteurs chauds générés dans le processus
d’avalanche possèdent des énergies suffisantes pour surmonter la
barrière de potentiel et atteindre la grille flottante où ils resteront
stockés.
Le nombre d’électrons injectés est de l’ordre de 105 et le

temps d’injection de ces électrons est de l’ordre de 10 µs. Les
tensions utilisées au cours de la programmation sont de l’ordre Source
de quelques volts sur le drain et de 15 V environ sur la grille de commune
commande.
La programmation avec des trous n’est utilisée à cause de la

hauteur de la barrière de potentiel entre Si et SiO2 plus grande pour
les trous (4,3 eV) que pour les électrons (3,1 eV). Cela impliquerait
un temps de programmation encore plus long. De plus, les trous ont
un taux de génération d’états d’interface 10 fois plus élevé que celui
des électrons, ce qui conduirait à une réduction du nombre de
cycles d’écriture.
3.4 EEPROM Lignes

de bits
Source commune : les sources de tous les TMOS des lignes voisines
De par leur structure, les EEPROM (Electrically Erasable
Programmable Read Only Memory) ressemblent beaucoup aux sont reliées.
EPROM (§ 3.3).
Figure 27 – Matrice mémoire EEPROM flash
■ La différence réside dans le mode d’effacement de l’informa-
tion, autrement dit dans la méthode utilisée pour l’évacuation des
électrons de la grille flottante. Dans des EEPROM, cet objectif est ■ Une mémoire EEPROM, tout en ajoutant une fonction de pro-
atteint électriquement par effet tunnel Fowler-Nordheim, et non grammation, reste aussi dense qu’une mémoire ROM. Cela est dû
plus par photoémission UV. Il s’agit d’un passage tunnel à travers au fait que la grille flottante (qui est un élément supplémentaire par
une barrière triangulaire vers la bande de conduction de l’oxyde, rapport à la cellule ROM) est alignée et se situe sous la grille de com-
l’épaisseur de cette barrière triangulaire étant inférieure à l’épais- mande (homologue de la grille dans la structure ROM). Par consé-
seur du diélectrique. quent, la grille flottante ne consomme aucune surface
Les avantages de cette méthode d’effacement sont multiples. supplémentaire et la structure EEPROM peut maintenir la même
haute densité d’intégration que la structure ROM.
● Elle est électrique ; pour effacer l’information, on applique une
tension très négative (de l’ordre de – 15 V) entre la grille de contrôle La haute densité des EEPROM est d’autant plus importante
et la source. Sous la force du champ électrique intense (l’épaisseur qu’aucun transistor de sélection de ligne n’est nécessaire ; la ligne
de l’oxyde est de l’ordre de 10 nm), les électrons transitent de la de silicium polycristallin des grilles de commande fait office de
grille flottante vers la source par effet Fowler-Nordheim (EEPROM sélection de ligne.
flash) ou bien de la grille flottante vers la grille de commande La mémoire EEPROM est donc une mémoire reprogrammable qui
(EEPROM). emploie des cellules élémentaires à un seul transistor ; de ce point
● Elle peut être sélective ; tous les points ne sont pas forcément de vue, une EEPROM est comparable à la cellule de mémoires
effacés à la fois. On peut effacer soit des blocs de bits (EEPROM DRAM, avec, cependant, un inconvénient du point de vue de la
flash) seulement, soit des mots sélectionnés, voire même des bits vitesse, les EEPROM étant moins rapides que les DRAM.
individuels (EEPROM, en général).
La figure 27 illustre une matrice de mémoire EEPROM flash.
● Elle est plus rapide ; le temps d’effacement d’un point mémoire
est de l’ordre de 1 à 10 µs, le temps d’effacement d’une mémoire L’inconvénient qui empêche les EEPROM de concurrencer les
complète est de l’ordre d’une seconde contre une dizaine de minu- DRAM dans les mémoires vives est leur lenteur d’écriture. Pour
tes pour les EPROM UV. pallier partiellement cet inconvénient, on a conçu des EEPROM qui
utilisent l’effet tunnel aussi bien pour l’écriture que pour l’efface-
■ L’effacement par effet tunnel implique de réaliser un amincissement. Dans ce type de produits, on atteint des vitesses d’écriture de
ment de l’oxyde de grille (entre la grille flottante et le substrat de l’ordre de 1 µs (10 fois plus rapide que pour des EEPROM à écriture
silicium) ; celui-ci est réduit de 20 nm (EPROM UV) à 10 nm, voire par avalanche). Le rendement de ces EEPROM est toutefois beau-
moins (pour EEPROM). En outre, le nombre d’électrons stockés coup plus faible, car elles exigent des épaisseurs d’oxyde plus
diminue aussi, du fait de la réduction des dimensions de la struc- minces (inférieures à 10 nm) pour favoriser l’effet tunnel, ce qui
ture. Les mémoires flash des générations récentes (0,35 à 0,25 µm) entraîne des prix plus élevés.
ne stockent guère plus de 20 000 électrons dans la grille flottante
d’un transistor.
L’amincissement de l’oxyde, d’une part, et la réduction du nombre 3.5 PLA
d’électrons stockés, d’autre part, imposent des contraintes très
fortes sur les fuites ; pour assurer un maintien de l’information
pendant 10 ans, les pertes de charge de la grille flottante ne Les PLA (Programmable Logic Array) sont des matrices ROM utili-
doivent pas dépasser 5 électrons par jour. sées pour la réalisation d’opérations logiques, plutôt que pour
A B C
A
OUT = A . B . C A.B.C
B
A A
OUT = A + B + C C
B A+B+C B
A B C C A B C C
a NOR d NAND a NOR c NAND
Cellules de base
A B
B C
C
A+B+C A.B.C
b NOR par d NAND par

matrice matrice
ROM de ROM de
OUT = A + B + C OUT = A . B . C type NOR type NAND
OUT = A . B . C OUT = A + B + C
Figure 29 – Réalisation de la fonction NOR et de la fonction NAND
=A+B+C =A+B+C=A.B.C
à trois entrées par une porte CMOS conventionnelle et une matrice
b NOR par c NOR par e NAND par f NAND par ROM
matrice matrice matrice matrice
ROM de ROM de ROM de ROM de
type NOR type NAND type NOR type NAND
ce qui conduit à une importante consommation statique. Pour y
Figure 28 – Réalisations de la fonction NOR et de la fonction NAND remédier, il existe des solutions dites « portes à précharge », leurs
à trois entrées par une porte NMOS conventionnelle descriptions dépassant le cadre simple de cet article.
et par des matrices ROM La figure 29 présente une conversion des portes CMOS NOR et
NAND en une matrice ROM.
L’utilisation des matrices ROM pour la réalisation de fonctions
stocker de l’information. En fait, ces deux fonctions, c’est-à-dire le logiques présente plusieurs avantages, notamment une certaine
stockage d’information et la réalisation des opérations logiques, programmabilité (d’où le nom de réseau logique programmable
reviennent exactement au même ; c’est plutôt la manière d’utiliser PLA). En effet, une programmation ROM (existence ou non d’un
la ROM et l’interprétation de l’information sortie qui est différente TMOS dans la matrice) permet de générer des fonctions quelcon-
dans ces deux cas. Pour s’en convaincre, remarquons que chaque ques à partir d’une même matrice PLA. Cette grande souplesse d’un
porte, notamment NOR ou NAND, peut être réalisée par une matrice PLA s’explique par le fait que toute fonction logique peut se mettre
ROM moyennant un simple réarrangement des entrées. sous forme d’une somme de produits :
■ La figure 28 illustre la conversion de portes NMOS convention-
nelles NOR (figure 28a) et NAND (figure 28d ) à trois entrées en
F = ∑  ∏ aj
i j
une matrice ROM. Les matrices ROM de type NOR ont les transistors
de commande en parallèle et les matrices ROM de type NAND ont Deux portes ET et OU sont alors suffisantes pour réaliser une
les transistors de commande en série. fonction quelconque. Les lois de Morgan permettent une conver-
sion de cette expression en d’autres expressions n’employant que
■ En technologie CMOS, cette même conversion devient plus des portes NAND et/ou NOR, plus commodes en termes de réalisa-
complexe du fait qu’au lieu d’un seul transistor de charge, il y en a tion technologique :
autant que d’entrées. La cellule de base d’une matrice ROM corres-
pondante contient alors 2 transistors, ce qui est prohibitif pour une
telle réalisation matricielle de fonctions logiques. Pour éviter ce pro-
blème, on peut remplacer les transistors de charge par un seul tran- ∑  ∏ aj = ∏  ∏ aj = ∑  ∑ aj = ∏  ∑ aj = ∑  ∏ aj
i j i j i j i j i j
sistor PMOS à grille à la masse. Ce transistor est donc toujours

























conducteur, comme le transistor de charge en technologie NMOS, OR / AND NAND / NAND NOR / NOR NAND / NOR NOR / NAND
Couche ET en NOR Couche OU en NOR Couche ET

a1 en NOR
a2
Σj aj
a3
A
aj
Σ1
B
Σ2
Σ3 Σi (Σj aj )
C
Σi
Figure 30 – Schéma de réalisation d’une fonction quelconque

avec deux niveaux de portes NOR A+B+C= A+C= B=B
A.B.C A.C Couche OU
en NOR
La figure 30 illustre le schéma de réalisation d’une fonction quel- ABC +
conque en deux portes NOR / NOR. Les négations des entrées et/ou AC + B
des sorties sont souvent nécessaires, mais elles ne comptent pas
pour des niveaux portes supplémentaires (on n’a pas besoin de
réaliser physiquement des inverseurs, car les négations des signaux
sont d’habitude disponibles dans un circuit). En réalisant chacune AC
de ces deux portes NOR en matrice ROM (comme nous l’avons
montré sur la figure 28b par exemple) nous obtenons un réseau
PLA en deux couches.
AC + B
La figure 31 illustre un exemple de réalisation de fonctions logi-
ques concrètes avec un réseau PLA NOR/NOR en technologie
CMOS, avec des transistors de charge à grille à la masse.
3.6 Bascules Figure 31 – Exemple de réalisation des fonctions logiques

avec un réseau PLA NOR/NOR en technologie CMOS
avec les transistors de charge à grille à la masse
Les bascules sont les cellules les plus simples de mémorisation
volatile à base de transistors MOS ordinaires, sans utilisation d’une RS
quelconque nouvelle structure. Leur application est de transformer R
Table de vérité
une impulsion en un niveau stable. Le principe de réalisation du Q
circuit consiste en un rebouclage d’un nombre pair d’inverseurs. Un R S Q Q
tel circuit présente deux états stables, et s’appelle bistable de base. 0 0 Q Q
Une bascule peut se positionner sur l’un des états sous le simple 0 1 1 0
effet d’impulsion ou bien être synchronisée, c’est-à-dire retenir 1 0 0 1
l’information lorsque le signal d’horloge n’est pas actif. S Q 1 1 - -
Figure 32 – Bascule RS en réalisation NOR

3.6.1 Bascule RS
La bascule RS est un exemple de bascule asynchrone (il existe des D R

versions synchronisées) ; elle maintient l’information lorsque les Q
deux entrées R et S sont à 0. L’entrée R (reset), mise sur 1, force la
sortie Q de la bascule à 0 quel que soit son état. L’entrée S (set), mise C
à 1, force la sortie de la bascule à 1 quel que soit son état. Les deux
entrées ne peuvent pas être mises à la fois sur 1.
Q
La figure 32 montre une bascule RS en réalisation NOR. S
3.6.2 Bascule D Table de vérité

C D Q Q
La bascule D (latch) verrouille l’état précédent tant que l’entrée C 0 0 Q Q
(clock) d’horloge n’est pas active (c’est-à-dire reste au niveau 0). 0 1 Q Q
Lorsque l’horloge passe à 1, la sortie prend le niveau de l’entrée D. 1 0 0 1
La réalisation du latch D repose souvent sur une synchronisation de 1 1 1 0
la bascule RS, qu’on retrouve dans le circuit de la bascule D.
La figure 33 présente un exemple de réalisation de bascule D. Figure 33 – Bascule D
Mot d'adresse Matrice des cellules 2 x 2 bits

B A
bit bit bit bit
lignes (mots)
« 1 parmi 2 »
Décodeur de
colonnes (bits)
« 1 parmi 2 »
Décodeur de
+
– S
Écriture 0
Amplificateur
Écriture 1 de sortie
Figure 34 – Mémoire SRAM 2 x 2 bits
avec le circuit d’adressage d’écriture
et de lecture
3.7 SRAM 3.8 DRAM
Une mémoire SRAM est une matrice de bascules élémentaires Dans un point mémoire DRAM, l’information est stockée sous
pouvant chacune être écrite et lue indépendamment. De ce point de forme de charges (de l’ordre de 106 électrons) sur les électrodes
vue, elle ressemble à une mémoire EEPROM (§ 3.4) à la différence d’une capacité MOS. La lecture et l’écriture d’un point mémoire
près qu’une SRAM perd le contenu de ses cellules si on lui coupe DRAM sont commandées par un transistor MOS, dont la grille est
l’alimentation. connectée à la ligne de mots, et dont les zones de diffusion
La figure 34 présente une matrice SRAM 2 × 2 bits, ainsi que le source/drain S/D sont connectées à la ligne de bits d’une part et à la
circuit d’adressage d’écriture et de lecture. capacité de stockage CS d’autre part. L’autre électrode de la capacité
CS est mise à une tension commune pour tous les points, usuelle-
Une SRAM est moins dense qu’une EEPROM. Pour chaque ment la tension VDD.
bascule, un bit et son complément sont lus et écrits à la fois, ce qui
entraîne l’existence de deux lignes de bits par cellule. La cellule elle- ■ La figure 36 illustre un point mémoire DRAM.
même est plus complexe ; elle contient six transistors au lieu d’un ● Dans le cadre d’une réalisation à un seul niveau de silicium poly-
seul dans une mémoire EEPROM. Les SRAM sont, par contre, les cristallin (figure 36b), la diffusion N+ connectant le canal du TMOS
plus rapides parmi toutes mémoires électroniques. avec la couche d’inversion de la capacité CS n’est reliée à aucune ten-
La figure 35 montre une réalisation CMOS de la cellule élémen- sion extérieure ; elle ne sert qu’à assurer cette connexion.
taire SRAM. ● La réalisation à deux niveaux de silicium polycristallin
(figure 36c) permet l’économie de cette diffusion (S/D virtuel) : la
connexion des deux couches d’inversion est assurée par la superpo-
sition des deux couches de silicium polycristallin. Grâce à cela, la
cellule à deux niveaux de silicium polycristallin est plus petite et les
VDD
DRAM employant cette technologie plus denses.
■ L’écriture de la cellule consiste en la sélection d’un mot (le
niveau VDD sur la ligne de mots crée un canal d’inversion sous la
grille du transistor MOS) ; la ligne de bits peut ensuite être mise au
niveau qu’on souhaite mémoriser :
— le niveau bas entraîne une charge importante (CS VDD) d’élec-
trons affluant dans la couche d’inversion ; la capacité est chargée et
la tension VS s’établit au niveau bas ;
— le niveau haut conduit à une charge stockée faible ; la diffé-
rence des potentiels entre les électrodes de la capacité CS valant 0,
la tension VS est voisine de VDD.
bit bit
■ Le processus de lecture est plus délicat, car la valeur de charge
Figure 35 – Cellule SRAM en réalisation CMOS faisant la différence entre le 0 et le 1 logique est faible. Par consé-
le transfert des charges entre les capacités implique, par ailleurs,

Ligne de mots que la lecture d’un 0 est destructive ; chaque opération de lecture
doit alors être suivie d’une opération de récriture ayant pour objectif
de régénérer l’information stockée.
VDD
L’écart de tension entre la lecture d’un 1 et d’un 0 vaut
CS V DD C S
VL ∆ V L = -------------------
-.
VS CS + CL
CL Le rapport entre CL et CS étant de l’ordre de 10 à 20 (CS est de

l’ordre de 30 fF dans les technologies actuelles 0,25 µm ou
Ligne de bits 0,18 µm) ; ∆VL est de l’ordre de 200 mV seulement.
L’amplificateur de lecture (sense amplifier) est alors indispensable
a principe pour discriminer sans ambiguïté cette faible différence de tension.
Un niveau de référence est généré dans une cellule de référence
Mot identique à celle de la mémoire, à deux différences près :
Métal VDD — Cref vaut la moitié de CS ;
— Cref est toujours chargée.
Par conséquent, on a :
poly poly
V DD C L
V ref = -------------------------------
-.
N+ N+ ( CS ⁄ 2 ) + CL
CS
CL
L’amplificateur différentiel discrimine la différence des tensions
Substrat P VL – Vref qui vaut :
Bit – 0, 5 V DD C S – ∆V
---------------------------------- = ---------------L- si CS est chargée ;
b réalisation à un niveau de silicium polycristallin (Si) CS + CL 2
Mot + 0, 5 V DD C S ∆ V L
- ≈ ---------- si CS est déchargée.
-----------------------------------
Métal ( CS ⁄ 2 ) + CL 2
La figure 37 illustre le principe de l’amplification de lecture.
VDD
poly 2
poly 1 Précharge
N+ CS
CS WL WL CS
Cref =
CL 2
Vref VL
Bit
CL CL
c réalisation à deux niveaux de silicium polycristallin (Si) – +
CS capacité de stockage (mémorisation) BL BL

S
+
CL capacité parasite de ligne de bits (diffusion N )
VL tension de la ligne de bits état
1 0
couche d'inversion (électrons) mémoire
Figure 36 – Cellule DRAM CS déchargée chargée
quent, elle conduit à une différence de tensions, elle aussi très fai- VDDCL
VL VDD
ble, à détecter sur la ligne de bits. Tenant compte du fait que la CL + CS
BL Ligne de bits
capacité de ligne CL est préchargée à VDD avant lecture, les tensions
WL Ligne de mots
de la ligne de bits VL peuvent être établies comme suit : VDDCL VDDCL
Vref (word)
— si CS est déchargée (VS = VDD), c’est-à-dire si un 1 logique est (CS/2) + CL (CS/2) + CL
stocké, la tension de la ligne s’établit au niveau haut VDD sans trans-
fert de charges entre les capacités ; 0,5VDDCS – 0,5VDDCS
VL – Vref
— si CS est chargée (VS = 0), c’est-à-dire si un 0 est stocké, la (CS/2) + CL CS + CL
capacité CL charge CS en lui transférant une charge CS VL et donc la
tension VL s’établit à un niveau légèrement plus bas que VDD : S 1 0
V DD C L
V L = -------------------
- ;
CS + CL Figure 37 – Principe de l’amplification de lecture
VDD
Mot d'adresse Précharge WL
B A
poly 2 poly 1
+
N
lignes (mots)
« 1 parmi 2 »
Décodeur de
BL
a capacité en tranchée
colonnes (bits)
« 1 parmi 2 »
Décodeur de
VDD
Silicium polycristallin
Ta2O5
Silicium polycristallin
SiO2
E +
Vref – S WL
+
N N+
Figure 38 – Principe de l’organisation d’une mémoire DRAM
complète 2 x 2 bits
BL
■ La figure 38 donne le principe de l’organisation d’une mémoire b capacité à empilement
DRAM complète 2 × 2 bits. BL ligne de bits
■ En réfléchissant sur l’origine du nom « dynamique » que porte la WL ligne de mots
mémoire DRAM, on remarque que l’information stockée sous forme
Figure 39 – Points mémoires DRAM
de charges d’une capacité est volatile ; les courants de fuites (princi-
palement le courant inverse de jonction et le courant de généra-
tion/recombinaison d’électrons et de trous dans la zone de charge
d’espace de la capacité MOS) déchargent la capacité de stockage nant accès aux mémoires DRAM d’une densité de 1 Gbit sur une
CS . seule puce. C’est dû à l’extrême simplicité de la cellule de base
DRAM, ne contenant qu’un seul transistor. Pourtant, pour assurer
Pour prévenir la disparition de l’information, chaque point une durée de rétention ainsi qu’un ratio CS/CL convenable sans aug-
mémoire DRAM doit être périodiquement rafraîchi pour régénérer menter la surface de silicium, l’architecture des capacités de
l’information. C’est accompli par un cycle de lecture/écriture vers un stockage a dû changer. On emploie aujourd’hui les capacités « en
circuit tampon, le plus souvent intégré à la mémoire ; grâce à cela, tranchée » (trench capacitor) ou « à empilement » (stack capacitor) :
l’opération de rafraîchissement est pratiquement transparente
pour l’utilisateur. — pour la capacité en tranchée (figure 39a), l’augmentation de
CS est obtenue par l’accroissement de la surface de la capacité en
Le seul inconvénient visible de l’extérieur est un ralentissement profondeur, et donc sans surconsommation de l’aire de silicium ;
de la fréquence des cycles de lecture/écriture ; si le cycle de
— pour la capacité à empilement (figure 39b), l’augmentation de
lecture/écriture coïncide avec celui de rafraîchissement, ce dernier
CS est obtenue grâce à l’emploi d’un diélectrique à haute permitti-
devient prioritaire et l’accès au point mémoire est retardé. Cepen-
vité (par exemple, Ta2O5 qui présente ε r ≈ 26 par rapport à ε r ≈ 4
dant, dans les technologies actuelles, ce retard est très faible car la
pour le SiO2) ; la surface consommée est aussi réduite grâce à
durée de rétention (retention time) des capacités CS est important
l’empilement de la capacité au-dessus du transistor.
(100 à 200 ms), tandis que la durée du cycle de lecture/écriture est
de l’ordre de 100 à 50 ns (données pour les technologies 0,25 à
0,18 µm).
Si un amplificateur de lecture travaille avec un bloc de
512 cellules (bits), pour toutes les rafraîchir l’une après l’autre, on 4. Perspective
immobilise le bloc entier pour l’opération de rafraîchissement
pendant
du développement
512 × 100 ns ≈ 50 µs . des circuits CMOS
Cela devra être répété tous les 10 ms, ce qui correspond à 10 % de
la durée de rétention pour avoir une certitude de pérennité de Le circuit CMOS sur silicium est devenu la technologie dominante
l’information. Le ralentissement en découlant est alors de l’ordre de dans l’industrie microélectronique ; sa part sur le marché mondial
50 µs/10 ms = 0,5 % des semi-conducteurs ne cesse de croître : 77 % en 1997 et 86 %
prévue pour 2001. En se limitant aux circuits logiques, cette domina-
■ La densité des mémoires DRAM double tous les 2 ans environ : la tion ressort encore plus fortement : 91 % du marché en 1997 et 93 %
technologie 0,18 µm est la première génération technologique don- du marché en prévision pour 2001.
La complexité croissante des circuits intégrés sur une puce offre

1012
toujours de nouvelles fonctionnalités et ouvre de nouveaux
marchés. La loi de Moore (président de Intel), prévoyant une multi-
1011 Cerveau humain
plication de la complexité (nombre de transistors par puce) d’un
facteur 1,35/an pour les circuits logiques (microprocesseurs) et d’un 10
10
facteur 1,5/an pour les mémoires (DRAM), se vérifie sans faille Mémoires
depuis 1970.
109
Transistors par puce

La figure 40 présente la loi de Moore. 256 M
108 Microprocesseurs
■ Cette spectaculaire croissance résulte, en premier chef, de la 64 M
réduction d’échelle des transistors constituant le circuit (réduction 7 16 M
10 Pentium II
de surface d’un facteur 1,3/an) mais aussi un peu de l’augmentation 4M
de la surface des puces (facteur 1,1/an), ainsi que de la réduction de Pentium
10 6 1M 80486
distances entre les transistors, contacts, vias etc., autrement dit de 256 K 80386
la meilleure compacité (facteur 1,05). Notons que ces trois tendan- 105 64 K 68020
ces expliquent bien l’augmentation de la complexité des circuits 80286
16 K 68000
donnée par la loi de Moore ; le facteur de croissance de la 104 4K 8086 K 103 transistors par puce
complexité, pour les DRAM, est : 8085 M 106 transistors par puce
8080
103
1, 3 × 1, 1 × 1, 05 = 1, 5 par an 1970 1980 1990 2000 2010 2020
année
■ La vitesse de fonctionnement des circuits CMOS présente une
croissance moins rapide que celle de leur complexité, néanmoins, Figure 40 – Loi de Moore : croissance exponentielle
selon les prévisions, des circuits à fréquence interne de l’ordre de de la complexité des circuits CMOS
10 GHz doivent être disponibles en 2012.
La figure 41 illustre les prévisions sur la croissance des
fréquences de fonctionnement des circuits MOS : la fréquence 1010
locale sur puce et la fréquence externe vue aux entrées/sorties.
■ Aussi bien la complexité que la fréquence de fonctionnement locale (interne)
contribuent à ce qu’on appelle « puissance de traitement » d’un
circuit de traitement d’information, ou encore « puissance de
entrée/sortie
Fréquence (Hz)
calcul » s’il s’agit d’un microprocesseur. Cette puissance s’exprime

en unités MIPS (Mega Instruction Par Seconde) qui indiquent
combien de millions d’instructions élémentaires peuvent être trai- 0,05 µm
109 0,07 µm
tées par seconde. Elle croît exponentiellement dans le temps, la 0,10 µm
technologie 0,25 µm permettant une puissance de calcul de 0,13 µm
0,15 µm
200 MIPS et, selon des prévisions, la puissance de 700 MIPS devrait
être atteinte avec la génération 0,05 µm. 0,18 µm
■ Un tel développement de performances va sûrement conduire à 0,25 µm

la création de nouvelles fonctionnalités, certaines encore non imagi-
nées, et à l’ouverture de nouveaux marchés. Les prévisions sur la
croissance des marchés CMOS montrent un développement 103
1995 2000 2005 2010 2015
exponentiel, considéré primordial pour la survie de ce marché
menacé par une croissance du coût de fabrication qui aussi présente année
une progression exponentielle.
Figure 41 – Prévisions de la fréquence de fonctionnement
La figure 42 illustre les prévisions sur la croissance du marché
des microprocesseurs
CMOS et celle du coût d’une nouvelle usine CMOS.
Mises à part les difficultés économiques, le développement des
circuits CMOS devra faire face à plusieurs difficultés techniques,
dont quelques exemples peuvent être cités : 1012
— les interconnexions, qui deviennent les premiers facteurs limi-

marché de circuit MOS
tatifs pour l’accroissement des performances ; 1011
— la mise en boîtier, qui devient de plus en plus difficile dans le
cadre d’un boîtier conventionnel, le nombre de tiges étant déjà telle-
montant ($US)
ment grand que celles-ci entourent le boîtier sur les quatre côtés, 1010
entraînant ainsi des rejets dus à l’étape de mise en boîtier, impli-
quant une réduction non négligeable du rendement de la
fabrication ; 109
— la dissipation de l’énergie, dont deux aspects peuvent être
critiques : l’évacuation de la chaleur à partir des puces et la durée de
coût d'une usine CMOS
vie des piles dans les équipements portatifs ; 108
— la durée de vie des circuits et le vieillissement des compo-
sants, dus aux champs électriques intenses ;
— la baisse du rendement de la fabrication, due aux dispersions 107
des caractéristiques (rejets paramétriques) et aux défauts fatals de 1975 1980 1985 1990 1995 2000 2005
fabrication (dysfonctionnement) ; année
— l’intégration de blocs fonctionnels de plus en plus grands
(jusqu’au système complet) sur puce, ce qui sous-entend encore Figure 42 – Croissance du marché mondial de circuits MOS
plus de connectique, mais aussi de plus en plus de polyvalence de et du coût d’une nouvelle usine CMOS
la part des technologies CMOS, qui devront accueillir sur une même faudra penser à la mise en boîtier et à l’intégration de circuits tridi-
puce des mémoires, des étages de puissance, des éléments passifs mensionnels, de circuits autotestants, autoréparateurs, et pourquoi
(capacités, inducteurs et résistances) d’une très haute qualité, et pas autoprogrammables. Il faudra aussi penser à des circuits possé-
peut-être des éléments électromécaniques (micromoteurs, action- dant la faculté d’apprentissage, communiquant avec l’environne-
neurs), capteurs, éléments optoélectroniques, etc. ; ment par parole synthétique et vision artificielle, donc des circuits
— la fiabilité du fonctionnement, de plus en plus difficile à assu- présentant une intelligence artificielle.
rer du fait de l’augmentation de la complexité, mais aussi de la dimi- Cela nous emmène en des lieux qui étaient, il y a peu encore,
nution des tensions d’alimentation, rendant les circuits plus réservés à la science-fiction, mais sur lesquels aujourd’hui l’homme
vulnérables aux bruits et perturbations ; pose un pied, puisque toutes ces facultés sont d’ores et déjà le sujet
— les difficultés de tests fonctionnels, devenant très coûteux et d’études sérieuses et méthodiques dans différents laboratoires de
long, etc. microélectronique et d’informatique à travers le monde. Nous
Pour faire face à ces difficultés, il faudra peut être abandonner la sommes peut-être devant une vraie révolution informatique, qui,
logique séquentielle en faveur d’une logique nouvelle, de type demain, pourra se réaliser grâce aux progrès de la technologie, et
réseaux de neurones par exemple, moins vulnérable aux défauts de qui bientôt rendra disponibles la rapidité, la complexité, et les fonc-
fabrication, aux bruits et autres genres de perturbations dans le tionnalités des circuits nécessaires pour que cette révolution se
fonctionnement d’un certain nombre des éléments du circuit. Il concrétise.
Références bibliographiques
[1] SICARD (E.). – La microélectronique simula- [5] SKOTNICKI (T.), MERCKEL (G.) et PEDRON [8] WOLF (S.). – Silicon Processing for the VLSI
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Bœck-Wesmael, 1996. 1307, Solid-State Electronics, vol. 34, 1991. Électronique E 2 427. 1998.

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Circuits intégrés CMOS sur silicium

par Thomas SKOTNICKI

1. Problèmes d’intégration ........................................................................ E 2 432 - 3

a technologie CMOS (Complementary MOS), la plus répandue parmi toutes

1. Problèmes d’intégration l’emplacement et déclarer la fonction. Parfois, le fabricant fournit

fabrication diffèrent de ceux dessinés sur masques et peuvent alors

● Optimisation locale : on décompose le processus d’optimisa-

Du fait des corrélations entre certains paramètres, il y a souvent

VDS VDS = 100mV

Figure 3 – Principe de l’extraction des paramètres RT

droites se coupent en un seul point commun donné par les coordon-

1.2 Fonctionnement en température

R on, TMOS RT R canal ● D’abord, à haute température, la concentration intrinsèque des

f ( V GS ) 1015, 1016 et 1017 cm–3.

cium, on est capable aujourd’hui d’évacuer environ 10 W/cm2 sans

d’habitude très faibles, ils ne présentent pas de nuisance pour le

2. Opérateurs de base VDD VDD

Par opposition à celui des circuits intégrés analogiques, le VDP

2.1 Inverseur CMOS Figure 6 – Symbole et réalisation de l’inverseur en technologies

2.1.1 Principe de fonctionnement

il est alors bloqué.

Masse IN OUT VDD

Caisson P Caisson P NMOS

silicium Figure 7 – Réalisation technologique

Tableau 2 – Zones de travail de l’inverseur CMOS

Soit C et D les points correspondants à une pente = – 1 de la carac-

C L = C RP1 + C RN1 + C JDP1 + C JDN1 + C int + C RP2 + C GBP2 + C RN2 + C GBN2

La notation des capacités est celle qui a été introduite en [E 2 430]

CRN1,2 capacité de recouvrement du NMOS,

L’analyse plus précise, sans recourir au courant moyen, donne :

La puissance dissipée totale intègre trois composantes : td = 64 ps

t0 t0 + tp t0 + 2tp t0 t0 + 3tp t0 + 6tp

Table de vérité Figure 15 – Porte ET à deux entrées en réalisation CMOS

La porte NOR réalise l’opération complémentaire de celle de la

Figure 14 – Dessin d’une porte NAND à deux entrées

Figure 18 – Porte OU à deux entrées en réalisation CMOS

La figure 17 montre le dessin d’une porte NOR à deux entrées en A OUT = A + B

La sortie de la porte OU passe à 1 dès que l’une des entrées passe

2.3.6 XOR. OU exclusif E

Dans cette réalisation, la porte XOR intègre deux inverseurs et IN E OUT

La capacité de stockage des mémoires suit une progression

Les mémoires sont la catégorie de circuits intégrés représentant

la mémoire est programmé en cours de fabrication ; on parle de

Ligne 0 «0» «1»

Les mémoires EPROM (Erasable Programmable Read Only

Décodeur lignes (mots)

L’effacement de l’information est réalisé par l’exposition des

L’injection des électrons dans la grille flottante est obtenue en

Le nombre d’électrons injectés est de l’ordre de 105 et le

La programmation avec des trous n’est utilisée à cause de la

3.4 EEPROM Lignes

a NOR d NAND a NOR c NAND

b NOR par d NAND par

Couche ET en NOR Couche OU en NOR Couche ET

Figure 30 – Schéma de réalisation d’une fonction quelconque

3.6 Bascules Figure 31 – Exemple de réalisation des fonctions logiques

Figure 32 – Bascule RS en réalisation NOR

La bascule RS est un exemple de bascule asynchrone (il existe des D R

3.6.2 Bascule D Table de vérité