Circuits Integrés
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1. MULTIPLEXEUR
MUX 4 à 1
MUX 8 à 1
Réalisation d’un multiplexeur à une entrée d’adresse et deux entrées
d’information (MUX 2 à 1)
Y= S0 A + S1 A
Multiplexeur (MUX 2 à 1) avec entrée d’activation (ENABLE)
Y= S0 A E + S1 A E
Schéma
Réalisation d’un multiplexeur à 2 entrées d’adresse et 4
entrées d’information (MUX 4 à 1)
Exercice1
Soit la table de vérité suivante:
B
Exercice6
4 -1 S1
B A S0 S1 S2 S3
E1 MUX
S2
0 0 E1 0 0 0
0 1 0 E1 0 0
S3 1 0 0 0 E1 0
1 1 0 0 0 E1
A B
3. DÉCODEUR
S0
B A S0 S1 S2 S3
0 0 1 0 0 0
A S1
Décodeur
0 1 0 1 0 0
2 - 4
B S2 1 0 0 0 1 0
1 1 0 0 0 1
S3
1 0 0 0 0 0
I1 O0
Encodeur
4 - 2
0 1 0 0 0 1
I2 O1
0 0 1 0 1 0
I3
0 0 0 1 1 1
I0
I0 I1 I2 I3 O1 O0
I1 O0
1 X X X 0 0
Encodeur de
Priorité 0 1 X X 0 1
4 - 2
I2 O1 0 0 1 X 1 0
0 0 0 1 1 1
I3
A. B A.B A B C A.B
Le Demi-Additionneur
B A
C
L'ADDITIONNEUR COMPLET
L'ADDITIONNEUR COMPLET
S1 A. B S 3 A. B S 2 S1 S 3
1) Circuit séquentiel :
Notion d'horloge 9) Codage et conversion
5) Le microprocesseur
(système synchrone / des signaux
asynchrone)
2) Les bascules
10) Transmission en
(T; RS; RST; D et D latch; 6) Les mémoires
bande de base
JK)