ISSS - UHP Module: Electronique numérique 2023/2024

CHAPITRE 4

FONCTIONS COMBINATOIRES AVANCEES

INTRODUCTION :
Dans les systèmes numériques, on utilise souvent des fonctions qui ont justifié leurs réalisations en
circuits intégrés. On note en particulier les décodeurs, les multiplexeurs, les démultiplexeurs et les circuits
arithmétiques. Bien qu'ils soient plus ou moins remplacés actuellement par les systèmes programmables
(circuits logiques programmables et microprocesseur), ils sont encore utilisés.

1. LES DECODEURS :
La fonction de décodage consiste à faire correspondre à un code présent en entrée sur n lignes, un autre
code en sortie sur m lignes avec en général m  n :

n lignes m lignes
Décodeur

1.1. Décodeur 1 parmi n:

Ce type de décodeur permet de faire correspondre à un code présent en entrée sur n lignes une sortie
et une seule active parmi les N = 2n sorties possibles. On le désigne aussi par décodeur m lignes vers n
lignes. Pour comprendre le principe d'un tel décodeur, étudions le décodeur 1 parmi 4 ou 2 vers 4, donné
à la figure 1 ; le niveau active des sorties est le 0, car c'est souvent le cas :
Fig. 1 : Décodeur 1 parmi 4 avec sorties actives sur niveau bas

ENTREES SORTIES
Y0 B A Y0 Y1 Y2 Y3
A
DEC Y1 0 0 0 1 1 1

B 1/4 Y2 0 1 1 0 1 1
Y3 1 0 1 1 0 1
1 1 1 1 1 0

Directement ou à l'aide de la table de Karnaugh, on détermine les équations de sorties :

Fig. 2 : Logigramme de décodeur 1 parmi 4
Y0 = B.A
A B
Y1 = B.A
Y2 = B.A
Y3 = A.B Y0

Y1
Le schéma d'implémentation du décodeur sera alors
celui de la figure 2 ci-contre : Y2

Y3

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Les circuits intégrés réalisant cette fonction contiennent des entrées de validation comme G ou E
permettant de sélectionner le circuit. On peut citer comme exemple le double décodeur 74LS156 dont
le brochage et la table de fonction sont donnés à la figure 3 :
Fig. 3 : Diagramme de brochage et table de fonctionnement du 74LS156

1.2. Décodeur BCD – 7 segments :

Ce type de décodeur permet de convertir le code BCD 4bits à l'entrée pour obtenir à la sortie un code
7 segments permettant de commander un afficheur 7 segments permettant l'écriture de tous les chiffres
et aussi d'autres symboles comme le montre la figure 4 :

Fig. 4 : Afficheur 7 segments

a
f g b

e c
d
Identification des segments Désignations numériques et résultat de l'affichage

Pour mettre en équation ce type de décodeur, il faut dresser la table de vérité suivante :

Nombre BCD à ENTREES SORTIES

décoder D C B A a b c d e f g
0 0 0 0 0 1 1 1 1 1 1 0
1 0 0 0 1 0 1 1 0 0 0 0
2 0 0 1 0 1 1 0 1 1 0 1
3 0 0 1 1 1 1 1 1 0 0 1
4 0 1 0 0 0 1 1 0 0 1 1

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5 0 1 0 1 1 0 1 1 0 1 1
6 0 1 1 0 0 0 1 1 1 1 1
7 0 1 1 1 1 1 1 0 0 0 0
8 1 0 0 0 1 1 1 1 1 1 1
9 1 0 0 1 1 1 1 0 0 1 1

La table de Karnaugh de chaque segment permet alors d'obtenir les équations de ce décodeur. Les 0
étant les moins nombreux, l'écriture des équations de commande d'extinction des segments sera plus
facile :

a = A. B. C. D + A. C b = A. B. C + A.B. C c = A.B. C d = A. B. C + A.B. C + A. B. C

e = A + B. C f = A. C. D + A.B + B. C g = B. C. D + A.B. C

Comme exemple de décodeur, on peut citer le circuit intégré 74LS47 dont le schéma de brochage et
la table de vérité sont données à la figure 5 :

Fig. 5 : Diagramme de brochage et table de fonctionnement du 74LS47

2. LE MULTIPLEXEUR :
Un multiplexeur permet de sélectionner une entrée parmi 2 n pour transmettre l'information portée par
cette ligne à un seul canal de sortie. La sélection de l'entrée se fait alors à l'aide de n lignes d'adressage.
Pour comprendre le principe, considérons un multiplexeur à quatre entrées (figure 6), donc deux lignes
d'adressage et une ligne de sortie :

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Fig. 6 : Multiplexeur 4 vers 1

E0 ADRESSES SORTIE
Entrées B A Y
E1 MUX
Y
E2 4 vers 1 0 0 E0
E3 0 1 E1
A B
1 0 E2
1 1 E3
Adresses

Fig. 7 : Logigramme de multiplexeur 4 vers 1

De la table de vérité, on déduit l'expression E3 E2 E1 E0

logique de la sortie Y :

Y = A. B.E0 + A. B.E1 + A.B.E2 + A.B.E3

Y

Le schéma d'implantation du multiplexeur 4 vers 1

sera celui de la figure 7 ci-contre.

B A

Les circuits intégrés réalisant cette fonction contiennent des entrées de validation (Strobe - Enable)
permettant de sélectionner le circuit comme le 74LS151 qui est multiplexeur 8 vers 1 (figure 8) :
Fig. 8 : Diagramme de brochage et table de fonctionnement du 74LS151

3. LE DEMULTIPLEXEUR :
4

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Le démultiplexeur effectue l'opération inverse d'un multiplexeur à savoir il permet de distribuer

l'information présente à l'entrée vers l'une des 2 n sorties. La sélection de la sortie se fait à l'aide de n lignes
d'adressage. Pour comprendre le principe, considérons un démultiplexeur à quatre sorties (voir figure 9),
donc deux lignes d'adressage et une ligne d'entrée :
Fig. 9 : Demultiplexeur 1 vers 4

S0 ADRESSES SORTIES

Sorties
DEMUX S1 B A S0 S1 S2 S3
E
1 vers4 S2 0 0 E 0 0 0
S3 0 1 0 E 0 0
A B
1 0 0 0 E 0
1 1 0 0 0 E
Adresses

Fig. 10 : Logigramme de démultiplexeur 1 vers 4

A partir de la table de vérité, on détermine les
A B
équations de sortie suivantes :

S 0 = E. B.A
S1 = E. B.A E S0
S 2 = E.B.A
S1
S 3 = E. A.B
S2

Le schéma d'implémentation du démultiplexeur sera S3

alors celui de la figure 10 ci-contre :

Les circuits intégrés réalisant cette fonction contiennent des entrées de validation (Strobe et Enable)
permettant de sélectionner le circuit comme le 74LS155 qui est un double démultiplexeur 1 vers 4 dont le
schéma de brochage et la table de vérité sont données à la figure 11 :
Fig. 11 : Diagramme de brochage et table de fonctionnement du 74LS155

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4. L'ADDITIONNEUR :

4.1- Le demi-additionneur :

C'est un circuit permettant d'effectuer l'addition de deux bits A et B pour générer leur somme  et
leur retenue C (Carry) comme le montre le schéma et la table de vérité de la figure 12 :

Fig. 12 : Le Demi-Additionneur

ENTREES SORTIES
 B A  C
A
½ 
½ 0 0 0 0
B C 0 1 1 0
1 0 1 0
1 1 0 1

A partir de la table de vérité, on peut écrire les deux fonctions sous la forme suivante :
Fig. 13 : Le Demi-Additionneur

 = A. B + A.B = A  B C = A.B B A

Ce qui peut être réalisé par le circuit schématisé sur le 

logigramme de la figure 13 ci-contre.
C

4.2- L'additionneur complet :

Pour effectuer une addition de deux nombres binaires de n bits, on additionne successivement les
bits du même poids en tenant compte de la retenue de l'addition précédente comme le montre l'exemple
suivant :

a3 a2 a1 a0 Nombre A

b3 b2 b1 b0 Nombre B

S3 S2 S1 S0 Somme : S = A+B

C3 C2 C1 C0 Retenues

Il faut donc concevoir une cellule élémentaire appelée additionneur complet et qui permet de réaliser
l'addition des bits ai et bi en plus de la retenue Ci-1 de l'addition précédente. Un tel circuit est défini
par le schéma et la table de vérité de la figure 14 :

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Fig. 14 : Additionneur complet

ENTREES SORTIES
ai bi Ci-1 Si Ci
0 0 0 0 0
ai 0 0 1 1 0
Si
bi 
å
0
0
1
1
0
1
1
0
0
1
Ci
Ci-1 1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1

A l'aide de la table de Karnaugh, on détermine les équations de sorties suivantes :

S i = a i . bi . Ci−1 + a i .b i . Ci−1 + a i . bi . C i−1 + a i .b i . C i−1 = a i  b i  C i−1

C i = a i .b i + a i . bi . C i−1 + a i .b i . C i−1 = a i .b i + (a i  b i ). C i−1

Le schéma d'implantation de l'additionneur complet sera celui de la figure 15 :

Fig. 15 : Logigramme d'un additionneur complet

Ci-1 bi ai

Ci

Si

Comme exemple d'additionneur complet de mots de 4 bits , on peut citer le circuit intégré 74LS83
dont le schéma de brochage et la table de vérité sont données à la figure 16 :

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Fig. 16 : Additionneur 4bits 74LS83

5. LE COMPARATEUR :
Un comparateur est un circuit permettant de détecter l'égalité de deux nombres et éventuellement
d'indiquer le nombre le plus grand ou le plus petit.

Pour comprendre le principe, on va réaliser un comparateur simple permettant de comparer deux mots
de 1 bit. La table de vérité d'un tel comparateur est donnée à la figure 17 :
Fig. 17 : Comparateur de 2 mots de 1 bit

ENTREES SORTIES
Comparateur B A S1:A<B S2:A=B S3:A>B
A A<B
0 0 0 1 0
A=B 0 1 0 0 1
B
A>B 1 0 1 0 0
1 1 0 1 0

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A partir de la table de vérité, on peut écrire les trois fonctions sous la forme suivante :

S1 = A.B S2 = A. B S3 = S1  S3

Le schéma d'implantation de ce comparateur 2 bits sera celui de la figure 18 :

Fig. 18 : Logigramme du comparateur de 2 mots de 1 bit

B A

A>B
A=B
A<B

Comme exemple de comparateur binaire, on peut citer le circuit intégré 74LS85 dont le schéma de
brochage et la table de vérité sont données à la figure 19 :

Fig. 19 : Comparateur 4 bits 74LS85

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E X E R C I C E S R E S O L U S
EXERCICE N°1:

En utilisant deux décodeurs 1/4, réaliser un décodeur 1/8 :

Y0
A
Y1
1/4 ST : entrée de validation active sur niveau haut
B Y2
ST Y3

EXERCICE N°2:

Réaliser un additionneur complet en utilisant deux demi-additionneurs :

A 
å
½å
½ 
B C

EXERCICE N°3:

On désire afficher le résultat de la comparaison de deux nombres binaires 4 bits A et B avec un

afficheur 7 segments. Etudier le circuit qui permet de rendre lumineux les segments de façon à
afficher :

Si A > B
Si A = B
Si A < B

CORRIGES :

EXERCICE N°1 :
Y0 Y0
A A
Y1 Y1
1/4
B Y2 Y2
B
ST Y3 Y3

C
Y0 Y4
A
Y1 Y5
1/4
B Y2 Y6
ST Y3 Y7

EXERCICE N°2 :
C
A A Ci
½ 
½
B B C
 A
½ 
½
Ci-1 B
 

10

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EXERCICE N°3 :

A Comparateur

B A<B A=B A>B

7 résistances
a
b
c
d
e
f
g

E X E R C I C E N O N R E S O L U

L'étude suivante permettra de déterminer le rôle du circuit logique du schéma suivant :

A1 A0 C
E

D C B A
74LS42
Y0 Y1 Y2 Y3

S0 S1 S2 S3

Le circuit intégré 74LS42 est un décodeur 1 parmi 10 qui est utilisé uniquement comme un
décodeur 1 parmi 4 :

1. C = 0. Donner l'état direct de S0, S1, S2 et S3 ;

2. C = 1 :
a. compléter la table de vérité suivante :
b.
C A1 A0 S0 S1 S2 S3
1 0 0 E
1
1
1

c. c. Donner alors l'expression de S0, S1, S2 et S3 en fonction de C, A1, A0 et E.

3. Quelle est alors la fonction de l'ensemble du circuit ?

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