LAB 2 - LOGIQUE BOOLÉENNE
ITI 1500 - Systèmes Numériques I
Hiver 2024 École de Génie Électrique et Science Informatique
Université d'Ottawa
Professeur: Dr. Ahmed Karmouch
Groupe 23
Étudiant 1: Noe Finaritra Randriambola
Étudiant 2: s/o
Date de l'expérimentation:24/02/2024
Date de la soumission:01/03/2024
Objectifs
● Simplifier des fonctions logiques à partir de leurs tables de verite ou expression
booleennes.
● Determiner, implementer et tester des circuits logiques combinatoires minimaux.
● Implementer des circuits logiques combinatoires en utilisant n’importe quelles portes
logiques disponibles.
● Implementer des circuits logiques combinatoires en utilisant des portes NON_ET
Materiel et composantes
● Quartus II 13.0 Service-Pack 1
● Altera DE2-115 card
Diagrammes du circuit
Partie I – Minimisation de Circuits Logiques Combinatoire avec l'Algèbre
Booléenne
Figure 1: Screen-shot du premier circuit
Partie II – Utilisation des tables de Karnaugh pour minimiser des circuits
logiques combinatoires
Figure 2: Screen-shot du diagramme logique du circuit SDP minimisé en utilisant des portes NON-ET
seulement.
Partie III – Conception d'un circuit logique combinatoire
Figure 3: Screen-shot du diagramme logique du circuit en utilisant des portes NON-ET seulement.
Données Expérimentales et Traitement de Données
Partie I – Minimisation de Circuits Logiques Combinatoire avec l'Algèbre
Booléenne
Figure 4:Screenshot du resultat de la simulation du premier diagramme
Input Output du LED’
A B C D y
0 0 0 0 1
0 0 0 1 1
0 0 1 0 1
0 0 1 1 1
0 1 0 0 1
0 1 0 1 1
0 1 1 0 1
0 1 1 1 1
1 0 0 0 1
1 0 0 1 1
1 0 1 0 1
1 0 1 1 1
1 1 0 0 1
1 1 0 1 1
1 1 1 0 1
1 1 1 1 1
Table 1
Partie II – Utilisation des tables de Karnaugh pour minimiser des circuits
logiques combinatoires
Figure 5:Screenshot du resultat de la simulation du second diagramme
Input Output du LED’
A B C D y
0 0 0 0 1
0 0 0 1 0
0 0 1 0 1
0 0 1 1 0
0 1 0 0 0
0 1 0 1 0
0 1 1 0 0
0 1 1 1 0
1 0 0 0 1
1 0 0 1 1
1 0 1 0 1
1 0 1 1 1
1 1 0 0 0
1 1 0 1 0
1 1 1 0 1
1 1 1 1 0
Table 2
Partie III – Conception d'un circuit logique combinatoire
Figure7 :Screenshot du resultat de la simulation du troisième diagramme
Input Output du LED’
D3 D2 D1 D0 P
0 0 0 0 0
0 0 0 1 0
0 0 1 0 1
0 0 1 1 1
0 1 0 0 0
0 1 0 1 1
0 1 1 0 0
0 1 1 1 0
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 0
1 1 0 0 0
1 1 0 1 1
1 1 1 0 0
1 1 1 1 0
Table 3
Comparaison entre les Données Théoriques et les Données
Expérimentales
Partie I – Minimisation de Circuits Logiques Combinatoire avec l'Algèbre
Booléenne
Table 1-2 : Comparaison entre les Données Théoriques et les Données
Expérimentales du circuit 1
Entree resultat resultat
attendu obtenu
A B C D y y
0 0 0 0 1 1
0 0 0 1 1 1
0 0 1 0 1 1
0 0 1 1 1 1
0 1 0 0 1 1
0 1 0 1 1 1
0 1 1 0 1 1
0 1 1 1 1 1
1 0 0 0 1 1
1 0 0 1 1 1
1 0 1 0 1 1
1 0 1 1 1 1
1 1 0 0 1 1
1 1 0 1 1 1
1 1 1 0 1 1
1 1 1 1 1 1
Les résultats observés expérimentalement sur la carte de circuit intégré Altera
DE2-115 étaient identiques aux résultats obtenus théoriquement, comme prévu.
Les résultats du circuit minimisé et de la table de vérité que nous avions
initialement trouvés sont identiques.
Partie II – Utilisation des tables de Karnaugh pour minimiser des circuits
logiques combinatoires
Table 2 -2 : Comparaison entre les Données Théoriques et les Données
Expérimentales du circuit 2
Entree resultat resultat
attendu obtenu
A B C D y y
0 0 0 0 1 1
0 0 0 1 0 0
0 0 1 0 1 1
0 0 1 1 0 0
0 1 0 0 0 0
0 1 0 1 0 0
0 1 1 0 0 0
0 1 1 1 0 0
1 0 0 0 1 1
1 0 0 1 1 1
1 0 1 0 1 1
1 0 1 1 1 1
1 1 0 0 0 0
1 1 0 1 0 0
1 1 1 0 1 1
1 1 1 1 0 0
Les résultats observés expérimentalement sur la carte de circuit intégré Altera
DE2-115 étaient identiques aux résultats obtenus théoriquement, comme prévu.
Le circuit minimisé en SDP avec des portes NAND nous a donné les mêmes
données que le circuit minimisé en PDS et la table de vérité initiale que nous
avions trouvée.
Partie III – Conception d'un circuit logique combinatoire
Table 3-2: Comparaison entre les Données Théoriques et les Données
Expérimentales du circuit 3
Entree resultat resultat
attendu obtenu
D3 D2 D1 D0 P P
0 0 0 0 0 0
0 0 0 1 0 0
0 0 1 0 1 1
0 0 1 1 1 1
0 1 0 0 0 0
0 1 0 1 1 1
0 1 1 0 0 0
0 1 1 1 0 0
1 0 0 0 0 0
1 0 0 1 0 0
1 0 1 0 0 0
1 0 1 1 0 0
1 1 0 0 0 0
1 1 0 1 1 1
1 1 1 0 0 0
1 1 1 1 0 0
Les versions à base de portes NAND et les versions encore plus minimisées des
circuits ont donné les mêmes résultats, qui correspondaient à leur tour aux
résultats attendus de la table de vérité dérivée.
Discussion et conclusion
L'objectif de cette expérience était de minimiser et d'implémenter divers circuits
en utilisant différents points de départ tels que des tables de vérité ou des
expressions booléennes. Nous devions simplifier les circuits pour respecter des
contraintes spécifiques, comme l'utilisation exclusive de portes NAND.
Pendant l'expérience, nous avons validé avec succès nos résultats théoriques en
les comparant aux résultats expérimentaux obtenus à partir du logiciel. Ce
processus a confirmé que nos expressions logiques et nos tables de vérité étaient
correctement dérivées à l'aide de l'algèbre booléenne.
De temps en temps, nous avons rencontré des résultats incorrects lors de la
première compilation des circuits. Cependant, ces problèmes ont été rapidement
résolus car ils étaient dus à de petites erreurs dans les schémas de circuit.
Pre-Lab
