Command Line

Electronique Numérique 2007 - 2008
ELECTRONIQUE
NUMERIQUE
EISTI Guy Almouzni

Electronique Numérique 0. Préambule
0. Préambule
ELECTRONIQUE NUMERIQUE
Différentes solutions électroniques :

. câblée : - avantage : rapidité - inconvénient : solution figée
. microprocesseur/microcontrôleur : - avantage : souplesse - inconvénient : lenteur/coût
. ordinateur embarqué : - avantage : souplesse - inconvénient : lenteur/coût
. FPGA (VHDL) : - avantage : souplesse - inconvénient : coût
Plan du cours
1. Logique combinatoire 1. Fonctions logiques combinatoires basiques. Technologie (1a.C + 1b.TD + 1c.TP)
- Algèbre de Boole
- Représentation des fonctions logiques
- Minimisation des fonctions logiques
- Matérialisation des fonctions logiques - Technologie
2. Logique combinatoire 2. Applications (2a.C + 2b.TD + 2c.TP)
- Les Applications directes (Codeur / Décodeur / Transcodeur / Multiplexeur / Démultiplexeur / Circuits arithmétiques)
- Les Réseaux Logiques Programmables (ROM / PROM / PAL-GAL / PLA-PLD / FGPA / RAM / ASIC)
3. Logique séquentielle 1. Fonctions logiques séquentielles basiques (3a.C + 3b.TD + 3c.TP)
- Les bascules synchrones (RST /D /T / JK)
4. Logique séquentielle 2. Applications (4a.C + 4b.TD + 4c.TP)
- Registre
- Compteur
- Séquenceur
5. Le langage VHDL.
Le langage (6a.C + 6b.TD + 6c.TP)
- Eléments du langage / Unités de conception / Sous-programmes / Types de données / Déclarations & Spécifications / Instructions séquentielles /
Instructions concurrentes / Généricité / Attributs / Paquetage
Modélisation / Synthèse (7a.C + 7b.TD + 7c.TP)
- Modélisation (Registre & Additionneur / Cicuits linéaires / Automate d’étas finis / ALU / RAM / ROM)
- Synthèse (Circuits combinatoires / Circuits synchrones)
Annexe
6. Circuits Programmables.
7. Microprocesseur (5a.C + 5b.TD + 5c.TP/Exam)
- Matériel (Achitecture / Séquencement des instructions / ALU / Registres / Pile)
- Logiciel (Assembleur / Jeu d’instructions / Modes d’adressage / Adressage des périphériques / Interruptions)
- Interfaces
- Microcontrôleur (Achitecture / Système de développement / Familles de microcontrôleurs)
Annexe 1. Instructions VHDL
Annexe 2. Compilateur VHDL ALTERA Max+Plus
Annexe 3. Datasheets
8. Projet
. Cours (durée 1 h).
. TDs (durée 2 h).
. TPs (durée 2 h) : ils comportent une partie simulation ainsi qu’éventuellement une partie réalisation.
0. 0
Electronique Numérique 0. Préambule
Bibliographie
[1] R. Airiau & al. « VHDL langage, modélisation, synthèse » PPUR
[2] J. Auvray « Electronique des signaux échantillonnés et numériques » Dunod
[3] G. Baudouin/F. Virolleau « Les processeurs de traitement de signal: famille 320C5X » Dunod
[4] B. Beghyn « Le microcontrôleur 68HC11 » Hermès
[5] Dietsche/Ohsmann « Manuel des microcontrôleurs 8032/805/80535 » Publitronic
[6] M. Gindre / D. Roux « Electronique numérique » McGraw-Hill
[7] R.D. Hersch « Informatique industrielle: microprocesseurs/temps réel » PPUR
[8] H. Lilen « Microprocesseurs : du CISC au RISC » Dunod
[9] E. Martin/J.L. Philippe « Ingénierie des systèmes à microprocesseurs » Masson
[10] M. Meaudre J. Weber « VHDL du langage au circuit, du circuit au langage » Masson
[11] B. Mitton « Interfaces et bus microprocesseurs 68000/68070 » Mentor sciences
[12] B. Mitton « Microprocesseur 68000 » Mentor sciences
[13] B. Odant « Microcontrôleurs 8051/8052» Dunod Tech
[14] C. Tavernier « Microcontrôleurs » Radio
[15] R.L. Tokheim « Les microprocesseurs » Série Schaum
PPUR : Presses Polytechniques et Universitaires Romandes
__________
0. 1
Electronique Numérique 1. Logique combinatoire 1
1. LOGIQUE COMBINATOIRE 1
0. Introduction
L’électronique logique (≡ électronique numérique) met en jeu des signaux binaires (n’ayant que 2 états possibles)
appelés bits et notés 0 (état logique bas) et 1 (état logique haut).
Système logique
p entrées Système Logique m sorties

ei sj
p m
1≤ i ≤ p 1≤ j ≤ m
Système logique combinatoire

A l’instant discret n, une sortie s j , notée s nj , d’un système logique combinatoire ne dépend que de ses entrées
e1n ,..., e pn au même instant : (la seule connaissance des entrées suffit à déterminer les sorties)
s = f (e ,..., e )
n
j
n
1
n
p (1 ≤ j ≤ m )
Entrées logiques Système Logique

Sorties logiques
ei ≡ ein Combinatoire
p m
s j ≡ s nj
1≤ i ≤ p
1≤ j ≤ m
Système logique séquentiel

n n n
A l’instant discret n, une sortie s j d’un système logique séquentiel dépend de ses entrées e1 ,..., e p mais aussi de
n −1
l’état antérieur des sorties ( s1 ,..., smn−1 ) qui peuvent être considérées comme des entrées secondaires, alors que les
n n
entrées e1 ,..., e p sont appelées primaires. (Notion de mémoire, car les systèmes séquentiels sont bouclés, ou encore
récursifs) : (la seule connaissance des entrées (primaires) ne suffit pas à déterminer l’état des sorties)
s = f (e ,..., e pn , s1n −1 ,..., smn−1 )
n
j
n
1 (1 ≤ j ≤ m )
p m1
Entrées logiques
n Sorties logiques
e i
Système Logique
m2 s nj
Séquentiel
1≤ i ≤ p 1≤ j ≤ m
s nj −1 m = m1 + m2
Sorties logiques antérieures
Logique combinatoire
1. Algèbre de Boole
1.1. Opérateurs Fondamentaux (ET, OU, NON)
En algèbre de Boole, une variable, ou une fonction, ne peut prendre que deux valeurs binaires que l'on note
symboliquement 0 et 1.
A l’aide de variables binaires (donc à 2 états) on peut néanmoins décrire des variables ayant un plus grand nombre
d’états, en constituant ces dernières comme des mots binaires. Un mot binaire est une association de variables binaires.
m
Ainsi un mot constitué de m bits ou variables binaires peut décrire 2 combinaisons logiques.
Ex: Mot binaire M formé de m = 3 variables logiques binaires a 2 , a1 , a 0 → M = a 2 a1 a 0 peut prendre 23 = 8

valeurs.
1. 1
On définit les opérateurs fondamentaux : (dans tout ce qui suit, x, a, b, c ... représentent des variables binaires (bits))
⎧qui vaut 0 si x = 1
a) Le complément (≡ opérateur NON (NOT)) x de x ⎨
⎩qui vaut 1 si x = 0
Un opérateur peut être associée à une représentation géométrique issue de la théorie des ensembles que l'on appelle
diagramme de Venn (ou d'Euler) :
a =1
a =1
a =1
b) La somme logique (≡ opérateur OU (OR)) de deux variables booléennes.

Cet opérateur est noté par le signe + (mais aussi par le signe ∨ ou encore ∪ )
a + b = 1 si a ou b (ou les deux) vaut 1 et a + b = 0 sinon . a +b ≡ a ∨b ≡ a ∪b
Le signe + n'a pas ici la signification habituelle, il est évident en effet qu'en algèbre de Boole : 1 + 1 = 1
Si une ambiguité peut exister, il vaut mieux alors utiliser la notation usuelle de la théorie des ensembles : a ∪ b .
On considère un plan dans lequel on délimite une région où la variable a vaut 1 et une autre région dans laquelle b vaut
1. La somme logique a pour valeur 1 dans la surface formée par la réunion des deux régions précédentes :
a =1 b =1
a+b =1
c) Le produit logique (≡ opérateur ET (AND)) de deux variables booléennes :

Cet opérateur est noté par le signe • (mais aussi par le signe ∧ ou encore ∩ ou même pas de signe)
a ⋅ b = 1 si a et b valent 1 et a ⋅ b = 0 sinon . a ⋅ b ≡ a ∧ b ≡ a ∩ b ≡ ab
Le diagramme de Venn correspondant conduit à écrire a ∩b :
a =1 b =1
a ⋅b = 1
1. 2
1.2. Propriétés des opérations logiques élémentaires ET, OU, NON
a+0= a
a) Elément neutre :
a ⋅1 = a
a +1= 1
b) Elément absorbant :
a ⋅0 = 0
(a ) = a
c) Complément : a+a =1
a ⋅a = 0
a+a =a
d) Idempotence :
a ⋅a = a
Les opérations d'addition et de multiplication logiques ont les propriétés des opérations de même nom en arithmétique
classique : commutativité, associativité, distributivité :
( a + b) + c = a + (b + c) = a + b + c
e) Associativité :
( a ⋅ b) ⋅ c = a ⋅ (b ⋅ c) = a ⋅ b ⋅ c
a+b = b+ a
f) Commutativité :
a ⋅b = b ⋅ a
a ⋅ (b + c) = a ⋅ b + a ⋅ c (Distributivite de ⋅ par rapport a +)

g) Double distributivité :
a + (b ⋅ c) = ( a + b) ⋅ ( a + c) (Distributivite de + par rapport a ⋅)
(en arithmétique classique, on n’a que la distributivité de ⋅ par rapport à + )
Parmi les relations simples les plus utilisées nous citerons les relations suivantes :
a + a ⋅b = a (1)
a ⋅ ( a + b) = a ( 2)
h) Absorption :
a + a ⋅b = a + b (3)
x⋅a + x⋅a = x ( 4)
Explications :
(1) : a + a ⋅ b = a ⋅ (1 + b) = a ⋅ 1 = a car : (1 + b = 1)
(2) : a ⋅ ( a + b) = a ⋅ a + a ⋅ b = a + a ⋅ b (et relation précédente)
( )
(3) : a + ( a ⋅ b) = a + a ⋅ (a + b ) (double distributivité) → a + ( a ⋅ b) = 1 ⋅ (a + b ) = a + b .
( )
(4) : x ⋅ a + x ⋅ a = x ⋅ a + a = x ⋅ 1 = x : Cette relation est importante car elle permet l'élimination d'une variable.
1. 3
1.3. Les théorèmes de De Morgan

Il définissent les relations entre l'opération complément et les deux autres opérations de base (OU et ET).
⎧⎪ a + b = a ⋅ b
⎨ généralisable à n variables
⎪⎩ a ⋅ b = a + b
Le complément d'une somme est égal au produit des compléments des termes.
Le complément d'un produit est égal à la somme des compléments des termes.
Ces théorèmes peuvent être montrés à l’aide des diagrammes de Venn ou encore des tables de vérité (cf. plus loin).
1.4. Principe de dualité

Une équation logique reste vraie si on remplace + par ⋅ et 0 par 1 et réciproquement.
Ex. : a+b =b+a ↔ a ⋅b = b⋅a Autre exemple : a +1 = 1 ↔ a ⋅ 0 = 0
1.5. Autres fonctions élémentaires de deux variables

Les trois fonctions précédentes suffisent à elles seules à effectuer toutes les opérations. On définit cependant quelques
fonctions annexes.
a) Le OU exclusif (XOR)
La fonction a XOR b est notée a ⊕ b .
⎧si a = 1 et b = 0
a ⊕ b vaut 1 si a ou b vaut 1, mais pas les deux à la fois: a ⊕ b = 1 si ⎨ et
⎩ou si a = 0 et b = 1
a ⊕ b = 0 sinon .
On a bien évidemment la relation : a ⊕ b = a ⊕ b .
a ⊕ b peut évidemment s'exprimer à partir des opérations élémentaires : a ⊕ b = a ⋅b + a ⋅b .

Application : cryptographie
On a les propriétés : x⊕ x =1
x⊕x =0
x⊕0 = x
x ⊕1 = x
→ x ⊕ a⊕ a = x ⊕0 = x
Soit à crypter la donnée x . La clé de cryptage et de décryptage est a . L’algorithme de cryptage/décryptage est le
OU exclusif entre la donnée et la clé de cryptage/décryptage (Cette méthode bien connue présente la particularité
d’utiliser la même clé ainsi que le même algorithme pour le cryptage et le décryptage).
à crypter clé cryptage décryptage
x a x⊕a (x ⊕ a ) ⊕ a = x
0 0 0 0
0 1 1 0
1 0 1 1
1 1 0 1
Le OU exclusif de deux variables a, b traduit l'inégalité de ces deux variables.
La fonction inverse, traduisant l'égalité, est la coïncidence, notée . : a . b = a⊕b

a . b = a ⋅b + a ⋅b car : a ⊕ b = a ⋅ b + a ⋅ b = ( a + b) ⋅ ( a + b) = a ⋅ a + a ⋅ b + a ⋅ b + b ⋅ b = a ⋅ b + a ⋅ b
On a bien évidemment la relation : a . b = a . b .
Le symbole utilisé pour le OU exclusif est identique à celui désignant en arithmétique une addition modulo 2, il s'agit
en effet de la même opération : 1 ⊕ 1 = 0 1⊕ 0 = 0 ⊕ 1 = 1 0⊕0 = 0
1. 4
b) Les fonctions NOR et NAND
La fonction NOR est le complément de OU (NOR ≡ NO OR) : a NOR b = a + b (entre 2 variables a et b)

On la note souvent simplement : a NOR b
On trouve parfois la notation suivante introduite par PIERCE : a↓b
La fonction NAND (NO AND) est le « ET complémenté » : a NAND b = a ⋅ b (entre 2 variables a et b)

On la note souvent simplement : a NAND b
On trouve parfois la notation introduite par PIERCE : a↑b ou encore la notation : a / b
La combinaison de ces diverses opérations logiques entre plusieurs variables constitue ce que l'on appelle les fonctions
logiques.
Par exemple, la fonction logique de 3 variables : f = f ( a , b , c) = a + b ⋅ c + a ⋅ b ⋅ c
1.6. Représentation des fonctions logiques
a) Diagramme de Venn
C'est la représentation issue de la théorie des ensembles.
Ex. :
a . b =1
a=1 b=1
b) Chronogramme
C'est la représentation de la fonction logique en fonction du temps pour diverses valeurs des variables d'entrée.
Ex. :
a
1
0 t
b
1
0 t
a.b
1
0 t
c) Table de vérité
C'est le tableau des valeurs de la fonction pour toutes les valeurs possibles des variables d'entrée.
Ex. :
Fonction NOT
a a
0 1
1 0
1. 5
Fonction OR
a b a+b
0 0 0
0 1 1
1 0 1
1 1 1
Fonction AND
a a a.b
0 0 0
0 1 0
1 0 0
1 1 1
Fonction NOR
a b a NOR b
0 0 1
0 1 0
1 0 0
1 1 0
Fonction NAND
a b a NAND b
0 0 1
0 1 1
1 0 1
1 1 0
Fonction OU exclusif
a b a⊕b
0 0 0
0 1 1
1 0 1
1 1 0
Fonction Coïncidence
a b a . b
0 0 1
0 1 0
1 0 0
1 1 1
d) Diagramme de Karnaugh
C'est une forme particulière de la table de vérité.

n
Le diagramme de Karnaugh se compose d'un rectangle divisé en 2 cases, n étant le nombre de variables de la
fonction considérée. Dans chacune de ces cases les variables ont une valeur déterminée et on y place un 0 ou un 1
suivant la valeur correspondante de la fonction.
L'ordre des variables en abscisse et ordonnée est tel que lorsque l'on passe d'une case à la case adjacente une seule
variable est modifiée.
2 cases sont adjacentes si elles sont voisines verticalement, horizontalement ou en coin, mais toujours de telle sorte
qu’une seule variable d’entrée est modifiée lorsque l’on passe d’une case à une case adjacente.
1. 6
Diagramme de Karnaugh à 2 variables a, b. ( 22 = 4 cases)

a
b 0 1
0 ici a = 1 b=0
ici a = 1 b=1
1
Représentons la fonction OU exclusif : s = a ⊕ b sur ce diagramme :

s
a
b 0 1
0 0 1
1 1 0
⎧si a = 1 et b = 0
s = a ⊕ b = 1 si ⎨ Ce sont les 2 cases suivant la 2ème diagonale.
⎩ou si a = 0 et b = 1
Diagramme de Karnaugh à 3 variables a, b, c
a a
bc 0 1 bc
00
01
1 1
1 0
≡
23 = 8 cases, il faut utiliser un rectangle ayant par exemple 4 lignes et 2 colonnes, mais on peut prendre aussi 2
lignes et 4 colonnes. On remarquera que de la deuxième à la troisième ligne on passe de (0 1) à (1 1) et non
de (0 1) à (1 0) de façon à ne modifier qu’ une variable à la fois (code Gray).
La fonction s = ab + ca dont la table de vérité est :
a b c ab ca s
0 0 0 0 0 0
0 0 1 0 1 1
0 1 0 0 0 0
0 1 1 0 1 1
1 0 0 1 0 1
1 0 1 1 0 1
1 1 0 0 0 0
1 1 1 0 0 0
a pour diagramme de Karnaugh :
1. 7
s
a
bc 0 1
00 0 1
01 1 1
1 1 1 0
1 0 0 0
Diagramme de Karnaugh à 4 variables a, b, c, d
( 24 = 16 cases). On retombe sur un carré.

a= 0 a= 1
ab ab
b= 0 b= 1 b= 1 b= 0 00 01 11 10
cd cd
c= 0 d= 0 00
d=1
01
d=1 11
c=1
10
d= 0
≡
L'ordre des variables est le même que le précédent : 00-01-11-10
Exemple : s = abcd + abc

On pourra, en établissant la table de vérité, montrer que le diagramme de Karnaugh est celui ci :
s
ab
00 01 11 10
cd
00 0 0 0 0
01 0 0 0 0
1 1 0 1 0 1
1 0 0 1 0 0
Diagramme de Karnaugh à 5 variables a, b, c, d, e

Lorsque l'on passe d'une case d'un diagramme de Karnaugh à la case adjacente, une seule variable est modifiée.
Avec 5 variables, il faut que chaque case soit adjacente à 5 cases ce qui n'est pas possible dans une
représentation plane. Il faut faire appel à un volume à 25 = 32 cases cubiques que l'on peut remplacer par un
double tableau carré :
1. 8
ab ab
ab 00 01 11 10 00 01 11 10
cd cd
cd 00 01 11 10 00 00
00 01 01
01 11 11
11 10 10
10
e = 0 e = 0 e = 1
e = 1 Cases adjacentes
La commodité d'emploi est alors très réduite car il est plus délicat de repérer deux cases adjacentes..
La situation est encore pire avec 6 variables où il faut travailler avec un cube ou 4 tableaux carrés.
Au delà de 6 variables aucune représentation n'est possible et il faudra faire appel à d'autres procédés (logiciel de
minimisation).
Les diagrammes de Karnaugh permettent comme nous allons le voir de simplifier très facilement des fonctions
booléennes complexes. Au delà de 5 variables des méthodes algébriques peuvent toujours les remplacer mais
sont beaucoup moins souples et d'un intérêt contestable.
e) Forme canonique
Toute fonction logique peut être mise sous forme canonique :
- comme une somme de mintermes ou encore,
- comme un produit de maxtermes.
On appelle minterme ou fonction unité de n variables un produit de ces n variables ou de leur complément.
Par exemple A B C D est un minterme des 4 variables A, B, C, D mais A C D n'en est pas un, car il manque la
variable B.
Une fonction boolénne de p variables est décrite comme une somme canonique si elle est mise sous la forme d'une
somme de mintermes de ces p variables.
On définit également un produit canonique qui est le produit de sommes contenant chacune toutes les variables.
(A + B + C + D )(A + B + C + D )(A + B + C + D ) est un produit canonique des 4 variables A, B, C, D.
On remarque que chaque parenthèse est un maxterme (complément d'un minterme). Ex : A + B + C + D = A BC D
Les diagrammes de Karnaugh permettent très facilement de mettre une fonction logique sous forme d'une somme
canonique car chaque minterme correspond à un 1 dans une seule case du diagramme.
1.7. Minimisation (≡ simplification) des fonctions logiques
Pourquoi simplifier une fonction logique ? Pour donner lieu à une réalisation matérielle la plus simple possible
mettant en jeu un nombre minimal de circuits logiques et de signaux logiques.
1.7.1. Méthode algébrique
→ Utilisation des propriétés des opérations logiques élémentaires et des théorèmes de De Morgan.
La mise en équation d'un problème de logique peut conduire à une fonction boolénne assez complexe pouvant, par des
opérations algébriques simples, se mettre sous une forme beaucoup plus condensée.
1. 9
Soit par exemple, la fonction logique : S={

AC + {
AB +{
B+{
AD + ABD+{
AC + {
AB
3
123
1 2 4 5 6 7
En groupant les termes 2 et 4: A B + A D = A( B + D ) = A B D

en ajoutant 5: ABD+ AB D= A BD+ BD = A ( ) (8)
il reste: S={
AC + {
B+{
AC + {
AB+{
A
1 3 6 7 8
mais: 1 + 6 → A C + A C = A(C + C ) = A , terme identique à 8 donc inutile ( A + A = A)

il reste: S={
A+{
B+{
AB
8 3 7
mais encore: 8 + 7 = A(1 + B) = A
donc finalement : S=A+B (résultat qui serait obtenu aussi en faisant 3 + 7= B )
De façon générale de très nombreuses fonctions logiques sont susceptibles d'être simplifiées mais la forme la plus
compacte n'est pas toujours trouvée immédiatement car la voie de simplification algébrique la plus rapide n'est pas
évidente. Dans le cas de 5 variables au plus, les diagrammes de Karnaugh permettent d'effectuer cette simplification
« automatiquement ».
1.7.2. Méthode graphique : Diagramme de Karnaugh
La méthode de simplification de Karnaugh consiste à mettre à profit la relation : x A + x A = x

pour donner une expression simplifiée de la fonction à l’aide des opérateurs fondamentaux.
On recherche les termes ne différant que par un seul facteur qui apparait complémenté dans le premier et non
complémenté dans le second. Ces deux termes s'ils font partie d'une somme canonique correspondent dans le diagramme
de Karnaugh à deux 1 placés dans des cases adjacentes. On forme alors ce que l'on appelle une boucle d'ordre 2.
Remarquons que deux cases doivent être considérées comme adjacentes si l'on passe de l'une à l'autre en ne modifiant
qu'une seule variable, ce qui est le cas de deux cases placées réellement côte à côte, mais aussi aux deux extrémités d'une
ligne.
La simplification se fera en regroupant les 1 en boucles d'ordre 2, 4, 8, etc ... ordre 2n .
Cases adjacentes
Soit la fonction logique : S = ABC D + ABC D + A BC D + A BC D

↓ ↓ ↓ ↓
case 7 11 2 14
122223 122223
S= ABD + ABD par la méthode algébrique.
1. 10
a) Boucles d'ordre 2
S
AB
CD 00 01 11 10
0 1 0 0
00 1 2 3 4
0 0 1 0
01 5 6 7 8
0 0 1 0
1 1 9 10 11 12
0 1 0 0
1 0 13 14 15 16
On peut former deux boucles aves les cases adjacentes 7 - 11 et 2 - 14.

La boucle 7 - 11 donne un terme ABD : en effet la variable C qui change en passant d'une case à l'autre s'élimine :
ABCD + ABCD = ABD(C + C ) = ABD
La boucle 2 - 14 donne A B D , donc :
S= ABD+ ABD ou : (
S = B( A D + A D ) = B A ⊕ D )
Les boucles d'ordre 2 font disparaître 1 variable dans les mintermes de la fonction. Cette variable est celle qui varie
dans ces boucles → les variables restantes sont celles qui sont constantes dans ces boucles.
Si on veut écrire et simplifier S, tous les 1 du tableau doivent être groupés en boucles (avec des boucles comptant le
plus grand nombre de termes possibles, les boucles pouvant éventuellement se recouper, du fait de la propriété :
x + x = x ) ou si ce n'est pas possible, comptés individuellement.
b) Boucles imbriquées
Soit la fonction logique : S = ABC D+ ABC D+ A BC D

case ↓ ↓ ↓
7 11 10
Deux boucles sont possibles 7 - 11 ou 10 - 11, elles ont la case 11 en commun mais on peut appliquer la règle
précédente comme si ces boucles étaient disjointes. En effet S ne change pas si on dédouble un de ses termes.
S = A BC D+ A BC D+ A BC D+ A BC D
1222222223 1222222223
boucle 7 - 11 boucle 10 - 11
AB
00 01 11 10
CD ABD
00 0 0 0 0
01 0 0 1 0
1 1 0 1 1 0
1 0 0 0 0 0
BCD S = A B D + B C D = BD ( A + C )
1. 11
c) Boucles d'ordre 4
Supposons que deux boucles d'ordre 2 soient adjacentes.
Par exemple : 6 - 7 et 10- 11 soit : A BC D+ A BC D+ A BC D+ A BC D
6 7 10 11
122223 122223
↓ ↓
BC D + BCD
Les deux résultats peuvent de nouveau se combiner et C disparaît : BC D+ BCD =BD
Les quatre cases ainsi groupées forment une boucle d'ordre 4 :
AB
00 01 11 10
CD
BD
00
01 1 1
1 1 1 1
1 0
Une boucle d'ordre 4 n'est pas forcément carrée. Par exemple :

AB
CD 00 01 11 10
00 1
1
AB
01
1 1 1
1 0 1
Elle peut être écartelée entre les deux bords ou même entre les quatre coins :
AB
CD 00 01 11 10
00 1 1
01
BD
1 1
1 0 1 1
Elle peut être en partie commune avec une boucle du deuxième ordre comme ci-dessous :
S
AB
CD 00 01 11 10
00 1 1
01 1 1 1 ACD
BC
1 1
1 0
qui pourrait s'écrire : S = A B C D+ A B C D + A B C D+ A B C D+ A B C D = AC D+C B
Les boucles d'ordre 4 font disparaître 2 variables dans les mintermes.
1. 12
d) Boucles d'ordre 8
Si deux boucles d'ordre 4 sont adjacentes, on peut former une boucle d'ordre 8 pour laquelle trois variables
disparaissent.
Les deux boucles d'ordre 4 : (1 - 5 - 9 - 13) et (4 - 8 - 12 - 16) donnent : A B + AB = B :

AB
CD 00 01 11 10
00 1 1
01 1 1
1 1 1 1
1 0 1 1
Elles sont adjacentes et forment une boucle d'ordre 8 où seule la variable B est conservée.
Les boucles d'ordre 8 font disparaître 3 variables dans les mintermes.
e) Boucles d'ordre 2n
Les boucles d'ordre 2 n regroupent 2 n variables et font disparaître n variables dans les mintermes de la fonction.
De façon générale, on a intérêt à effectuer les plus grands regroupements possibles (≡ boucles d'ordre le plus élevé)
pour simplifier au maximum la fonction.
f) Fonctions Booléennes X (ou φ )
Il existe des cas où toutes les combinaisons possibles des n variables ne sont pas utilisées, c'est la cas par exemple des 4
variables constituant une tétrade en code DCB (Décimal Codé Binaire ou encore Binaire pur), les six pseudo tétrades
(10 à 15) sont exclues :
Chiffre de 0 à 9 Code DCB : ABCD
0 0000
1 0001
2 0010
3 0011
4 0100
5 0101
6 0110
7 0111
8 1000
9 1001
6 codes restants non utilisés
Dans ces conditions pour simplifier une fonction booléenne de quatre variables dont le champ de variation est limité,
une valeur quelconque peut être donnée à la fonction dans les cases interdites de façon à constituer des boucles d'ordre
le plus élevé possible sur le diagramme de Karnaugh. Le signe X (ou φ ) étant utilisé pour indiquer qu'un 1 aussi bien
qu'un 0 convient. On parle souvent de fonctions φ booléennes.
Soit par exemple à commander un voyant qui doit être allumé lorsque les chiffres 4 ou 5 apparaissent et seulement dans
ces cas. Les chiffres sont codés en DCB sur quatre fils A, B, C et D. La fonction booléenne L à créer ne doit valoir 1
que lorsque les configurations 4 (0100) ou 5 (0101) apparaissent.
En toute rigueur : L = A BC D + A BC D correspondant au diagramme de Karnaugh ci-dessous sur lequel

apparaît une boucle d'ordre 2 amenant ainsi la simplification : L = ABC .
1. 13
Mais les cases marquées d'une croix (X ou φ ) correspondent à des situations interdites qui ne se présenterons jamais
sur les quatre fils (pseudo tétrades) et peuvent être choisies comme on veut (X ≡ Don't care (sans effet)).
Les X utilisés dans les regroupements sont mis à 1, les X non utilisés sont mis à 0.
Ici on peut placer des 1 dans les deux cases correspondant aux états 1100 (12) et 1101 (13) de façon à former une
boucle d’ordre 4 :
CD
AB 00 01 11 10
00
01 1 1
1 1 X X X X
BC
1 0 X X
Amenant ainsi une simplification optimale de L : L= BC
La lampe L s'allume dans les états 4 et 5 demandés et aussi pour 12 et 13 ce qui n'a pas d'importance puisque ces deux
derniers états ne se présentent jamais.
. Ne jamais regrouper uniquement des X ensemble : ça ne simplifie pas la fonction mais la complique en ajoutant
un terme inutile à la fonction.
. Chaque X a une valeur indépendamment des autres X.
. Ne jamais affecter des valeurs différentes à un même X, lors de différents regroupements le faisant intervenir.
Complément sur la simplification :

Si le tableau de Karnaugh comporte plus de 0 que de 1, on a alors intérêt à regrouper les 0 et non les 1 pour exprimer S
plutôt que S.
De même pour une simplification algébrique, la simplification peut se faire plus simplement sur S plutôt que S.
Lorsque S est simplifiée au maximum, on obtient alors simplement S par complémentation de S .
2. Matérialisation des fonctions logiques

2.1. Logique positive et logique négative
A toute grandeur physique ayant seulement deux valeurs possibles on peut associer une variable booléenne. En
électronique, les grandeurs considérées sont essentiellement le courant et la tension. Par exemple, la tension collecteur
d'un transistor NPN (T) alimenté sous 5 Volts (cas de la famille logique TTL) et fonctionnant en régime de
commutation (régime de fonctionnement en logique) peut valoir :
⎧Vc = 0 si T est saturé

⎨
⎩Vc = +5 Volts si T est bloqué
On peut par convention admettre que la variable booléenne C associée à la tension Vc vaut 1 si Vc = + 5 V, 0 si Vc = 0.
La valeur 1 est associée à la valeur la plus élevée de Vc ; on dit alors que l'on a défini une logique positive :
⎧C = 0 pour Vc = 0
⎨
⎩C = 1 pour Vc = +5 Volts
Le contraire, bien que moins courant, est également possible. la logique est qualifiée alors de négative :
⎧C = 1 pour Vc = 0
⎨
⎩C = 0 pour Vc = +5 Volts
Dans ce qui suit nous travaillerons toujours en logique positive.
1. 14
2.2. Symboles logiques

Une fonction (ou opérateur) logique élémentaire (≡ fondamental) est matérialisée par un circuit logique appelé porte logique.
Symboles logiques fondamentaux (ancien ≡ américain ; nouveau ≡ européen)

Opérateur Ancien symbole Nouveau symbole
AND A A
A.B ou AB & A.B ou AB
B B
A A+ B A
OR ≥1 A+ B
B B
BUFFER A A A 1 A
ou DRIVER (Un Buffer réhausse au niveau haut une tension de niveau haut diminuée)
A A A 1 A
NOT ou ou
A A A 1 A
A A
NAND AB & AB
B B
A A+ B A
NOR ≥1 A+ B
B B
A A+ B A
XOR =1 A+ B
B B
A A+ B A
XNOR =1 A+ B
B B
Note : Le petit cercle représente la complémentation

La flêche représente la complémentation en plus du sens de l'information
En l'absence de flêche, le signal circule implicitement de la gauche vers la droite.
Symboles logiques de portes élémentaires à 3 et 4 entrées

Opérateur Ancien symbole Nouveau symbole
AND 3 entrées A A
B ABC B & ABC
C C
A A
B
OR 4 entrées C
A+B+C+D B
≥1 A+B+C+D
C
D D
Symboles logiques de circuits multiples d’une même porte élémentaire à 2 entrées

Nouveaux symboles
Opérateurs ET Opérateurs ET / OU
Circuit 74XX00 4 portes AND 2 entrées Circuit 74XX51
1A & 1A &
1Y = 1A . 1B
1B 1B
2A 2A
≥1 1Y = (1A.1B) + (2A.2B)
2Y = 2A . 2B &
2B 2B
3A 3A &
3Y = 3A . 3B
3B 3B ≥1 2Y = (3A.3B) + (4A.4B)
4A 4A &
4Y = 4A . 4B
4B 4B
Symbole d’une fonction logique à l’aide des opérateurs fondamentaux

A
≥1 A+ B
Exemple : Représentation de la fonction logique : A+ B : B
1. 15
2.3. Caractéristiques fondamentales d'une porte logique
2.3.1. Définition des niveaux logiques : immunité au bruit
Considérons le cas simple d'un inverseur en logique 5 volts, c'est un circuit dont la sortie est à 5 volts si l'entrée est au
zéro et réciproquement, ce qui ne définit sur la caractéristique de transfert que les deux points A et B de la figure
suivante. En réalité par suite de l'influence des autres circuits qui lui sont connectés, les niveaux d'entrée et de sortie
d'un tel inverseur n'ont jamais ces valeurs idéales et il y a lieu de considérer la courbe de transfert complète suivante :
Sortie Vs
A
VHM
VHm
V L0
V
LM
0 B
V VLM V L0 V H0 V VHM Ve Entrée
Lm Hm
En régime normal, la tension d'entrée au niveau zéro se trouve entre VLm et VLM ′ , la tension de sortie étant alors au
niveau haut (1) entre VHm et VHM .
Si une impulsion parasite vient se superposer à la tension d'entrée, la tension de sortie restera compatible avec le niveau
1 si le niveau V L 0 n'est pas dépassé.
M i = V L 0 − V LM est la marge de bruit admissible à l'entrée au niveau bas. De même, si l'entrée est au niveau 1, une
impulsion parasite ne doit pas faire tomber Ve en dessous de V H 0 .
M 0 = V Hm − VH 0 est la marge de bruit admissible au niveau haut.
Ces deux marges définissent ce que l'on appelle l'immunité au bruit du circuit.
2.3.2. Temps de propagation
Si le niveau d'entrée d'un circuit change brutalement, son niveau de sortie ne varie qu'avec un certain retard appelé
temps de propagation t p .
La figure suivante illustre le cas d'un inverseur. Les temps de propagation sont couramment de 30 ns et peuvent, pour
les circuits les plus rapides, être inférieurs à 1 ns.
La fréquence maximale d'utilisation au-delà de laquelle les signaux ne sont plus restitués par les circuits (limite haute
de la Bande Passante) est lié au temps de propagation.
V
e
1
0
t
V
s
1
0
t
tp
1. 16
2.3.3. Tension d’alimentation
Par exemple pour les familles TTL et CMOS :
Tolérance sur les niveaux TTL
Tension d'alimentation Vcc 5 V ± 0.5 V

Tension maxi d'entrée pour un niveau bas VIL 0.8 V L : Low
Tension mini d'entrée pour un niveau haut VIH 2V H : High
Tension maxi de sortie pour un niveau bas VOL 0.4 V I : Input
Tension mini de sortie pour un niveau haut VOH 2.4 V O : Output
Puissance moyenne absorbée par porte : ∼ 10 mW

Courant moyen par porte : ∼ qq. mA
CMOS
Tension d'alimentation : ≠ à TTL elle peut être de 3 à 18 Volts (série 4000)

(les nouvelles générations plus performantes n'autorisent que 2 à 6 Volts).
La puissance consommée est << TTL : de l'ordre de 0.1 mW → courant très faible < 1 mA.
Les tolérances sur les niveaux logiques sont du même ordre qu’en TTL.
2.3.4. Entrance (Fan in) et Sortance (Fan out)

La source qui impose à l'entrée d'un circuit logique un niveau 0 ou 1 doit fournir un certain courant. Ce courant est
différent suivant l'état. Il peut être suivant le cas, maximal pour l'état 1 ou l'état 0. Dans une même famille de circuits,
ces valeurs sont des constantes, sauf pour certains circuits particuliers dont les exigences peuvent être plus importantes.
Entrance
On appelle entrance d'un circuit (ou fan in) la valeur du courant de commande d’une entrée de ce circuit exprimée en
une unité qui est le courant de comande typique de la famille (appelé charge).
Ex. : un circuit ayant une entrance de 2 consomme (ou fournit) un courant d'entrée double de celui d'un circuit
ordinaire de la même famille. Le courant unité correspond à ce qu'on appelle une « charge ».
Sortance
Il est clair qu’un circuit logique ne peut garantir sa tension de sortie que si le nombre de charges qui lui sont connectées
est limité (un niveau logique 1 de sortie chute à 0 si le nombre de charges est trop élevé) :
: circuit logique
Un circuit logique peut d'autre part, sans que le niveau logique de sortie ne sorte des limites permises, fournir un
courant maximal I S max . Le rapport entre ce courant maximal et celui correspondant à une charge est appelé sortance
du circuit (ou fan out, ou facteur pyramidal de sortie) : c'est le nombre maximal de charges que peut commander une
sortie (à entrée unitaire) en garantissant les niveaux logiques.
Ex. : à un circuit ayant une sortance de 10, on peut connecter 10 charges tout en garantissant les niveaux de sortie
de cette porte.
Le sens des courants est également très important. Une famille logique dont les circuits doivent être pilotés par un
courant entrant est dite à injection de courant. Dans le cas contraire, on parle de logique à extraction de courant :
Injection de courant Extraction de courant
1. 17
De façon à éviter l'action des signaux parasites (fil ≡ antenne !) les entrées non utilisées d'un circuit à entrées multiples
doivent être polarisées, soit en les reliant aux autres, soit en les connectant à la source d'alimentation ou à la masse
suivant le cas. Ceci est particulièrement important dans le cas des circuits ayant des courant d'entrée très faible comme
les circuits MOS. (Une entrée enl’air a un état indéterminé qui prend en général la valeur 1 par effet d’antenne).
2.3.5. Circuits expansibles, ET et OU câblés
Soit un circuit ET à 2 entrées effectuant l'opération : S=AB
Pour réaliser un circuit ET à 4 entrées qui réaliserait : S=ABCD
on peut songer à utiliser 3 circuits ET à 2 entrées en faisant le produit des 2 produits partiels AB et CD :.
A AB
B
ABCD
C
D CD
Dans certains cas on peut associer plus directement les sorties des 2 circuits ET sans dommage pour les circuits. Si ceci
est possible, les circuits sont qualifiés d'expansibles :
A
B M A
B ABCD
C
C D
D ET câblé
On a bien un ET à 4 entrées :
. si AB = 0 et CD = 0 → M = 0 (pas de court-circuit)
. si AB = 1 et CD = 1 → M = 1 (pas de court-circuit)
. si AB = 0 et CD = 1 → M = 0 (court-circuit entre 0 Volt et 5 Volts (en TTL) → le résultat est 0 Volt, soit 0 logique)
. si AB = 1 et CD = 0 → M = 0 (court-circuit entre 0 Volt et 5 Volts (en TTL) → le résultat est 0 Volt, soit 0 logique)
La jonction au point M est appelée « ET câblé ».
2.4. Les familles logiques
Toutes les fonctions booléennes peuvent être construites à l'aide des trois opérateurs fondamentaux ET, OU et
complément. Ce groupe de trois opérateurs forme ce que l'on appelle un système logique complet. La matérialisation
des fonctions logiques nécessite donc de pouvoir réaliser des systèmes physiques remplissant ces trois fonctions.
Un système logique complet permettant la construction de toute fonction peut cependant être réalisé en utilisant un
nombre plus faible de structures de base. Par exemple, le groupe des deux fonctions ET et complément constitue un
système logique complet. En effet, la fonction OU peut être reconstituée à partir de ces deux fonctions seulement
comme le montrent les théorèmes de De Morgan :
(
A+ B= A+ B = A⋅B )
soit :
A
A
A+ B
B
B
1. 18
2.4.1. Circuits logiques à diodes
Soient, deux diodes et une résistance connectées comme le montre la figure ci-après. Admettons d'abord que les diodes
sont parfaites, de résistance nulle dans le sens passant : ( Rd = 0 pour V > 0) .
Si l'une ou l'autre des entrées A ou B est reliée à la masse (V = 0) , la sortie V S = 0 .
La sortie VS n'est au potentiel haut (S = 1 en logique positive) que si V A et V B sont au potentiel haut. On a réalisé le
produit logique S = A . B :
E = + 5V PORTE ET (Diodes) VA VB VS
D 2 bloquée mais
R 0 +E 0 D 1 passante
D1
A S à la masse
S D 1 bloquée
+E 0 0 D 2 passante
D2
B
VA VS S à la masse
VB D 1 D 2 passantes
0 0 0
S à la masse
D 1 D 2 bloquées
+E +E +E
VS = + E
(pas de courant dans R)
De même avec le circuit de la figure ci-dessous, la sortie ne vaut + E que si A ou B valent 1. (Somme logique A + B) :
D1
A PORTE OU (Diodes)
D2
B
S
Les portes à diodes sont expansibles, en effet :
R R/2
Compatiblité des portes ET et OU à diodes
La mise en série de portes de type différent pose un certain nombre de difficultés liées au fait que les portes ET sont à
extraction de courant alors que les portes OU sont à injection de courant. Il faut leur adjoindre un élément actif du type
transistor qui peut par contre à lui seul constituer un système complet comme dans la famille RTL.
1. 19
2.4.2. La famille RTL (Résistance Transistor Logic)
Le transistor permet très simplement d'obtenir le complément d'une variable logique.

E PORTE COMPLEMENT (RTL)
R2
T
A
R1
A
VS
VA
Si V A = 0 ( A = 0) le transistor T est bloqué et VS= + E ( S = 1) .

R
Si VA = E , sous réserve que la condition de saturation : R2 > 1 soit satisfaite, T est saturé : VS = 0 , S = 0 .
β
On a donc réalisé le complément S = A . Un transistor associé à des résistances (d'où le nom de ce type de circuits)
permet de réaliser des opérations ET et OU (ou plus exactement des ET et OU complémentés soit des NOR et NAND):
E PORTE NOR (RTL)
R
T1
R1
A
T2
S
R2
B
Si VA = VB = 0 les deux transistors sont bloqués. Si l'une des tensions d'entrée vaut +E, le transistor correspondant se
sature : VS = 0 . D'où la table de vérité, correspondant à la fonction NOR : S = A + B :
A B S
0 0 1
0 1 0
1 0 0
1 1 0
Pour réaliser la porte ET, on peut utiliser deux inverseurs et un NOR conformément à l'expression AB = A + B .
Pour la porte NAND, on peut faire appel au montage direct de la figure suivante, mais qui est peu utilisé car les entrées
sont mal découplées entre elles :
E PORTE NAND (RTL)
T1
S = AB
A
T2
B
La structure de base en RTL est la porte NOR qui constitue à elle seule, comme on l'a vu plus haut, un système logique
complet. On remarque enfin que la RTL est une logique à injection de courant.
1. 20
2.4.3. Logique DTL (Diode Transistor Logic)
Elle peut être considérée comme l'association d'une logique à diodes et d'un transistor inverseur. L'ensemble constitue
alors un circuit NAND qui à lui seul forme un système logique complet. Le schéma de principe est présenté sur la
figure suivante :
E PORTE NAND (DTL)
(principe)
R1 R2
A S = AB
B
(
Si VA = VB = + E , les deux diodes sont bloquées et T est saturé par le courant base traversant R1 ⋅ V S = 0) . Si
VA = 0 la diode d'entrée parfaite bloque le transistor (V S = E ) . En réalité si le point A est à la masse, l'anode de la
diode correspondante est un potentiel voisin de 0.6 Volt qui est aussi le seuil de conduction du transistor.
Le montage ne peut fonctionner que si le VBE limite de conduction du transistor est plus élevé que la tension de
conduction de la diode. Cela pourrait se faire avec des diodes au germanium associé à un transistor silicium (solution
incompatible avec l'intégration du circuit). Une solution plus efficace consiste à utiliser des diodes remontant le seuil de
conduction du transistor. Le circuit réel est représenté sur la figure suivante. Les deux diodes D4 et D5 remontent au
voisinage de 1.8 Volts la tension en P nécessaire à la conduction de T. Alors : si VA = 0 , V P = 0.6 Volt → T est
bloqué, VS = + E :
E
PORTE NAND 3 entrées (DTL)
R1 R2
D1
A
T
D2 D4 D5 S = ABC
P
B
D3
C
Il n'existe pas de circuit spécifiquement NOR en DTL.
La logique DTL est une logique à extraction de courant qui n'est donc pas compatible avec la RTL.
Comme pour la logique à diodes les portes sont expansibles (on diminue la résistance de charge du transistor).
1. 21
2.4.4. La logique TTL (Transistor Transistor Logic) (famille la plus répandue)
Elle ne diffère de la DTL que par le remplacement du réseau de diodes d'entrée par un transistor spécial multi-
émetteurs. Cest une logique qui ne se conçoit qu'en circuit intégrés, elle est de loin la plus courante actuellement (série
54/74). Comme en DTL, le circuit de base est une porte NAND.
La figure suivante représente le montage de base du circuit d'entrée, les diodes sont remplacées par les jonctions EB des
transistors. Les deux transistors d'entrée ont leurs bases et collecteurs reliés.
+E +E PORTE NAND (TTL)

(schéma de base)
T1 et T2 sont toujours saturés

T1 T3 S = AB A=0 B=0 -> 0 sur la base de T3 -> T3 bloqué -> S=1
A
A=0 B=1 -> court-circuit 0-1 -> 0 sur la base de T3 -> T3 bloqué -> S=1
A=1 B=0 -> court-circuit 0-1 -> 0 sur la base de T3 -> T3 bloqué -> S=1
T2
A=1 B=1 -> 1 sur la base de T3 -> T3 saturé -> S=0
B
Lors de leur fabrication cettre liaison peut aller jusqu'à la fusion totale conduisant à un transistor multi-émetteur qui
réalise la fonction ET. D'où le circuit d'entrée de la figure suivante :
E PORTE NAND (TTL)
(principe)
S = AB
A
Pour augmenter les performances, le circuit de sortie n'est pas un simple transistor. En effet un tel montage est très mal
adapté à l'attaque de charges capacitives. Considérons en effet la figure suivante :
+5V
+5V
R
0
T Vs Décharge de C dans T
Ve +5V
C
0
Recharge de C par R
Lorsque le niveau de sortie passe de + E à 0, le courant de décharge de C traverse le transistor qui en régime de
saturation se comporte presque comme un commutateur parfait. Lorsque le niveau de sortie passe de 0 à + E ce qui
correspond au bloquage du transistor, la charge de C doit se faire grâce à un courant traversant R, donc avec une
constante de temps RC appréciable. Pour diminuer le temps de montée il faut diminuer R ce qui augmente
proportionnellement la consommation du circuit.
Pour augmenter la vitesse on fait appel à un deuxième transistor monté à la place de R qui en se saturant branche
directement C à + E. Le montage présente quelques analogies avec le push-pull :
1. 22
Porte NAND (TTL) 7400

E =+5V +E
4 kΩ 1.6 kΩ 130 Ω
T
3
T1 T2
A
D
1 T2
B S +E
T4 T4 S
+E
1 kΩ
Cas A = B = 1
Si V A = V B = +5 V , les diodes émetteur-base de T1 sont bloquées, par contre la diode base-collecteur est conductrice.
Un courant circule et T2 et T4 sont saturés. T2 étant saturé, sa tension collecteur est égale à sa tension émetteur soit
environ 0.6 Volt. Or T3 ne peut conduire (à cause de D1 ) que si sa base est portée à environ 1.2 V; il est donc bloqué.
Alors VS = 0 , S = 0 .
Annulons l'une des tensions A ou B (ou les deux). La résistance de 4 kΩ assure la saturation de T1 ce qui amène à zéro
le potentiel base de T2 donc bloque T2 et aussi T4 . T3 se trouve alors saturé grâce à la résistance de 1.6 kΩ reliant sa
base à + E, la sortie est alors au niveau haut. Ce circuit réalise donc bien la fonction NAND : S = AB .
Le montage constitué par les deux transistors de sortie T3 , T4 est appelé « totem pole », (pour chacun des 2 états
logiques on a : T3 bloqué et T4 saturé, ou l'inverse). Il permet des transitions rapides du niveau de sortie même sur
charge capacitive. Le temps de transit est couramment de 10 ns.
Comme la logique DTL, la logique TTL est une logique à extraction de courant.
Tolérance sur les niveaux TTL
Tension d'alimentation Vcc 5 V ± 0.5 V

Tension maxi d'entrée pour un niveau bas VIL 0.8 V L : Low
Tension mini d'entrée pour un niveau haut VIH 2V H : High
Tension maxi de sortie pour un niveau bas VOL 0.4 V I : Input
Tension mini de sortie pour un niveau haut VOH 2.4 V O : Output
Puissance moyenne absorbée par porte : ∼ 10 mW

Courant moyen par porte : ∼ qq. mA
TTL Schottky
Dans la famille précédente les transistors travaillent en commutation c'est à dire qu'ils sont parfois saturés. Or un
transistor saturé stocke des charges dans sa base qui doivent ensuite être évacuées. Ceci limite fortement la vitesse de
commutation.
Pour augmenter la vitesse, il faut éviter la saturation, ceci peut se faire en plaçant une diode en parallèle sur l'espace
base-collecteur, de façon à maintenir le collecteur à un potentiel très légèrement inférieur à celui de la base :
(T ne peut pas se saturer car D conduirait, ce qui amènerait la base à +0.15 volt bloquant T)
D
En réalité le gain de vitesse n'est pas grand car la diode elle même stocke des charges. La solution est trouvée en
remplaçant D par une diode Schottky. Une telle diode est constituée par un contatct métal semi-conducteur. Sa tension
de conduction est de l'ordre de 0.4 Volt et elle est très rapide car le phénomène de stockage est très réduit.
1. 23
Dans un circuit TTL le transistor multi-émetteur d'entrée peut être également de type Schottky (c'est à dire avec une
diode Schottky en parallèle) ou remplacé par des diodes Schottky comme en DTL :
PORTE NAND (TTL S)
+E ou avec entrée multi-émetteur :
S = AB
A A
B
B
Diode Shottky
Le gain en vitesse est important, les temps de transit étant de quelques nanosecondes seulement.
Variantes du circuit de sortie
a) La sortie totem-pole permet d'intéressantes performances en vitesse mais interdit le ET et le OU câblés,

l'interconnexion directe des sorties peut en effet conduire à la destruction des circuits. Pour remédier à cet inconvénient,
deux solutions ont été retenues : les sorties open collector et tri-state.
En sortie totem pole, la charge est fixée par construction. 2 transitors en alternat de commutation (un est bloqué quand
l’autre est saturé) en sortie augmentent la rapidité du circuit.
Sortie TOTEM POLE

Schéma synoptique d'une porte à sortie totem pole
+E
"1"
Commande
Circuit
des S
d'entrée interrupteurs
S
"0"
Porte NAND (TTL) 7400

E =+5V
4 kΩ 1.6 kΩ 130 Ω
T
3
T1 T2
A
D
1
B S
T4
1 kΩ
≥1
Symbole : (c’est le symbole par défaut) Exemple: Porte OU totem pole
1. 24
b) Sortie open collector (collecteur ouvert)

Le totem pole est supprimé et remplacé par un seul transistor dont la résistance de collecteur n'est pas intégrée. Elle doit
être mise en place par l'utilisateur (en fonction de son problème).
Le collecteur du transistor de sortie du circuit logique n’est pas connecté à une alimentation dans le circuit. C’est à
l’utilisateur de placer la charge la mieux adaptée selon la sortance désirée.
Le OU et le ET câblés deviennent ainsi possible. De plus certains circuits sont prévus avec un transistor de sortie
pouvant supporter une tension de plusieurs dizaines de volts et sont précieux comme générateurs d'impulsions de
grande amplitude.
La sortie S peut avoir 2 états (0 ou 1) selon que le transistor de sortie est respectivement saturé ou bloqué.
Sortie OPEN COLLECTOR Circuit "open collector" (7426) NAND 2 entrées

E=+5V
+E
4k 1.6 k
R
R Charge extérieure
A S
S Charge extérieure
B
1k
≥1
Symbole : Exemple: Porte OU open collector
Applications : - Changement de niveau logique (de TTL +5 Volts à + U Volts)
+5V +U
+5V +U
0 0
- Commande de charge importante

+E
Lampe
- Réalisation d’une fonction câblée
A S1
S1 ≥1
A
B ≥1 B
& S = (A+B) (C+D) S = (A+B) (C+D)

C S2
≥1 C
D ≥1
D S2
Interprétation électrique
S = (A+B) (C+D)
(A+B) (C+D)
1. 25
c) Sortie tri-state (3 états)

La charge est fixée par construction. Les 2 transitors en alternat de commutation du totem pole sont désolidarisés pour
donner en sortie 3 états possibles : les 2 états logiques 0 et 1, et le 3ème état (haute impédance) obtenu lorsque les 2
transistors de sortie sont bloqués.
La sortie peut donc se présenter sous les 3 états : 0, 1 et l’état haute impédance (circuit déconnecté).
Circuit inverseur tri-state
Sortie TRI-STATE
E = + 5 Volts
+E
R1 R
2
Q Q2 Q Q
1 3 4
A
Signal
R
3 A
S V
Entrée de validation Q Q
6 5
V Validation
R4
Sur le schéma de l’inverseur 3 états, on peut commenter le fonctionnement :

Si V = 0, Q6 est bloqué, le système fonctionne comme un circuit TTL classique :
Si A = 0 , Q1 conduit, la base de Q2 est au zéro donc Q2 est bloqué ainsi que Q5 , pendant que Q3 est conducteur
ainsi que Q1, donc S = A = 1.
Si V = 1, Q6 est saturé donc Q1 également et comme plus haut Q2 et Q6 sont bloqués, mais par la diode D reliée à la
masse Q3 est maintenu bloqué malgré le courant dans R2 , Q4 se trouve donc également bloqué. N'importe quel
potentiel peut être imposé en S par un circuit extérieur sans détériorer le circuit.
Il est ainsi possible de relier plusieurs sorties à condition qu'un seul circuit soit validé à la fois.
(OU et ET câblés possibles à condition qu'un seul circuit soit validé à la fois).
Dans la famille TTL, une sortie passe dans l'état haute impédance en désolidarisant les 2 interrupteurs du totem pole :
"1" "1" "1"
S=1 S=0 S = Haute Impédance

(S déconnectée)
"0" "0" "0"
état "1" état "0" 3ème état

(Haute Impédance)
Ce type de circuit est très utilisé dans les systèmes logiques complexes dans lesquels les informations circulent sur des
lignes communes auxquelles sont reliées de nombreux circuits. Ce sont des BUS.
On voit sur l'exemple de la figure suivante que pour faire circuler l'information de A à B il suffit de valider seulement les
portes 1 et 6, toutes les autres portes devant être « inhibées » (déconnectées par état haute impédance) sous peine de
court-circuit destructeur: (les portes 1 à 6 pouvant être des circuits drivers d’entités informatiques par ex., mémoire, périphérique d’ordinateur ...).
(driver ≡ pilote ≡ circuit de commande, de contrôle, d’interface)
1 2 3
A
0 1 1
Entrée de validation
BUS
4 5 6 B
1 1 0
≥1
Symbole : Exemple: Porte OU tri-state
1. 26
Remarque :
Pour éviter que plus de 2 entités soient connectées simultanément au bus (ce qui entraînerait des courts-circuits), un
circuit programmable spécialisé (contrôleur de bus) gère ces signaux de validation.
2.4.5. La logique I2L

L' I2L est une technologie bipolaire rapide utilisée exclusivement dans les circuit intégrés très complexes du type
microprocesseurs. La structure fondamentale est représentée sur la figure suivante (avec un transistor multi-collecteur) :
PORTE I2L
+E
S
Injecteur de courant
Entrée S
2.4.6. Les familles ECL

Dans les montages précédents les transistors fonctionnent au blocage et à la saturation, or on sait qu'un transistor saturé
accumule dans sa base une charge qui doit être éliminée pour obtenir le blocage, ce qui prend un certain temps. Pour
augmenter la vitesse de fonctionnement, des familles logiques où les transistors ne sont jamais saturés ont été
développées, c'est la cas de l'ECL (logique à émetteurs couplés) de Motorola.
Pour permettre la mise à la masse des collecteurs de l'étage de sortie, l'alimentation est négative (- 5 Volts) mais pour
faciliter la liaison avec d'autres logiques une alimentation positive est possible. Les niveaux logiques sont : niveau haut
(1) codé par -0.8 Volt et niveau bas (0) codé par -1.8 Volts.
2.4.7. Les familles MOS

Le Transistor à Effet de Champ à jontion (FET) n'est pas utilisé pour construire des circuits logiques, il n'en est pas de
même du transistor MOS, Transistor à Effet de Champ à grille isolée. Pour les transistors MOS construits actuellement,
la tension de seuil peut être inférieure à 2 Volts, ce qui permet d'utiliser ces composants avec des tensions
d'alimentation de 3 Volts seulement.
La figure suivante représente un inverseur MOS. Sa structure est analogue à celle de l'inverseur à transistor bipolaire, sa
caractéristique de transfert peut être tracée à partir du réseau de caractéristiques du MOS pour une valeur donnée de la
résistance de charge. La transmission est d'autant plus brutale que la résistance est élevée. On voit que le système est
compatible avec un niveau logique bas inférieur à 3 Volts, et haut supérieur à 7 Volts (pour 10 Volts d'alimentation).
V
+ 10 Volts I DS DS
V GS = + 6 V
10
R
0.5 R = 10 k Ω
V GS = + 5 V R = 10 kΩ
S 20 k
E V GS = + 4 V 20 kΩ
40 k 40 kΩ
V GS = + 3 V
V GS = + 2 V
VE
V
0 DS
10 5
Or en circuit intégré, une résistance occupe d'autant plus de surface sur la "puce" que sa valeur est importante. On a
donc cherché à remplacer la résistance de charge par un second transistor MOS. Considérons un MOS canal N dont la
grille est reliée au drain, il constitue un dipôle dont la caractéristique est tracée sur la figure suivante. C'est à un
décalage de tension près, celle d'une résistance qui peut être utilisée come charge dans le montage inverseur.
I
V GS = 6 Volts
I 5
V 4
3
2 V
DS
1. 27
La figure suivante représente le montage fondamental de l'inverseur MOS dans lequel toute résistance a été bannie.
Nous ne détaillons pas ici les nombreuses variantes technologiques mises au point depuis quelques années et qui sont
en constante évolution, (grille en aluminium et isolement par de la silice, grille en silicium poly ou monocristallin,
isolement par du nitrure de silicium ayant une constante diélectrique élevée etc...).
Inverseur MOS NOR MOS 4 entrées NAND MOS
+E +E
+E
A S
A S
A A
C B
Une particularité des MOS liée à leur impédance d'entrée très élevée est la présence d'une capacité grille-substrat qui
peut être utilisée comme élément de mémoire et limite les performances en vitesse.
2.4.8. La famille CMOS (autre grande famille avec la famille TTL)

CMOS pour MOS Complémentaires : MOS utilisés par paires : MOS canal N; MOS canal P.
L'emploi simultané de MOS complémentaires permet de réaliser des circuits dont la consommation au repos est
particulièrement basse. La firme américaine RCA s'est spécialisée dans cette technique et commercialise ces circuits
logiques (série 4000/40000).
Le circuit fondamental est l'inverseur ci-dessous.
+E
Canal P
A
A
VE V
S
Canal N
Lorsque V E # +E, niveau haut, le MOS-N ayant sa grille positive est conducteur. Par contre le MOS-P est bloqué.
Donc VS est petit (VS ∼ 0) mais le courant consommé est nul, M 2 étant bloqué.
Lorsque V E # 0 niveau bas, le MOS-N est bloqué (il s'agit toujours de MOS à enrichissement ayant un I DSS nul).
Par contre, M 2 de type P est conducteur et VS ∼ E. Là encore M1 étant bloqué, le courant consommé par la cellule est
nul.
Les deux transistors ne sont pas simultanément conducteurs, le circuit ne consomme donc rien à l'état stable. Une
consommation apparaît seulement en régime transitoire car il faut charger et décharger les capacités de structure. La
consommation typique à vitesse moyenne peut être cent fois inférieure à celle de la cellule identique à transistors à
jonctions mais la vitesse limite est actuellement plus faible, typiquement 10 MHz contre plus de 500 MHz pour des
ECL.
Tension d'alimentation : ≠ à TTL elle peut être de 3 à 18 Volts (série 4000)

(les nouvelles générations plus performantes n'autorisent que 2 à 6 Volts).
La puissance consommée est << TTL : de l'ordre de 0.1 mW → courant très faible < 1 mA.
Les tolérances sur les niveaux logiques sont du même ordre qu’en TTL.
1. 28
Un des problèmes à maîtriser a été la protection des entrées contre les surtensions d'origine statique, la couche d'oxyde
des grilles est en effet très fragile. La solution a été trouvée en intégrant des diodes au niveau des entrées. Actuellement
ce système fonctionne bien et enlève tout souci à l'utilisateur concernant des manipulations destructrices.
Circuit de protection d'entrée
+V
DD
La figure suivante représente un NAND à deux entrées.

PORTE NAND (CMOS)
+V
DD
A
B
M1 M2
M
4
M3
Si l'une des entrées est au zéro le MOS correspondant M1 ou M 2 de type P est conducteur amenant S au +V DD .
Si au contraire A et B sont à +V DD , M1 et M 2 sont bloqués mais M 3 , M 4 conducteurs, fixent S au zéro.
Un MOS n'ayant pas de tension d'offset les niveaux de sortie (sans charge) sont rigoureusement +V DD et zéro, les
impédances de sortie étant les résistances des canaux, ces résistances sont de l'ordre du kΩ.
Le courant d'entrée est toujours très faible, typiquement 10 pA, le courant susceptible d'être délivré en sortie est au
maximum de l'ordre du milliampère. Au moins en fonctionnement lent, la sortance est donc très grande. Les
constructeurs l'annoncent supérieure à 50.
Comme pour la famille TTL, il y a 3 variantes pour le circuit de sortie : totem pole, open drain, tri-state.
Les principaux circuits de la série 4000 sont les suivants :
4001 Quadruple NOR à deux entrées,

4011 Quadruple NAND à deux entrées,
4009 Six inverseurs (Buffer inverseur),
4010 Six amplis non inverseurs (Buffer),
4013 Double bascule D,
4027 Double bascule JK,
4042 Quadruple bascule D (latche),
4017 Décade DCB à 10 sorties décodées,
etc ...
1. 29
Soit la porte analogique (4016) représentée ci dessous :
M1 P
E
S
M2 N
I
Vc
Commande
Si VC = 1, M 2 canal N est conducteur ainsi que M1 qui, grâce à l'inverseur I voit sa grille portée au 0 ; les deux MOS se
comportent alors comme leur résistance de conduction ∼ 200 Ω et Vout = Vin .
Si au contraire VC = 0 , M1 et M 2 sont bloqués, leur résistance de fuite étant supérieure à 1011 Ω .
En plaçant un système de ce type en sortie d'un circuit logique, on obtient le même résultat qu'avec le montage tri-state
de la TTL.
Le 4016 peut être utilisé avec des signaux d'entrée analogiques, son comportement est celui d'un interrupteur
mécanique à commande électrique :
+ 7.5
C
E E S
4016
S
10 kΩ
- 7.5
Les circuits CMOS sont de plus en plus utilisés grâce à leur souplesse d'emploi :
- niveaux de sortie très bien définis.
- grande immunité au bruit
(mais en contre partie les impédances d'entrée favorisent la réception de signaux parasites rayonnés).
- possibilité de fonctionnement dans une large plage de tensions d'alimentation.
- très faible consommation.
- Une dernière propriété des CMOS, liée à leur impédance d'entrée et comportement en sortie et la possibilité de les
utiliser dans les configurations où ils fonctionnent de façon pseudo-linéaire : amplificateur, oscillateurs, etc ...
Avec les séries 4000 et 40000, on trouve aussi la série 74C dont les circuts sont compatibles broche à broche avec ceux
portant le numéro correspondant en logique TTL.
2.4.9. Les interfaces entre familles
Pour des raisons d’incompatibilité entre les familles logiques, tous les circuits logiques connectés d’un montage doivent
être de la même famille; dans le cas contraire, il faut en outre prévoir des circuits d’interfaçage.
Ce sont des circuits permettant l'association de circuits logiques appartenant à des familles logiques différentes. Les cas
les plus souvent rencontrés sont :
- l'attaque d'une logique lente, le plus souvent TTL, par une logique ultra rapide (ECL). L'inverse étant sans intérêt.
- une association de circuits TTL et CMOS.
1. 30
2.4.9.1. Interface CMOS - TTL
Il est évident que l'alimentation doit se faire en + 5 Volts à cause de la TTL.
2.4.9.1.1. Attaque d’un circuit CMOS par un circuit TTL
+5 V +5 V +5 V
TTL CMOS
Une porte TTL totem pole fournit en sortie :

- au plus 0.4 Volt au niveau 0
- au moins 3.6 Volts au niveau 1
Or sous 5 Volts, il faut pour le CMOS au plus 1.5 Volts au niveau 0 et au moins 3.5 Volts au niveau 1.
En conséquence, la TTL pilote sans problème le CMOS au niveau 0. C’est par contre un peu juste au niveau 1.
On utilise alors une résistance R dite de pull up (R de l’odre de 10 kΩ) qui remonte le niveau haut de la TTL.
2.4.9.1.2. Attaque d’une entrée TTL par une sortie CMOS
Au niveau 1 il n’y a pas de problème car l’entrée TTL se contente d’un courant faible.
Il n’en est pas de même au niveau 0 : pour une tension de 0.8 Volt max, il faut extraire d’une entrée TTL un courant de
1.6 mA. Or une porte CMOS peut tout juste accepter 0.8 mA pour cette valeur de tension. La liaison directe est donc
impossible.
0.8 mA 1.6 mA
CMOS TTL
On peut alors utiliser un circuit d’interface spécialisé ou même un transistor intermédiaire (impliquant alors une
inversion).
+ 5 Volts
4.7 k
0.2 mA 22 k
TTL
CMOS
2.4.9.2. Interface ECL - TTL

La difficulté est différente suivant que l'ECL est alimenté entre 0 et + 5 Volts ou entre - 5 Volts et 0. Dans le cas où une
association avec des circuits TTL est prévue, la première solution est généralement retenue.
Des circuits spécialisés ou des montages adaptateurs sont proposés par le constructeur.
2.5. Symbolisme des opérateurs logiques
2.5.1. Forme des symboles

Identificateur général (0)
*1 *2 *3 *1
Entrées Sorties
*1 *2 *3 *1
*x : positions possibles pour les spécifications x particulières à chaque entrée ou sortie.
1. 31
2.5.2. Identificateur général (0)
Symbole Description
& Fonction ET
≥1 Fonction OU
=1 Fonction OU Exclusif
= Fonction Coïncidence
2k Le nombre d’entrées activées doit être pair (pour activer la sortie)
2k+1 Le nombre d’entrées activées doit être impair (pour activer la sortie)
1 L’entrée unique doit être active (pour activer la sortie)
Tampon (amplificateur). Le sens du triangle indique le sens de propagation du signal
Elément présentant un hystérésis (trigger de Schmitt)
X/Y Codeur, convertisseur (DEC/BCD, BIN/7 segments)
MUX Multiplexeur
MUX ou DX Démultiplexeur
Σ Additionneur
P-Q Soustracteur (Comparateur numérique)
CPG Générateur de retenue anticipée
π Multiplieur
COMP Comparateur (amplitude analogique)
ALU Unité arithmétique et logique
Monostable programmable
1 Monostable
G Elément astable (la forme d’onde est optionnelle)
!G Oscillateur à démarrage synchrone
G! Oscillateur astable à arrêt commandé
SRG m Registre à décalage (m = nombre de bits)
CTR m Compteur m bits (cycle de 2m états)
CTR DIV m Compteur de cycle = m
ROM Mémoire morte (Read Only Memory)
RAM Mémoire vive (Random Access Memory)
FIFO Mémoire vive à rangement séquentiel file d’attente (First In First Out)
2.5.3. Symbole externe au contour du circuit (1)
ou
Complément logique en entrée (la flêche indique aussi le sens du signal)
ou
Complément logique en sortie (la flêche indique aussi le sens du signal)
Flux de données de la droite vers la gauche

(implicitement, il est de la gauche vers la droite)
Flux bidirectionnel
Entrée (sortie) analogique
1. 32
2.5.4. Symbole interne au contour du circuit pour les entrées (2)
Entrée active sur front montant

(en l’absence du triangle interne au circuit l’entrée est active sur
niveau haut)
ou
Entrée active sur front descendant)
(en l’absence du triangle interne au circuit l’entrée est active sur
niveau bas)
Entrée possédant un hystérésis électrique
Entrée de validation (ENABLE)

EN
Entrée de décalage d’un registre; La flêche indique le sens

→m ← m
m indique le nombre de décalage effectués
Entrée de comptage (+) ou de décomptage (-); m précise l’incrément
+m -m
Entrées groupées, pondérées de 0 à m

}
0
Les combinaisons sont repérées de 0 à 2m -1
m
Entrée de chargement d’un compteur à la valeur indiquée (ici 10)

CT 10
Entrées groupées : elles réalisent indépendamment la même fonction

]
a a Dépendance d’une entrée envers une autre entrée
≡
1
b X1 b
c 1 c
Ici, les entrées a et c sont dépendantes de l’entrée b (même numéro)
X = G, V, N, Z, C, S, R, EN, M, A
par la fonction X :
G : ET
V : OU
a
a & N : OU Exclusif
≡
1
b G1 b
c 1 c & Z : relation d’interconnexion
C : relation de contrôle (horloge)
S : SET (Mise à 1)
R : RESET (Mise à 0)
EN : ENABLE (autorisation)
M : Sélection d’un mode de fonctionnement
A : Sélection d’une adresse
1. 33
2.5.5. Symbole interne au contour du circuit pour les sorties (3)
Sortie de technologie collecteur ouvert NPN ou assimilé (drain ouvert )
Sortie de technologie collecteur ouvert NPN ou assimilé (drain ouvert )

avec résistance de charge intégrée
Sortie de technologie émetteur ouvert (sans et avec charge intégrée)

et
Sortie de technologie trois états
Condition d’évolution de la sortie :

la sortie est positionnée après retour de l’entrée d’horloge à son état
initial (bascule à commande par impulsion)
Condition d’évolution de la sortie :
CT = 5
la sortie est active si le contenu du compteur est égal à la valeur
indiquée (ici 5)
a a Dépendance d’une sortie envers une autre sortie
≡
1
X1 b b
1 c c
Ici, les sorties a et c sont dépendantes de la sortie b (même numéro) par la
X = G, V, N, Z, C, S, R, EN, M, A
fonction X :
G : ET
V : OU
N : OU Exclusif
a
a & Z : relation d’interconnexion
≡
1
G1 b b
1 c & c C : relation de contrôle (horloge)
S : SET (Mise à 1)
R : RESET (Mise à 0)
EN : ENABLE (autorisation)
M : Sélection d’un mode de fonctionnement
A : Sélection d’une adresse
1. 34
Compléments sur la dépendance
- Si plusieurs termes affectants portent le même numéro, les termes sont implicitement liés par un OU :
a
a ≥1
≡
G1
b
b G1
c 1 c &
- Un symbole précisant la fonction d’un terme affecté est placé à droite du numéro du terme affectant :
Terme affectant n°1
C1
1D
Terme affecté
- Si une entrée (ou une sortie) est affectée par plusieurs termes affectants, les numéros d’identification de chacun de ces
termes sont écrits séparés par des virgules et dans le même ordre que celui des relations logiques affectantes :
a a &
≡
G1 D
b b
1,2 D
c C2 c
- Si l’écriture d’un numéro d’identification risque d’introduire une confusion, il peut être remplacé par un autre
caractère, par ex. une lettre grecque :
a α a
≡
1
b Gα b G1
c α c 1
- Il est plus simple, lorsque des entrées de dépendance peuvent être groupées, d’affecter à chacune d’elles un poids,
puis d’identifier une combinaison donnée par le nombre binaire correspondant :
borne inférieure
a
}
0
b 1 0
G
k m 2 m +1 − 1
borne supérieure
Le nombre binaire (k...ba)2 où (a) a le poids 20, (b) a le poids 21 etc ... est alors compris entre 0 et 2m+1.
On précise alors les bornes d’utilisation effective.
- Lorsqu’une entrée a plusieurs fonctions, il est possible de préciser ces fonctions sur une même figure, en séparant les
termes respectifs par des barres obliques (/) :
a a
≡
G2
&
c 2 / C1 b C1
__________
1. 35
Electronique Numérique TD 1. Logique combinatoire 1
TD 1. LOGIQUE COMBINATOIRE 1
1. Modélisation d’une fonction logique - Simplification - Réalisation
Soit le système logique d'entrées PL et PP et de sortie S :
P
L Système S
P
P
PL = 1 s’il pleut; PL = 0 s’il ne pleut pas.

PP = 1 si présence de parapluie; PP = 0 si absence de parapluie.
a) Construire le système logique pour permettre de sortir ( S = 1 ) quand il ne pleut pas, ou quand il pleut et que
l'on est muni d'un parapluie. Construire également S directement.
b) Simplifier la fonction logique S :
b1) de façon algébrique
b2) de façon graphique
c) Donner le schéma électrique symbolique de la fonction logique S.
2. Reconnaissance d’une fonction logique d’après un chronogramme

On donne le chronogramme suivant décrivant les signaux A, B et S en fonction du temps :
A
1
0 t
B
1
0 t
S
1
0 t
a) Quelle est la fonction logique f reliant les variables logiques A, B et S : S = f ( A, B )

b) Donner le symbole électrique de f.
3. Simplification d’une fonction logique

Soit la fonction logique à 4 variables A, B, C, D :
S = A B C D + A B C D + A BC D + A BC D + AB C D
Les mots suivants (≡ états logiques du mot ABCD ) étant indéfinis (≡ indifférents pour la sortie S) car ces
combinaisons d’entrée n’apparaîtront jamais :
A B C D , A B C D, A B C D, A B C D , A B C D et A B C D
a) Simplifier la fonction S en regroupant les 1 du diagramme de Karnaugh. En déduire la fonction logique S .
b) Simplifier la fonction S en regroupant les 0. Retrouver le même résultat qu'en a) pour la fonction S .
TD 1. 1
4. Analyse d’un système logique combinatoire

- Donner l’expression de la variable logique S. - Indiquer le rôle du montage.
b
B { b
b
0
b
1
2
3
a
A { a
a
0
a
1
2
3
=1 =1 =1 =1
&
5. Synthèse d’un système logique combinatoire

La commande des essuie-glace d’un véhicule est assurée par un bouton de mise en marche M et un contact de fin
de course F. La mise en rotation est provoquée par la mise à 1 du bouton M, quelle que soit la position des essuie-
glace. L’arrêt est obtenu si M = 0 et si les essuie-glace sont dans leur position de repos F = 1.
1. Proposer un montage chargé de générer la variable logique C de commande des essuie-glace.
2. Donner l’expression, associée à ce montage, de la variable logique C.
6. Synthèse d’une Fonction logique

Soit la fonction logique s de 3 variables a , b , c : s = MAX (a , b, c) .
On définit le MAX de 3 variables a , b , c comme égal à :
0 si parmi a , b , c le nombre de variables à l’état 0 est plus élevé que celui à l’état 1
1 sinon.
. Donner l’expression de la variable logique s en fonction des variables a , b et c .

A préparer pour les Travaux Pratiques :
7. Réalisation d’une fonction logique à l’aide de portes NAND exclusivement
En utilisant exclusivement des portes logiques NAND, réaliser les fonctions suivantes :
a) NON (NOT) (1 entrée)
b) OU (OR) (2 entrées)
c) ET (AND) (2 entrées)
d) OUX ou XOU (XOR) (2 entrées)
e) NOU (NOR) (2 entrées)
__________
TD 1. 2
TD 1 ANNEXE. LOGIQUE COMBINATOIRE 1

1. Simplification d'une fonction logique
Le verrou S d'une serrure électronique sans mémoire (l’ordre n’importe pas) doit s'ouvrir dans les configurations
suivantes des clés logiques A, B, C, D :
ABC D , A BC D, ABC D , A BC D,
les conditions suivantes étant indifférentes (ces combinaisons d’entrée ne peuvent se produire du fait de la
mécanique de la serrure) :
A B C D , A B C D , ABC D , A B C D , A B C D et A B C D .
- Donner, après simplification par exemple par la méthode de Karnaugh, l’expression de la fonction logique S sous
une forme autorisant une réalisation à l’aide d’une seule porte logique.
__________
TD 1. 3
Electronique Numérique TP 1. Logique combinatoire 1
TP 1. LOGIQUE COMBINATOIRE 1
1. Matériel nécessaire
- Alimentation stabilisée ( 2x[ 0-30 V] _ + 1x[ 5 V] _ )
&&& &&&
- Multimètre
- Moniteur MS05 (plaquette de câblage)
- Câbles : 6 fils Banane, petits fils.
- Composants : - 4 Résistances 1 kΩ (1/4 Watt)
- 4 LEDs rectangulaires (3 Vertes, 1 Rouge)
- 3 mini-interrupteurs
Circuits logiques de la famille CMOS 4000 :
- 1 4071 : 4 OR à 2 entrées
- 1 4081 : 4 AND à 2 entrées
- Logiciel de simulation Circuit Maker
Simulation (& Câblage) :

Pour des raisons de compatibilité, n’utiliser que des circuits de la même famille (famille CMOS 4000 à ne pas
mélanger avec la famille TTL 74xxx).
2. Notation du TP
Faire examiner par le professeur en fin de séance, les différentes parties du TP.
3. Etude Théorique
On reprend l’exercice du TD :
3.1. Synthèse de la Fonction logique MAX
Soit la fonction logiques de 3 variables a , b , c : s = MAX (a , b, c) .

On définit le MAX de 3 variables a , b , c comme égal à :
0 si parmi a , b , c le nombre de variables à l’état 0 est plus élevé que celui à l’état 1
1 sinon.
. Donner l’expression de la variable logique s en fonction des variables a , b et c .
Synthèse de la Fonction logique MAX - Corrigé
a b c s
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
d’où : s = abc + abc + abc + abc
Simplification de s :
( )
- algébrique : s = c ab + ab + abc = c( a ⊕ b) + abc
- graphique (Karnaugh) : s = ab + bc + ac
ab
c 00 01 11 10
0 0 0 1 0
1 0 1 1 1
TP 1. 1
3.2. Réalisation d’une fonction logique à l’aide de portes NAND exclusivement

En utilisant exclusivement des portes logiques NAND, réaliser les fonctions suivantes :
4. Etude Expérimentale
4.1. Synthèse de la Fonction logique MAX
Simuler (avec le logiciel de simulation) la fonction simplifiée : s = ab + bc + ac avec les circuits de la bibliothèque
du logiciel de simulation. Vérifier avec les LEDs la table de vérité établie.
4.2. Réalisation d’une fonction logique à l’aide de portes NAND exclusivement

En utilisant exclusivement des portes logiques NAND, simuler les fonctions suivantes (vérifier avec le logiciel de
simulation) :
Rangement du poste de travail

Examen des différentes parties du TP et rangement ( 0 pour tout le TP sinon).
ANNEXE : DOCUMENTATION DES COMPOSANTS
ANNEXE
- LED
A K
A K
Anode Cathode
__________
TP 1. 2
2. LOGIQUE COMBINATOIRE 2
1. Les Applications directes
1.1. Codeur
1.1.1. Définition
Un codeur est un dispositif qui traduit les valeurs d'une entrée dans un code choisi.
Par exemple, un clavier de console ou de machine à écrire comporte n touches. Chaque touche, représentative d'un
caractère, est affectée d'un numéro. L'opération de codage consiste à donner à chaque numéro (donc à chaque caractère)
un équivalent binaire, c'est à dire un mot composé d'éléments binaires.
B1
"1" e
0
s
B2 0
e1 Codeur
s
1
Bi N =i
Bm s n -1
e
m -1
2 n −1 < m ≤ 2 n
m entrées n sorties représentant le n° de
1 seule entrée à la fois est activée l'entrée activée dans le code choisi
( au niveau 1 )
(Dans la symbolique de ce schéma et contrairement à la majorité des technologies, une entrée « en l’air » est au niveau logique 0).
Si i = 4 ⇒ Soit N = S 3 S 2 S1 S 0 on a: S 3 = 0, S 2 = 1, S1 = 0, S 0 = 0 pour un codeur binaire (pur).

Si seul le bouton numéro i est actionné, le nombre binaire à 4 éléments N = S 3 S 2 S1 S 0 est égal à i, dans le code choisi.
Les tables de Karnaugh (1 table pour chaque sortie) ne sont pas utilisées car le nombre d'éventualités est réduit
(1 seule entrée activée).
1.1.2 Intérêt du codage

Si le nombre de boutons est de 10, codé en binaire pur, 4 variables suffisent. Pour un clavier classique, la centaine de
touches se codent facilement avec 7 variables binaires (en supposant toujours 1 seule touche active à la fois).
Le codage des informations apporte une réduction non négligeable du nombre de variables à traiter.
1.1.3. Application : codeur prioritaire

Si maladroitement plusieurs boutons sont enfoncés simultanément, le codeur classique donne un résultat erroné car il ne
sait plus quel numéro doit être codé.
Un codeur prioritaire est un dispositif réalisant le codage du numéro le plus élevé dans le cas où plusieurs boutons
seraient actionnés simultanément. Si une seule commande est envoyée sur le codeur prioritaire, celui-ci fonctionne
comme un codeur classique.
B1
"1" e
0
s
B2 0
e1 Codeur
prioritaire
s
1
Bi
N = j si j ≥ i
Bj
s n -1
Bm e
m -1
Si 2 entrées ou plus sont activées simultanément l'entrée sélectionnée pour le codage est celle ayant le
numéro d'entrée le plus élevé. Sinon le codeur prioritaire se comporte comme un codeur classique.
2. 1
1.1.4. Réalisation pratique des codeurs
Dans sa version la plus générale, un codeur est un ensemble de circuits OU.
Exemple : Codeur Décimal → DCB (en anglais BCD)

Soit la table de codage suivante pour des entrées de e0 à e9 : (code DCB) (clavier à 10 touches d’un digicode)
ei est traduite par A B C D : e0 est traduite par s 0 s1 s 2 s 3 = 0 0 0 0
e1 est traduite par s 0 s1 s 2 s 3 = 0 0 0 1
s 0 = e8 + e9
s1 = e4 + e5 + e6 + e7
et le codage des sorties :
s 2 = e 2 + e3 + e 6 + e 7
s 3 = e1 + e3 + e5 + e7 + e9
Réalisation Représentation symbolique

e OU
0
e
1
e
2
e
e 0
3
e
e 1
4
e
e 2
5
e
e 3 e
6 3
e
e 4
s
7
e 3
e 5
8
e
e 6
9 Matrice à diodes ou à transistors
e
7 pour la réalisation de ces contacts
e
8
e
9
s s s s s s s s
0 1 2 3 0 1 2 3
2. 2
1.2. Décodeur
1.2.1. Définition
Un décodeur est un circuit qui délivre une (ou des) information(s) lorsque la combinaison des variables binaires
d’entrée est représentative du (ou des) mot(s)-code choisi(s).
Un décodeur réalise la fonction inverse (≡ duale) du codeur.
e
0
s
0
e1 Décodeur
s
1
Exemple : Décodeur 3 entrées / 8 sorties
e e e
2 1 0
s n -1
e Décodeur
m -1
n ≤ 2m
m entrées n sorties
s s s
1 seule sortie à la fois est activée 7 6 0
1.2.2. Réalisation des décodeurs
La réalisation des décodeurs se fait à partir d'une matrice ET.
L’expression d’une sortie si d’un décodeur est un minterme sur les entrées ei : si = mi
Exemple : Décodeur 3 entrées / 8 sorties défini par (code DCB des entrées : DCB → Décimal) :
s0 = e2 e1 e0
s1 = e2 e1 e0
M
s7 = e2 e1 e0

ET
e
0
e
1 e
e 0
2 e
1
e
... 2
s s s s
0
s
1
... s
0 1 7 7
2. 3
1.2.3. Applications des décodeurs
1.2.3.1. Adressage d'une mémoire (décodage d’adresses) (mémoire paginée)
Représentons une mémoire comme un tableau d'éléments binaires. Ce tableau est divisé en lignes et en colonnes. Pour
lire un mot mémoire, il faut lui envoyer le numéro de la ligne souhaitée : c'est son adresse. Une mémoire ayant 1 024
lignes, par exemple, nécessite 10 bits d'adresse. Un décodeur interne à la mémoire permet la sélection d'une ligne et
d'une seule à un instant donné.
Autorisation accès
ligne 0
ligne 1
adresse décodeur
ligne i
binaire 0 1 1 0 1 0 0 1
i 10
ligne 1023
8 éléments binaires par ligne = 1 mot

autorisation accès mémoire
(Chip Select) 0 1 1 0 1 0 0 1 sortie ligne i
Si un microprocesseur délivre une adresse sur 16 fils, il possède une capacité d'adressage (espace adressable) de 216
soit 65 536 mots. Les 1 024 mots de la mémoire précédente occupent donc une faible partie de cet espace.
Il est alors commode de partager celui-ci en 64 pages de 1 024 mots, chaque page pouvant correspondre à un boîtier
mémoire. La sélection du numéro de page, donc du boîtier correspondant (Chip Select), est effectué par le décodage de
6 bits parmi les 16 (en général les poids forts). Les bits restants permettent la sélection interne d'un mot mémoire.
a ..... a 10
9 0
adresse mémoire
a .... a a .... a sortie
15 10 6
15 0 décodeur CS
s
i Chip Select
La sortie si du décodeur est connectée à l'entrée Chip Select (CS). Si le nombre décimal équivalent à (a15 L a10 ) 2
est différent de i, la mémoire ne délivre aucune information en sortie. Dans le cas contraire, la sortie de la mémoire est
le contenu de la ligne dont le numéro est fixé par les adresses (a9 L a0 ) avec 0 ≤ i ≤ 63 .
Avec i = 3, pour accéder à la mémoire, le microprocesseur doit envoyer une adresse a15 L a 10 telle que :
(a15 L a10 ) 2 = 310 ce qui correspond à des adresses :
( 0C00 ) ( 0 0 0 0 1 1 A ... A ) ( 0FFF )

H 9 0 2 H (1 caractère Hexa ≡ 4 bits car 24 = 16 )
ou bien : (3 072) 10 ≤ Adresse ≤ (4 095) 10
1.2.3.2. Génération de fonction
Comme toute fonction logique s peut s'exprimer comme une somme de mintermes : s = ∑ mi , il suffit, pour
i
engendrer s , de faire un OU avec les sorties si = mi d’un décodeur s = ∑ s i (une sortie de décodeur est un
i
minterme).
2. 4
Exemple :
N e2 e1 e0 s = f (e2 , e1 , e0 )
0 0 0 0 0
1 0 0 1 0
2 0 1 0 0
3 0 1 1 1
4 1 0 0 0
5 1 0 1 1
6 1 1 0 1
7 1 1 1 1
e s
2 Décodeur 0
e s
1 Binaire 1
e s
0 2
s
3
s s
4
s
5
s
6
s
7
1.3. Transcodeur
Un transcodeur est un dispositif permettant de passer du nombre N écrit dans un code C1 au même nombre N écrit dand
le code C2 .
1.3.1. Synthèse d'un transcodeur

Le nombre N dans le code C1 s'exprime à l'aide des variables A, B, C, D par exemple, et dans le code C2 avec les
variables X, Y, Z. (Le nombre des variables dans chaque code n'est pas forcément identique).
Le problème de la synthèse d'un transcodeur revient à calculer chacune des sorties, c'est à dire les variables de C2 (ici
X, Y, Z) en fonction des entrées ou variables du code C1 (ici A, B, C, D), soit :
X = f 1 ( A, B, C , D)
Y = f 2 ( A, B, C , D)
Z = f 3 ( A, B, C , D)
Exemple : Transcodage d'un nombre N (code Gray) en code binaire pur de la moitié entière du nombre N :
(le code de Gray est défini tel qu’1 seul bit change au passage d’un mot au suivant)
N ABCD → XYZ
Code Gray Moitiè entière
en binaire pur
0 0000 000
1 0001 000
2 0011 001
3 0010 001
4 0110 010
5 0111 010
6 0101 011
7 0100 011
8 1100 100
9 1101 100
10 1111 101
11 1110 101
12 1010 110
13 1011 110
14 1001 111
15 1000 111
2. 5
X est égale à 1 si les variables ABCD prennent les valeurs 1 1 0 0, 1 1 0 1, 1 1 1 1, 1 1 1 0, 1 0 1 0, 1 0 1 1, 1 0 0 1, ou 1

0 0 0, ce que l'on peut reporter dans un tableau de Karnaugh pour obtenir l'expression la plus simple de la fonction f1 .
On procède de la même façon pour Y, Z ce qui donne :
X Y Z
CD CD CD
00 01 11 10 00 01 11 10 00 01 11 10
AB AB AB
00 0 0 0 0 00 0 0 0 0 00 0 0 1 1
01 0 0 0 0 01 1 1 1 1 01 1 1 0 0
11 1 1 1 1 11 0 0 0 0 11 0 0 1 1
10 1 1 1 1 10 1 1 1 1 10 1 1 0 0
X=A Y = AB + AB = A ⊕ B Z = A⊕ B⊕C
D'où le schéma :
A X
= 1 Y
B
= 1 Z
C
1.3.2. Application : transcodeur BCD / 7 segments

On appelle transcodeur BCD / 7 segments le dispositif de transcodage permettant de passer du code BCD (Décimal
Codé Binaire encore appelé binaire pur) ou du code Hexadécimal Codé Binaire au code d'affichage du chiffre sur un
afficheur 7 segments. L'opération de décodage du chiffre est réalisé visuellement (interprétation visuelle de la forme du
chiffre formé par l'allumage des segments).
Soient a, b, c, d, e, f et g les variables correspondant aux 7 segments. Si une variable est au niveau actif (par exemple
1), le segment correspondant est allumé. Les segments sont répartis comme l'indique la figure ci-après :
a
f b
g
e c
d
Les chiffres étant formés de la façon suivante :
Le code à 7 segments correspondant est donné par la table :

N code BCD code 7 segments
ABCD abcdefg
0 0000 1111110
1 0001 0110000
2 0010 1101101
3 0011 1111001
4 0100 0110011
5 0101 1011011
6 0110 1011111
7 0111 1110000
8 1000 1111111
9 1001 1111011
La synthèse d'un décodeur 7 segments s'effectue comme pour un transcodeur classique. Le code C2 de représentation
du nombre N ayant 7 variables, il y a 7 fonctions à calculer (a,b,c,d,e,f,g) en fonction des variables du code C1 .
N a
b
codé A c
B d
en C e
D f
BCD g
Transcodeur BCD - 7 segments
2. 6
1.4. Multiplexeur (ou sélecteur ou aiguilleur)
1.4.1. Définition
Un multiplexeur est un circuit réalisant un aiguillage (recopie) de l'une des entrées de données (par la commande des
n
entrées d'adresse) vers une sortie unique. Il y a sélection d'une donnée parmi 2 ( n entrées d’adresses).
n
2 entrées de données
D 7 .... D1 D0
A2 MUX 2 → 1
n
n entrées d'adresse A1
A0
S
1 sortie S
Exemples : Multiplexeur 2 → 1 : Multiplexeur 4 → 1 :

MUX 4 → 1
D
0
D
MUX 2 → 1 1
D S
D 2
0
D
S 3
D
1
A
1
A A
0 0
Table de vérité : Table de vérité :

A A S
1 0
0 0 D
A S 0
0
0 1 D
1
0 D 1 0 D
0 2
1 D 1 1 D
1 3
Equation de S : Equation de S :
S = D0 si A1 A0 = 00
S = D0 si A0 = 0 S = D1 si A1 A0 = 01
S = D1 si A0 = 1 S = D2 si A1 A0 = 10
S = D3 si A1 A0 = 11
soit : S = D0 A0 + D1 A0 soit : S = D0 A1 A0 + D1 A1 A0 + D2 A1 A0 + D3 A1 A0
De façon générale, la sortie d’un multiplexeur à n entrées d’adresses s’exprime en fonction des entrées de données Di
et des mintermes mi sur les entrées d’adresses :
2n
S = ∑ Di mi
i =1
2. 7
1.4.2. Réalisation
Exemple : Multiplexeur 4 → 1 :
D D D D
0 1 2 3 ET
A
0
A
1
A
0
A
1
D0
D1
D2
D3
OU S
S
1.4.3. Applications
1.4.3.1. Sélection d'un bit parmi plusieurs bits & sélection d'un mot binaire parmi plusieurs mots binaires
Exemple: Sélection d'un mot de 3 bits parmi les 4 mots de 3 bits :
→ il faut autant de multiplexeurs qu'il y a de bits dans le mot (ici 3 multiplexeurs) :
Principe Réalisation
4 mots de données A,B,C,D issus de 4 lecteurs de bande par exemple A B C D S

A B C D a a a b b b c c c d d d S S S
2 1 0 2 1 0 2 1 0 2 1 0 2 1 0
Source Source Source Source

d'infos d'infos d'infos d'infos MUX
1 2 3 4 S
2
MUX
MUX
S
1
S
Destination
MUX
S
S = A ou B ou C ou D 0
en fonction de la sélection sur les fils d'adresses
s 2 = a2 s 2 = b2 Sélection d'adresses
e1 e0 = 00 → s1 = a1 → S=A e1 e0 = 01 → s1 = b1 → S =B e e
1 0
s0 = a 0 s 0 = b0
s 2 = c2 s2 = d2
e1 e0 = 10 → s1 = c1 → S=C e1 e0 = 11 → s1 = d1 → S=D
s0 = c0 s0 = d0
1.4.3.2. Transmission de plusieurs conversations sur une seule ligne téléphonique (numérique)
sm ( t )
1 sm sm* sm* sm
1 1 1 Bloqueur 1
MUX DEMUX +
Filtre
Passe-bas
t
s*
CAN CNA
sm ( t )
2 sm sm* sm* sm
2 2
s* 2 Bloqueur 2
+
Filtre
Passe-bas
t t
0 Te
Echantillonneurs Multiplexeur temporel Démultiplexeur temporel
Entrées d'adresses
2. 8
1.4.3.3. Génération (matérialisation) d'une fonction logique
La sortie d’un multiplexeur s’exprimant comme une somme de mintermes (forme canonique), et comme toute fonction
logique peut se mettre sous forme canonique, elle peut donc s’exprimer comme la sortie d’un multiplexeur.
Exemple : fonction f de 2 variables a et b exprimée sous forme canonique (somme de mintermes) :
f (a , b) = a b ⋅ f ( 0,0) + a b ⋅ f (0,1) + a b ⋅ f (1,0) + a b ⋅ f (11
,)
avec : f (i , j ) = valeur particulière fonction logique f lorsque a = i et b = j
→ utilisation d'un multiplexeur à 4 entrées de données donc 2 entrées d'adresses :
Exemple 1 : opérateur ET : ab = ab ⋅ 0 + ab ⋅ 0 + ab ⋅ 0 + ab ⋅1 = ab ⋅ D0 + ab ⋅ D1 + ab ⋅ D2 + ab ⋅ D3
a b s = ab
f (0, 0) D MUX 0 D MUX
0 0
4 1 0 0 D =0 0 4 1
f (0, 1) D D
1 0 1
f ( a, b ) s= a.b
f (1, 0) D 0 1 D =0 0 D
2 1 2
f (1, 1) D 1 0 D =0 1 D
3 2 3
1 1 D =1
3
a b a b
Exemple 2 : opérateur OU exclusif :

a ⊕ b = ab + ab = ab ⋅ 0 + ab ⋅ 1 + ab ⋅ 1 + ab ⋅ 0 = ab ⋅ D0 + ab ⋅ D1 + ab ⋅ D2 + ab ⋅ D3
a b s= a ⊕b
f (0, 0) D MUX 0 D MUX
0 0
4 1 0 0 D =0 1 4 1
f (0, 1) D D
1 0 1
f ( a, b ) s= a⊕b
f (1, 0) D 0 1 D =1 1 D
2 1 2
f (1, 1) D 1 0 D =1 0 D
3 2 3
1 1 D =0
3
a b a b
→ Le multiplexeur est un opérateur programmable.
n
Pour matérialiser par un multiplexeur une fonction de n variables, il faut un multiplexeur à 2 entrées de données
n
donc n entrées d'adresses : MUX 2 → 1.
1.4.3.4. Conversion parallèle-série (registre à décalage)

Soit un mot binaire D = d3 d2 d1 d0 disponible en mode parallèle, c'est à dire sur quatre fils, chaque fil étant affecté à
un élément binaire (bit) du mot.
Pour transmettre les éléments binaires en série, c'est à dire les uns à la suite des autres sur un seul fil, il faut d'abord (en
commençant par exemple par le LSB (Less Significant Bit), bit de plus faible poids) transmettre d0 , puis d1 , puis d2 et
enfin d3 . Ceci revient à sélectionner (ou aiguiller) l'un des éléments binaires de D sur le fil unique de sortie série. Le
multiplexeur est capable d'effectuer cette tâche si les combinaisons correspondantes sont placées successivement sur les
commandes de sélection.
Comme le montre le le chronogrammme ci-dessous :
Dans le premier temps il faut que A1 = A0 = 0 pour que S = D0 = d0 .
Ensuite A0 passe à 1 ce qui impose S = D1 = d1 .
Puis A1 = 1 et A0 = 0 d'où S = D2 = d2 .
Et enfin A1 = A0 = 1 alors S = D3 = d3 .
A
d D 0
0 0 1
d D 0 t
1 1 Série
Parallèle S A
d D 1
2 2 1
d D t
3 3 0
A S
1
d d d d
A 0 1 2 3
0 t
Le mécanisme de changement simultané d’état pour A0 et A1 doit être fait à l’aide d’une synchronisation (horloge).
2. 9
1.5. Démultiplexeur
1.5.1. Définition
n
Un démultiplexeur réalise l’opération duale du multiplexeur : il aiguille 1 donnée sur 1 parmi 2 sorties
( n entrées d’adresses).
1 entrée de donnée
d
A2
n entrées d'adresse A1 DEMUX
A0 1 → 2n
S 7 .... S 1 S 0
n
2 sorties
Les sorties non aiguillées sont non activées.

Par convention on les suppose au niveau 0 (en fait, cela peut être 0 ou 1 ou z (haute impédance) suivant la technologie
utilisée par le constructeur).
Exemple : Démultiplexeur 1 → 8 : Table de vérité :

d
A2 A1 A0 Si
A2 000 S0 = d
A1 DEMUX
001 S1 = d
A0 1 →8
... ...
111 S7 = d
S 7 .... S 1 S 0
Equation de Si : (exemple : S 3 ) S 3 = A 2 ⋅ A1 ⋅ A0 ⋅ d
De façon générale, la sortie S i d’un démultiplexeur à n entrées d’adresses s’exprime en fonction de l’entrée de donnée
d et d’un minterme mi sur les entrées d’adresses :
Si = mi d
1.5.2. Réalisation
Exemple : Démultiplexeur 1→ 8 :

ET
A
0
A A
1 0
A A
2 1
A
d 2
... d
...
S S S S S S
0 1 7 0 1 7
2. 10
1.5.3. Applications
1.5.3.1. Conversion série/parallèle (registre à décalage)

d
3 d
3
d
2 MUX DEMUX Mémoire d
2
d
1 d
4 1 1 4 1
d
0 d
0
Parallèle a a Série a a Parallèle

1 0 1 0
1.5.3.2. Affichage multiplexé
Soit 4 chiffres à afficher, on peut afficher les chiffres l'un après l'autre très vite pour donner l'impression de simultanéité
à l'oeil.
1.6. Circuits intégrés arithmétiques
1.6.1. Additionneur
C'est un circuit réalisant l'addition de deux nombres binaires. La table d'addition de deux nombres à un élément binaire
est la suivante :
b
a 0 1
0 0 1
1 1 10
Le résultat de l'opération comporte deux parties :
- la somme ∑ : - et la retenue générée r :

b b
a 0 1 a 0 1
0 0 1 0 0 0
1 1 0 = a ⊕b 1 0 1 r = ab
Le circuit élémentaire réalisant cette opération est le demi-additionneur :
a
=1
b
&
r
La structure de l'additionneur de deux mots est alors répétitive. Une cellule élémentaire peut donc être utilisée pour
chaque poids. Elle est appelée additionneur complet. L'addition globale est réalisée par la mise en cascade des cellules
au sens des retenues.
2. 11
L'additionneur complet est défini par la table de vérité ci-après :

( ri : retenue propagée de l’étage précédent du mot; ri +1 : retenue générée)
plus arithmétique
Somme ( r , ) = ai + b + r
i +1 i i i
a b r r
i i i i +1 i
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1 ADD
a
0 1 1 1 0 i
i
1 0 0 0 1 b
i
1 0 1 1 0 r
r i +1
1 1 0 1 0 i
1 1 1 1 1
r
i i +1
a b a b
i i i i
r r
i 00 01 11 10 i 00 01 11 10
0 0 1 0 1 0 0 0 1 0
1 1 0 1 0 1 0 1 1 1
∑ i = ai ⊕ bi ⊕ ri ri +1 = ai bi + ri (ai ⊕ bi )
(diagonales de 1 significatives de fonctions OUX)
Ce qui donne le schéma de réalisation :

r
i
a
i
=1
=1
b i
i
&
&
≥1 r
i +1
L'addition de deux mots de n bits nécessite n additionneurs complets, la retenue appliquée sur les plus faibles poids est
nulle et chaque retenue calculée est appliquée au chiffre de poids immédiatement supérieur.
a b a b a b a b
n -1 n -1 n -2 n -2 1 1 0 0 r
0=0
r r r r =0 a ................ a
n -1 n -2 1 0 n -1 0
+ b ................ b
n -1 0
ADD ADD ADD ADD

................ (+ arithmétique)
n n -1 0
r r r
n n -1 2
n n -1 n -2 1 0
Cette solution est intéressante d'un point de vue du matériel parce que répétitive. Par contre, comme le résultat d'une
addition ne peut pas être obtenu instantanément, le temps maximum mis pour obtenir le résultat est directement
proportionnel au nombre d'additionneurs. En effet, après le premier temps de calcul la retenue r1 est appliquée au
second additionneur. Ce n'est qu'après le second temps de calcul que la retenue r2 est délivrée et ainsi de suite, jusqu'au
dernier additionneur. Pour cette raison, l'additionneur ainsi réalisée porte le nom d'« additionneur à propagation de la
retenue » ou « additionneur à retenue série ».
2. 12
Pour éliminer cet inconvénient, la seconde technique consiste à calculer toutes les retenues en parallèle, directement à
partir des données sans même calculer les sommes partielles. Le circuit ainsi réalisé est alors appelé « additionneur à
retenue anticipée ».
En reprenant le tableau de Karnaugh relatif au calcul de la retenue il vient : ri +1 = ai bi + ri a i + bi ( )

r
i +1
a b
i i
r
i 00 01 11 10
0 0 0 1 0
1 0 1 1 1
Afin d'éviter des temps de calcul cumulatifs, il ne faut pas utiliser la relation en tant que relation de récurrence, c'est à
dire qu'il ne faut pas utiliser un résultat de calcul pour le calcul suivant. Il faut systématiquement recalculer chaque
terme, ce qui donne, en posant Si = ai + bi et pi = ai bi : r1 = p0 + r0S0
p
0 r
≥1 1
S
0
&
r
0
τ τ
1 2
De même : r2 = p1 + r1 S1 = p1 + ( p0 + r0 S 0 ) S1 = p1 + p0 S1 + r0 S 0 S1
p
1 r
≥1 2
p
0
&
S
1
S0
&
r
0
τ τ
1 2
Et ainsi de suite : r3 = p2 + r2 S 2 = p2 + ( p1 + p0 S1 + r0 S 0 S1 ) S 2 = p2 + p1 S 2 + r0 S 0 S1 S 2
et : r4 = p3 + r3 S 3 = p3 + p2 S 3 + p1 S 2 S 3 + p0 S1 S 2 S 3 + r0 S 0 S1 S 2 S 3
On constate que les temps de calcul des retenues sont tous égaux. Ils correspondent au temps de transit de l'information
dans une porte ET (τ 1 ) et une porte OU (τ 2 ) en cascade (le nombre d'entrée d'une porte n'affectant pas son temps de
transit).
La structure d'un additionneur 4 bits utilisant la technique de calcul anticipé des retenues est la suivante :
a b a b a b a b r
3 3 2 2 1 1 0 0 0
Calcul des P et S
i i
Comparaison des retenues propagée et anticipée
P S P S P S P S
3 3 2 2 1 1 0 0
Format des mots Temps de calcul en ns (logique TTL série N)
(en bits)
Calcul des retenues
Propagation Retenue
r r r r r
4 3 2 1 0 de la retenue anticipée
a b a b a b a b
3 3 2 2 1 1 0 0 4 24 24 avec additionneur 4 bits intégré
Calcul des sommes

8
12
16
36
48
60
36
36
36
} avec utilisation d'un générateur de retenue
r = 64 192 60 avec 2 générateurs de retenue en cascade

4 4 3 2 1 0
2. 13
1.6.2. Soustraction
Pour la soustraction, on se ramène à une addition. Le nombre négatif est codé en code complément à 2 :
B → B +1
1001 → 0110 + 1 = 0111 (+ arithmétique et non logique).
A − B = A + (− B ) = A + C 2 B = A + ( B + 1)
1.6.3. Comparateur
Un comparateur est un dispositif capable de détecter l'égalité de deux nombres et éventuellement d'indiquer le nombre
le plus grand ou le plus petit.
Principe : Pour effectuer la comparaison de deux nombres A et B, deux techniques sont couramment utilisées :
- la soustraction des deux nombres. Si le résultat de l'opération A - B est positif, cela signifie que A est supérieur à
B. Si le résultat est nul, les deux nombres sont égaux.
- une comparaison bit à bit. C'est cette méthode qui est utilisée dans la plupart des circuits intégrés commercialisés.
La comparaison s'effectue poids à poids en commençant par le chiffre le plus significatif.
Les nombres A et B ayant le même format, le nombre A est forcément supérieur à B si son élément binaire le plus
significatif (MBS) est supérieur au MSB de B. Si ces deux bits sont égaux, la supériorité (ou l'infériorité) ne peut être
déterminée que par l'examen des bits de poids immédiatement inférieur et ainsi de suite. L'examen des poids successifs
s'arrête dès que l'un des éléments binaires est supérieur ou inférieur à l'autre. Les deux nombres A et B sont égaux si,
après avoir examiné tous les éléments binaires, il n'a pas été détecté de supériorité ou d'infériorité.
Comparateur donnant l'égalité des deux nombres

C'est le comparateur le plus simple. Deux nombres sont égaux si tous les chiffres sont égaux deux à deux. Pour détecter
l'égalité de deux éléments binaires, un opérateur OU exclusif complémenté est indispensable. Un opérateur ET indique
la simultanéité de toutes les inégalités partielles.
Soient deux nombres A et B de quatre éléments binaires chacun, A = a3a2a1a0 et B = b3b2b1b0 :
A = B si ( a 3 = b3 ) ET ( a 2 = b2 ) ET ( a1 = b1 ) ET ( a 0 = b0 )
Ce qui donne le schéma :

a
3 =1
b
3
a
2 =1
b
2
& A=B
a
1 =1
b
1
a
0 =1
b
0
2. 14
Comparateur complet
Par analogie avec l'additionneur, la conception d'un comparateur complet pour des nombres de quatre éléments binaires
peut se faire de deux façons différentes :
- Première solution : En cascade, c'est à dire avec propagation des égalités partielles. Les poids de A et de B sont
comparés en commençant par le plus élevé. La comparaison sur les poids faibles ne peut être faite que si tous les bits de
poids plus élevés sont égaux deux à deux.
La cellule élémentaire de comparaison comporte trois entrées, les éléments binaires a et b de même poids de chaque
nombre et une entrée E pour autoriser la comparaison, ce qui donne la table de vérité ci-après :
a = b a > b a b
i i i
1 0 1 0 0 1
E =1 si a = b
1 1 0 0 1 0 i i i
1 1 1 1 0 0 I =1 si a < b
i i i
( )
Si = E ai b i
I = E (a b )
i i i
E = E (a ⊕ b ) = E a b + E a b
i i i i i i i (
= E Si + I i )
D'où le schéma d'une cellule de comparaison, notée Ci :
E
a
i &
S
i
b
i
≥1
&
E
i
&
I
i
C
i
2. 15
L'entrée d'autorisation E est en fait la détection d'égalité des éléments binaires de poids supérieurs; le schéma de
l'ensemble est alors le suivant :
A= a a a B= b b b
3 2 1 3 2 1
S
a 3
3 ≥1 A > B
E
3
C
b 3 I
3 3
S
a E 2
2
E
2
C ≥1 A < B
b 2 I
2 2
S
a E 1
1 A = B
E
1
C
b 1 I
1 1
Remarque : Comme pour l'additionneur à propagation de la retenue, le résultat de la comparaison apparaît après un
temps directement lié au nombres de cellules à traverser à cause de la mise en cascade (calcul série). Pour palier cet
inconvénient, c'est une structure parallèle qu'il faut adopter.
- Deuxième solution : Comparaison parallèle. Tous les éléments binaires de même poids sont systématiquement et
simultanément comparés. Le blocage s'effectue alors sur les résultats de chaque comparaison.
La cellule élémentaire Ci devient :
≥1
A i i i
&
a
i &
≥1 Blocage des poids B
&
Blocage
des poids > i a > b
i i
Le blocage des sorties bi > a i (ou bi < a i ) se fait par une porte ET recevant toutes les sorties détectant les égalités
b j = a j des poids supérieurs au rang i ( ∀ j > i ) . Le nombre d'entrées de cette porte augmente donc au fur et à
mesure que l'on s'éloigne du MSB.
L'information A = B est fournie par une porte ET vérifiant la simultanéité des égalités partielles.
2. 16
Le schéma du circuit 7485 ci-après montre l'ensemble d'un comparateur 4 bits cascadable.
A
3
B
3
A > B
A Symbole
2
B
2
0
3
}A comp
AB >
A>B
A
0
3
}B
1
B
1
A b , dites entrées de mise en cascade, sont représentatives des résultats des
comparaisons sur les éléments binaires d'indice inférieur. Ainsi, pour effectuer la comparaison de deux nombres de huit
éléments binaires, on adopte le montage ci-après :
MSB
N
1 0
3
}A comp 0
3
}A comp
A >
A >B A >B N > N
1 2
0
3
}B 0
3
}B
N
2
MSB
2. 17
1.6.4. Générateur de parité
On appelle parité d'un mot binaire N le nombre de 1 contenus dans ce mot; le mot a une parité paire si ce nombre de 1
est pair. Afin de rendre les transmissions numériques plus robustes au bruit, on adjoint un bit à tous les mots transmis.
Ce bit, dit de parité, est choisi de façon à ce que le mot complet formé du mot et du bit de parité ait une parité paire
(dans le cas de la parité paire). Le principe utilisé pour engendrer ce bit de parité repose sur la propriété du OU exclusif
: a ⊕ b ⊕ c ⊕ L ⊕ m vaut 1 si un nombre impair de variables est au niveau 1 :
Bit de parité
généré
1.6.5. Unité Arithmétique et Logique (UAL / ALU)
Ce circuit est utilisé dans quasiment tous les processeurs de calcul. C'est un opérateur capable d'effectuer, comme son
nom l'indique, un ensemble de traitements arithmétiques (addition, soustraction, multiplication (par 2 par décalage d’1
cran vers la gauche des bits du mot), division (par 2 par décalage d’1 cran vers la droite des bits du mot) etc ...) ou
logiques (ET, OU ...) sur des mots binaires de longueur donnée.
Le choix de l'opération est déterminé par des bits de commande. C'est donc un opérateur programmable.
Il n'est pas intéressant de présenter en détail l'architecture interne de l'ALU, qui résulte d'une grande partie des circuits
déjà présentés. Par contre, il est important de comprendre l'action de l'unité arithmétique et logique sur les mots binaires
(chemin des données ...).
Exemple d'unité logique et arithmétique intégrée 74181
Représentation fonctionnelle Symbole logique
S Sélection Opération
S0 0 ALU
5
S1
(0 ... 15) CP P
C
0 0
S2 M
(0 ... 15) CG G
31
A P S3
6 (P = Q) A=B
4 G
M 4
(0 ... 15) CO C
n +4
F Résultat
Opérandes C CI
n
4
C
4
A 0 P
B B 0 (1) F
Q 0
4 A 1 P
(2) F
B 1 Q 1
A 2 P
(4) F
B 2 Q 2
A 3 P
(8) F
B 3 Q 3
2. 18
Ce circuit intégré utilise des mots de quatre éléments binaires. Cinq fils de sélection permettent un choix parmi 32
fonctions groupées en 16 opérations arithmétiques et 16 opérations logiques. Indépendamment de la fonction réalisée,
ce circuit dispose d'une sortie détectant l'égalité des données en entrée.
Lors des opérations arithmétiques sur des nombres de plus de quatre bits, il existe la possibilité de mise en cascade des
boîtiers avec la technique de la propagation de la retenue ( C0 retenue entrante, C4 retenue sortante).
Poids FORTS Poids FAIBLES
A B A B
C
C 0
0
C
4
Résultat
On peut également utiliser la technique de la retenue anticipée en utilisant un circuit supplémentaire spécialisé dans le
calcul des retenues (utilisation de P et G) :
ALU ALU ALU ALU
C C C C
0 0 0 0
P G P G P G P G
P G C P G C P G C P G C
0 0 4 1 1 8 2 2 12 3 3 16
C
0 Générateur de retenue anticipée
2. Les réseaux logiques programmables

2.1. Structure
Les réseaux logiques programmables sont des circuits qui se programment à partir d’un logiciel qui, après saisie de
l’équation logique, engendre un fichier JEDEC (.JED). Celui-ci permet la programmation du composant par une carte
spécialisée.
Une approche comme celle que propose le langage VHDL est similaire mais plus puissante car la programmation se fait à
l’aide d’un langage puissant par sa modularité. L’entrée peut être le source VHDL ou un fichier graphique des circuits
logiques ou encore une machine d’états. Un compilateur VHDL accepte l’une ou l’autre de ces entrées et permet même la
génération du code source VHDL à partir d’une entrée à base de portes logiques ou de machines d’états.
Toute fonction logique de n variables peut se mettre sous la forme d’une somme logique de produits logiques (somme
de mintermes) ou sous la forme d’un produit logique de sommes logiques (produit de maxtermes).
→ utilisation de 2 matrices : - matrice OU - matrice ET
Matrice ET Matrice ET
ET
+V
R A X
B X
A
C
B S = AB
C fusible intact
fusible détruit S = AB X fusible intact
Matrice OU Matrice OU
OU
A
B S = A+C
A X
C
B
R C X
fusible intact
fusible détruit S = A+C X fusible intact
2. 19
On adjoint parfois un circuit de sortie à la matrice OU :

a) Circuit d’inversion (commandé par l’entrée C)
Si XOR Si XOR
Si Si
C= 0 C= 1
Pas d'inversion : Si = Si ⊕ 0 Inversion : S i = Si ⊕ 1

b) Circuit 3 états (commandé par l’entrée E de mise en haute impédance)
Si
Matrice
OU
2.2. Mémoire Morte (ROM) (Read only Memory) (elle contient un décodeur)
Entrées d'adresses
a a
m -1 0
CS : Chip Select (sélection de boitier)

CS
actif à l'état bas ( CS = 0 : boitier mémoire sélectioné)
ROM
OE
OE : Output Enable (contrôle l'activité, la disponibilité des sorties)
actif à l'état bas ( OE = 0 : sorties disponibles)
d d
n -1 0
Sorties de données
Pour chaque adresse apparaît une donnée particulière définie par son adresse.
Ex. : m = 4, n = 4, avec le contenu de mémoire :

Adresse Donnée
a3 a2 a1 a0 d3 d2 d1 d0
0000 0011
0001 0110
... ...
1111 1110
ET
a X
3
X X
a X
2
X X
a X
1
X X
a X X
0
X
...
OU X d
3
X X d
2
X X X d
1
X d
0 X fusible intact
Les ROMs sont écrites en usine selon l'application voulue et sont figées (pas d’effacement ni réécriture des données).
Dans une ROM la matrice ET est fixée et la matrice OU est programmable.
2. 20
Capacité d'une ROM : couramment au minimum de l'ordre de 16 KOctets = 214 Octets

→ m = 14 (14 entrées d'adresse)
→n=8 (8 sorties de données)
Rapidité d'une ROM : de l'ordre de 100 ns (dépendant de la technologie)
2.3. PROM - EPROM (Programmable ROM - Erasable PROM)

PROM : ROM à programmer par l'utilisateur
EPROM : PROM effaçable (aux UV (UltraViolets)) et reprogrammable
EEPROM : EPROM effaçable non pas aux UV mais électriquement.
Dans une PROM (ou une EPROM, ou une EEPROM) la matrice ET est fixée et la matrice OU est programmable.
ET fixée
a fusible remplacé par une liaison

3
a X fusible intact
2
a
1
a
0
...
OU X X X d
3
programmable X X X d
2
X X X d
1
X X X d
0
2.4. PAL / GAL (Programmable / Gate Array Logic)

Les réseaux PALs et GALs ont une structure opposée à celle d'une PROM.
La matrice ET est programmable. La matrice OU est fixée.
Utilisation des circuits PALs
Un circuit PAL peut à lui seul assurer toutes les fonctions combinatoires conventionnelles.
→ on peut à l'aide d'un réseau PAL réaliser plusieurs portes élémentaires et ainsi remplacer plusieurs circuits intégrés.
Exemples d’application :
a) Réalisation des portes élémentaires à l'aide d'un réseau PAL
Soit le réseau PAL suivant, programmé pour figurer les portes combinatoires représentées :
PAL 12H6
C 1 20 VCC
D 2 19 A
F 3 18 B
G 4 17 E
M 5 16 H
N 6 15 O
P 7 14 R
Q 8 13 L
I 9 12 K
GND 10 11 J
L'état interne de la matrice ET est alors la suivante :
2. 21
0 1 2 3 4 5 6 7 8 9 12 13 16 17 20 21 24 25 26 27 28 29 30 31
1
C
2 19
D A
8 X
9 18
X B
10 X
11 X
3
F
16 X X 17
E
17 X
G 4
24 16
X H
25 X
5
M
32 15
X X O
33 X
6
N
40 X X 14 R
41 X X
7
P
48 X
49 13 L
X
50 X
51 X
8 12 K
Q
11
9 J
I
0 1 2 3 4 5 6 7 8 9 12 13 16 17 20 21 24 25 26 27 28 29 30 31
Légende Fusible intact Tous fusibles intacts Fusible détruit
X X
2. 22
b) Réalisation d'un générateur de parité
A
B
C
D
A
B
C
D
A
B
C
D
A
B
C
D
Y
A
B
C
D
A
B
C
D
A
B
C
D
A
B
C
D
Y = A B C D + A B C D + A BC D + A BC D + A BC D + ABC D + AB C D + AB C D
c) Réalisation d'un multiplexeur 4 vers 1
S1
S
0
D0
S1
S
0
D1
Z
S1
S
0
D2
S1
S
0
D3
Z = S1 S 0 D0 + S1 S 0 D1 + S1 S 0 D2 + S1 S 0 D3
L’état interne des fusibles est donné ci-après :
2. 23
A
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
0 X X X X
1 XX X X
2 X X X X
3 XX X X Y
4 X X X X
5 X X X X
6 XX X X
7 X X X X
8
9 X X X
10 X X X
11 X X X Z
12 X X X
13 X
14 X
15 X
16 X
17 X
18 X
19 X NC
20 X
21 X
22 X
23 X
D
0
24 X
25 X
26 X
27 X NC
28 X
29 X
30 X
31 X
D
1
32 X
33 X
34 X
35 X NC
36 X
37 X
38 X
39 X
D
2
40 X
41 X
42 X
43 X NC
44 X
45 X
46 X
47 X
D
3
48 X
49 X
50 X
51 X NC
52 X
53 X
54 X
55 X
S
1
56 X
57 X
58 X
59 X NC
60 X
61 X
62 X
63 X
S D
0
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 1617 18 19 20 2122 23 24 25 26 27 28 29 30 31
Légende Fusible intact Tous fusibles intacts Fusible détruit Non Connecté
X X NC
2. 24
2.5. PLA (Programmable Logic Array) ou PLD (Programmable Logic Device) ou CPLD (Complex PLD)
ou EPLD (Erasable PLD)
Dans un réseau PLA, les matrices ET et OU sont toutes les deux programmables.
2.6. FPGA (Field Programmable Gate Array)
Composés d'une matrice ET programmable, les réseaux FPGA n'ont pas de matrice OU. Chaque produit est relié
directement à une sortie. La densité peut atteindre le million de portes logiques par circuit FPGA.
Utilisation des FPGAs

Le FPGA est un opérateur programmable spécialisé dans le décodage.
Exemple : Décodage des adresses fournies par un microprocesseur (microprocesseur MOTOROLA 6809)
Bus de données
Initialisation RESET
Décodage 6809
erreur
Horloge EXTAL
IRQ
Bus d'adresses R/W
E
E
Décodage
F0
CS ROM
(E000 FFFF)
8 KOctets
F1 R/W
CS RAM
(0000 03FF)
1 KOctet
R/W
CS ACIA
F2
(1008 1009)
A0 2 Octets IRQ
A0
E
R/W
F3
CS PIA 2
A1 A 1 (1004 1007)
A0 A 0 4 Octets IRQ
R/W
F4
CS PIA 1
A1 A1 (1000 1003)
A0 A0 4 Octets IRQ
2. 25
Table du FPGA
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0

↓ ↓
Sorties Niveau actif Variables d'entrée
I 0 I1 I2 I3 I 4 I5 I6 I7 I8 I9 I A I B IC I D I E I F
F0 0 1 1 1 × × × × × × × × × × × × × décodage ROM
F1 0 0 0 0 0 0 0 × × × × × × × × × × décodage RAM
F2 0 0 0 0 1 0 0 0 0 0 0 0 0 10 0× décodage ACIA
F3 0 0 0 0 1 0 0 0 0 0 0 0 0 0 1× × décodage PIA 1
F4 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 × × décodage PIA 2
F5 − −−−−−−−−−−−−−−−−−−−−
F6 − −−−−−−−−−−−−−−−−−−−− Non utilisé
F7 − −−−−−−−−−−−−−−−−−−−−
F8 − −−−−−−−−−−−−−−−−−−−−
Légende : 0 : Niveau bas - : Etat initial des fusibles

1 : Niveau haut × : Variables n'étant pas utilisées.
2.7. RAM (Random Access Memory)
Par opposition aux ROMs, les mémoires vives (appeléées RAM) peuvent être lues et écrites. Contrairement aux
PROMs, leur écriture n'est pas définitive dans le sens où le contenu des RAMs est perdu à l'extinction de l'alimentation
électrique.
Le boîtier des RAMs possède, en plus de celui des ROMs, une entrée R W (Read/Write) :
R W = 1 → lecture
R W = 0 → écriture
On distingue : - les RAMs statiques, constituées de Bascules élémentaires (Bascules D (cf. logique séquentielle)),
- les RAMs dynamiques, constituées de condensateurs (intégrables à plus grande échelle) mais qu’il
est nécessaire de rafraîchir périodiquement pour en garder le contenu.
- les mémoires flash rapides et ne nécessitant pas d’alimentation pour sauvegarder leur contenu.
2.8. ASIC (Application Specific Integrated Circuit) (Composant spécifique, dédié)
Un composant ASIC est développé spécifiquement pour une application analogique, numérique ou mixte, et destiné à
une exploitation en nombre assez important. Quelques millions de portes peuvent être intégrées dans un ASIC. Des
formats de bibliothèques d’ASICs sont développés (ALFAdvanced Library Format, OVI Open Verilog International).
Leur rendement économique vaut à la condition d’une production à grande échelle.
2.9. Conception de PLD, de FPGA
Des langages (compilateurs) de conception (≡ spécification), de simulation et de programmation de ces composants ont
été développés (langage VHDL, Verilog, C ...).
2.10. Application
Le synoptique d’une application monétique d’une carte à puce (avec ou sans contact) est présentée à titre d’exemple.
2. 26
Borne de paiement
(sans contact)
Borne de chargement des droits
Terminal de paiement
Interface Entrée/Sortie
Unité Centrale
RAM
Mémoire de travail
Données Adresses
(ROM)
Système d'Exploitation
mécanisme de sécurité
(EEPROM - RAM)
Informations relatives au
porteur et à l'application
Carte à puce
__________
2. 27
TD 2. LOGIQUE COMBINATOIRE 2
Transcodage
1. Codeur de parité décimale (Transcodeur)
Donner le schéma de réalisation du codeur dont la sortie est à 0 si l’entrée N (chiffre entre 0 et 9 codé en BCD) est
paire et 1 sinon.
2. Transcodeur BCD - 7 segments

On désire afficher un chiffre de 0 à 9 codé en BCD (Décimal Codé Binaire) sur 4 bits ABCD à l’aide d’un
afficheur 7 segments (A est le bit de plus fort poids ≡ MSB). L’affichage se fait de la façon suivante :
a
f b
g
e c
d
0 1 2 3 4 5 6 7 8 9
ABCD = 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001
a) Ecrire la table de transcodage.

b) Donner la fonction logique associée au segment a.
c) Donner la structure de réalisation du transcodeur.
Multiplexage
3. Multiplexeur pour fonction logique
Un multiplexeur peut matérialiser une fonction logique quelconque: Ex: f 2 (a, b ) = a + b . Schéma de réalisation ?
Transmission
4. Construction d'un code détecteur d'erreur
Les mots-code utilisés dans les transmissions numériques ont la structure générale suivante :
m bits d'information k bits de contrôle
Le système de détection d'erreur le plus simple consiste à n'utiliser qu'un seul élément binaire de contrôle (k = 1).
Cet élément est déterminé de telle sorte que le nombre de 1 parmi les (m+k) bits d'information est pair (cas du
contrôle de parité, dit encore de parité paire), ou impair (cas du contrôle de parité impaire dit encore de parité
impaire).
a) Emission : Déterminer un système capable de calculer cet élément de contrôle dans le cas m = 3 et k = 1 avec un
contrôle de parité impaire.
b) Réception : Déterminer un système capable de détecter une erreur (1 seul bit modifié au maximum) de
transmission dans ce même cas de figure : (on suppose que les bits de contrôle ne sont pas modifiés)
détecteur
m2 m1 m0 k1 m ′2 m1′ m ′0 k 1 T
d'erreur
perturbation
Emission Réception
TD 2. 1
5. Système de transmission numérique avec correction d'une erreur

Dans un système de transmission, on veut une certaine sécurité, c'est à dire être capable de détecter et de corriger
une erreur. Pour cela on utilise un codage particulier appelé « code de Hamming ».
Pour transmettre les quatre éléments binaires correspondant à un chiffre du système décimal, on ajoute trois
éléments binaires pour assurer des contrôles de parité. Soient k 1 , k 2 , k 3 les trois bits de contrôle et m1 , m2 ,
m3 et m4 les quatre bits du message utile. La position relative des bits k i et m j est donnée par le tableau :
Numéro du bit 1 2 3 4 5 6 7
k1 k2 k3 m1 m2 m3 m4
On effectue trois tests de parité pour la détection de l’erreur :
- le test de parité (test T1 sur k 1 ) se fait sur les bits : 1, 4, 5, 7
On rappelle que le résultat d’un test de parité est égal à 0 si le nombre de 1 dans la zone considérée est pair (parité
paire). La disposition est choisie de telle façon que le nombre binaire (T3T2T1)2 formé par les résultats des tests T1,
T2 et T3 donne la position du bit erronné.
1. Donner le schéma du dispositif « émetteur » permettant de générer les bits k 1 , k 2 et k 3 .

2. Donner le schéma du dispositif « récepteur » permettant de générer les bits T1, T2 et T3 .
3. Proposer un dispositif simple réalisant la correction du bit erroné (1 seul bit au maximum peut être erroné ; on
suppose que les bits de contrôle ne sont pas modifiés).
Perturbations
k1 T1
Emetteur k2 Récepteur T2
m k3 T3
1
m
2 m1 m'1 m'1
m
3 m
m m2 m'2 m'2 Correcteur 1
4 m
2
m3 m'3 m'3 m
3
m
m4 m'4 m'4 4
Code de Hamming (pour 0 ≤ N ≤ 9)

N k 1 k 2 k 3 m1 m2 m3 m4
0 0 0 0 0 0 0 0
1 1 1 1 0 0 0 1
2 0 1 1 0 0 1 0
3 1 0 0 0 0 1 1
4 1 0 1 0 1 0 0
5 0 1 0 0 1 0 1
6 1 1 0 0 1 1 0
7 0 0 1 0 1 1 1
8 1 1 0 1 0 0 0
9 0 0 1 1 0 0 1
Exemple
Message émis N = 4 Perturbations Message reçu
k1 1 1 T1 1
Emetteur k2 0 0 Récepteur T2 0
m k3 1 1 T3 1
1
m
2 m1 0 0
m
3 1 erreur
m m2 1 0
4 X
m3 0 0
m4 0 0
(T3T2T1)2 = (101)2 = (5)10
Conclusion : le bit 5 (soit m2 ) est erronné.
__________
TD 2. 2
TD 2 ANNEXE. LOGIQUE COMBINATOIRE 2

Codage
1. Codeur BCD (déjà fait en cours)
Donner le schéma de réalisation du codeur en BCD (≡ Binary Coded Decimal) d'un chiffre N compris entre 0 et 9.
→ codeur à 10 entrées : N 0 → 9 et 4 sorties : A B C D (A : MSB (Most Significant Bit))
Décodage
2. Décodeur BCD (déjà fait en cours)
Donner le schéma de réalisation du décodeur d'un mot écrit en BCD sur 3 bits : e2 e1 e0 .
→ décodeur à 3 entrées : e2 e1 e0 et 8 sorties : s0 à s7 ( e0 : LSB (Less Significant Bit))
3. Décodeur d’adresses (déjà fait en cours)

16
Soit un microprocesseur délivrant une adresse sur 16 bits. Sa capacité d'adressage est donc : 2 = 65 536 mots
de la mémoire.
Il est commode de partager cette mémoire en 64 pages de 1 024 mots, chaque page pouvant correspondre à un
boîtier mémoire.
La sélection du numéro de page, donc du boîtier correspondant (Chip Select CS) est effectuée par le décodage des
6 bits de poids fort parmi les 16 bits.
Les 10 bits restant permettant la sélection interne d'un mot mémoire : (de 8 bits par exemple)
Adresse 16 bits
10
A CS 8
0 Boîtier
10 mémoire
n° 0
10 Mot mémoire 8 bits

A CS 8
9
Boîtier
mémoire 1 0 0 1 1 0 0 1
A
10 6 n° 1
Légende :
A
15 n
Décodeur 10 ...
ou n fils
d'adresses 8
CS Boîtier (Bus)
mémoire n
n° 63
Donner la structure du décodeur d'adresses.
Transcodage
4. Transcodeur BCD / partie entière (déjà fait en cours)
Soit N écrit en BCD sur 4 bits ABCD. On désire obtenir en sortie du transcodeur un mot M de 3 bits XYZ
représentant en code BCD la partie entière de la moitié du nombre N. Donner le schéma de réalisation du
transcodeur. (A et X : MSBs (Most Significant Bits))
5. Transcodeur hexadécimal - 7 segments

On désire afficher un caractère hexadécimal de 0 à F (0 à 9 puis A à F) codé en hexadécimal sur 4 bits ABCD à
l’aide d’un afficheur 7 segments (A est le bit de plus fort poids). L’affichage se fait de la façon suivante :
a
f b
g
e c
d
0 1 2 3 4 5 6 7 8 9 A B C D E F
a) Ecrire la table de transcodage.
b) Donner la fonction logique associée au segment a.
c) Donner la structure de réalisation du transcodeur.
TD 2. 3
6. Transcodeur SVA / Cà2

Soit N écrit en code SVA (Signe et Valeur Absolue) sur 3 bits ABC. On désire obtenir en sortie du transcodeur un mot
M de 3 bits XYZ représentant N en code Cà2 (Complément à 2). (A et X : MSBs (Most Significant Bits))
N Code SVA → Code Cà2

ABC XYZ
+3 011 011
+2 010 010
+1 001 001
+0 000 000
-0 100 000
-1 101 111
-2 110 110
-3 111 101
-4 - 100
Multiplexage
7. Multiplexeur de mot (déjà fait en cours)
Donner le schéma de réalisation du circuit de sélection d'un mot de 3 bits parmi 4 mots de 3 bits.
8. Multiplexeur pour fonction logique

Soit la fonction logique y définie par sa table de Karnaugh. Utiliser un mutliplexeur pour engendrer y :
y a b 00 01 11 10
cd
Remarque : il est aussi possible d'utiliser un MUX 4 -> 1
00 0 0 1 1
MUX MUX
01 0 0 0 0 4 1
16 1 s=y
11 1 1 0 0
10 1 1 0 0 s=y
9. Multiplexeur pour conversion parallèle / série (déjà fait en cours)

Donner le chronogramme de la séquence A1 A0 à envoyer sur les entrées d'adresses du multiplexeur pour convertir
le mot D3 D2 D1 D0 de parallèle en série.
Démultiplexage
10. Démultiplexeur pour conversion série / parallèle (déjà fait en cours)
Même question que précédemment pour convertir la séquence D0 D1 D2 D3 de série en parallèle.
Quelle fonction est en plus nécessaire ?
TD 2. 4
Circuits arithmétiques
11. Addition - Comparaison - Parité (déjà fait en cours)
Addition
1. Soient 2 bits a et b. Donner le circuit élémentaire réalisant la somme arithmétique entre a et b (appelé demi-
additionneur) : (1/2 ADD).
2. Soit en plus de a i et bi , le bit ri figurant la retenue de la somme élémentaire précédente entre ai −1 et bi −1
lorsque l'on désire faire la somme de 2 mots A = a n −1 a n − 2 L a 0 et B = bn −1 bn − 2 L b0
a) Donner le circuit additionneur complet (ADD) entre ai bi et ri .
b) Donner l'additionneur à propagation de retenue entre les mots A et B.
c) Donner l'additionneur à retenue anticipée (plus rapide) entre les mots A et B.
Comparaison
3. Soient 2 nombres A = a 3 a 2 a1 a 0 et B = b3 b2 b1 b0 .
Donner le circuit dont la sortie vaut 1 si les nombres A et B sont égaux.
Parité
4. On appelle parité d'un mot binaire N le nombre de 1 contenus dans ce mot : le mot a une parité paire si ce
nombre de 1 est pair. Afin de rendre les transmissions numériques plus robustes au bruit, on adjoint à N (et
à chaque mot transmis) un bit dit de parité, dont la valeur est telle que le mot global formé de N et de ce bit
de parité, ait une parité paire.
Donner le circuit générant ce bit de parité.
__________
TD 2. 5
TP 2. LOGIQUE COMBINATOIRE 2
- Oscilloscope
- Générateur de signaux Basses Fréquences (GBF)
&&& &&&
- Multimètre
- Câbles : - 1 T, 1 BNC-BNC, 1 BNC-Banane, 1sonde oscilloscope, 6 fils Banane, petits fils.
- 1 afficheur 7 segments à cathodes communes :
Réf.: HDSP-5503 (10 mA) ou HDSP-7513 (2 mA).
- (1 minuterie NE 555 (circuit compatible TTL et CMOS))
- 5 LEDs rectangulaires (4 Vertes + 1 Rouge)
- 5 mini-interrupteurs
Circuits logiques de la famille CMOS 4000 :
- 1 4030 : 4 XOR à 2 entrées
- 1 4071 : 4 OR à 2 entrées
- 1 4081 : 4 AND à 2 entrées
- 1 4511 : Transcodeur BCD / 7 segments
- 1 4520 : Compteur binaire
- 1 MUX 4→1
- 1 DEMUX 1→4
2. Notation du TP
3. Etude Théorique
Additionneurs - Codeurs - Comparateurs

3.0. Technologie
2 grandes familles se dégagent principalement :
- la famille TTL (séries 74 et 54) qui matérialise un 1 logique par une tension de + 5 Volts (à ≈ 1 Volt près)
- la famille CMOS (séries 4000 et 40000) qui tolère des tensions supérieures, mais pour laquelle on code
en général également un 1 logique par une tension de + 5 Volts.
Dans les 2 cas, le 0 logique est matérialisé par une tension nulle (à ≈ 1 Volt près).
On rappelle qu’une entrée d’un circuit laissée « en l’air » (≡ non connectée) se comporte comme une antenne, et prendra donc généralement le niveau
logique 1 (du fait du rayonnement électromagnétique) ou bien le niveau logique 0 en cas de réception faible. Il est donc nécessaire de fixer les
potentiels des entrées des portes utilisées pour les contrôler.
Ne pas oublier qu’une porte logique dont la sortie est au niveau logique haut (1) se comporte comme toujours comme un générateur de tension avec
résistance interne. Le niveau 1 (+ 5 Volts) est maintenu tant que le courant de sortie ne dépasse pas l’ordre de la dizaine de mA, suffisant pour
attaquer une LED par ex.
On pourra intercaler une résistance (≈ 1 kΩ) de limitation de courant entre la sortie à visualiser et la LED, ou connecter
directement la LED à la sortie du circuit logique, la résistance interne de la porte logique faisant office de limiteur de
courant sans perdre le niveau logique (pour une LED connectée en sortie).

TP 2. 1
3.1. Les additionneurs

a) Demi-additionneur
Soient an et bn 2 bits à additionner.
L'expression binaire de (an + bn ) s'écrit (rn , sn) où rn représente la retenue générée de l'opération et sn la
somme.
a s
n n
1/2 ADD
bn rn
- Donner la table de vérité du demi-additionneur (i.e. pas de prise en compte de l’éventuelle retenue rn-1
issue d’un étage additionneur précédent dans le cadre d’une addition de 2 mots binaires).
- Tracer le tableau de Karnaugh des deux fontions rn et sn.
- Donner les fonctions logiques correspondantes rn et sn en utilisant de préférence des portes OUX.
- Donner le schéma symbolique de réalisation.
b) Additionneur complet
Soient an et bn 2 bits à additionner en tenant compte ici de la retenue précédente rn-1 issue d’un étage
additionneur précédent (dans le cadre d’une addition de 2 mots binaires).
an s
n
b ADD
n rn
r n-1
- Donner la table de vérité de l’additionneur complet.

- Tracer le tableau de Karnaugh des deux fontions rn et sn.
- Donner les fonctions logiques correspondantes rn et sn en faisant de préférence apparaître des portes
OUX plutôt qu’en simplifiant les fonctions au maximum.
c) Additionneur de 2 mots de 2 bits

Soient 2 mots de 2 bits A = a1 a0 et B = b1 b0 à additionner (a1 , b1 : MSB). En utilisant les résultats
précédents, donner les expressions des sorties et de la retenue générée : s1 s0 et r1 de l’additionneur de 2
mots de 2 bits (s1 : « MSB ») après avoir établit sa table de vérité.
a r
1 1
A ADD_MOT
a
0 s S
2 mots 1
b
B
1 de 2 bits s
0
b
0
3.2. Les codeurs

Rappels
Un code est la représentation d’un nombre tel qu’à chaque nombre corresponde une configuration et une
seule, et qu'à chaque configuration ne corresponde qu'un seul nombre.
En général, le codage d'un nombre décimal s'effectue en codant chaque chiffre qui le compose. Le nombre
codé est obtenu en juxtaposant leurs représentations.
Pour coder en binaire les chiffres de 0 à 9, il faut au moins 4 bits. Il existe de nombreuses possibilités pour
coder ces chiffres. Cependant, seuls quelques uns revêtent une grande importance.
Le transcodage est une opération qui consiste à passer d'un code à un autre code.
TP 2. 2
Transcodeur BCD - 7 segments

Un afficheur 7 segments est constitué de 7 LEDs ayant toutes un point commun : l'anode (A) ou la cathode
(C). Si l’afficheur est à anodes communes, il est nécessaire d’inverser (≡ de complémenter) le signal à
afficher pour qu’une LED allumée corresponde à un 1 logique.
a
f b
g
e c
- Donner la table de vérité d'un transcodeur permettant de passer du code BCD (Décimal Codé Binaire) au
code permettant l'affichage sur 7 segments a à g d’un mot ABCD de 4 bits (A : MSB).
- Tracer les tableaux de Karnaugh de chaque segment en simplifiant les fonctions au maximum, et en
faisant apparaître si-possible des OU exclusifs.
- En déduire les fonctions correspondantes.
- Donner le schéma symbolique de réalisation du transcodeur.
3.3. Les comparateurs

On désire réaliser un montage permettant de comparer 2 mots binaires de 2 bits A = a1 a0 et B = b1 b0
(a1 , b1 : MSB).
Ce montage doit permettre d'identifier les 3 cas suivants : A > B, A = B, A < B.
- Donner la table de vérité du montage.
- Tracer les tableaux de Karnaugh des 3 fonctions de comparaison en les simplifiant au maximum.
- Donner les fonctions correspondantes.
- Donner le schéma symbolique de réalisation du comparateur.
Multiplexeur - Démultiplexeur
3.4. Multiplexeur
a) Rappeler la définition d’un multiplexeur à 4 entrées de données D3 D2 D1 D0 , 2 entrées d’adresses A1 A0
(D3 et A1 sont les MSB) et de sortie s.
b) Donner sa table de vérité.
c) Donner l’équation de la sortie.
d) Etablir le schéma logique permettant de le réaliser en utilisant exclusivement des portes logiques ET 4
entrées, OU 4 entrées et NON plutôt que d’utiliser un multiplexeur tout fait.
e) Proposer un schéma, à base d’une minuterie NE 555 monté en oscillateur carré et d’une bascule D,
permettant de réaliser dans le montage de la figure 3, la sélection automatique des adresses dans la
séquence : A1 A0 = 00 → 01 → 10 → 11 → ...
notée : 1 → 2 → 3 → 4 → ...
avec une fréquence de changement d’adresse (passage de 1 à 2 , de 2 à 3 , ...) d’environ 1 Hz.
(On pourra s’aider en traçant préalablement le chronogramme des variables A0 et A1 supposées
initialement à l’état bas).
a) Rappeler la définition d’un multiplexeur à 4 sorties de données D3 D2 D1 D0 , 2 entrées d’adresses A1 A0
(D3 et A1 sont les MSB) et d’entrée e.
b) Donner sa table de vérité.
c) Donner l’équation des sorties.
d) Etablir le schéma logique permettant de le réaliser en utilisant exclusivement des portes logiques ET 4
entrées et NON plutôt que d’utiliser un démultiplexeur tout fait.
TP 2. 3
4. Etude Expérimentale
4.0. Test des composants
En connectant le mini-interrupteur alternativement à la masse et au + 5 Volts, on obtient ainsi des transitions franches
permettant de simuler une horloge lente de test des composants synchrones (compteur ...).
Tester chaque module d’un circuit séparément des autres modules.
Additionneurs - Codeurs - Comparateurs

4.1. Les additionneurs
a) Demi-additionneur (facultatif)
Soient a1 et b1 2 bits à additionner.
a s
1 1
1/2 ADD
b r
1 1
Simuler le montage suivant [en simulation numérique, remplacer l’ensemble (résistance-LED) par un simple logic display)] :
1/2 ADD
a s
1 1
=1
b1 1 kΩ
r
1
&
1 kΩ
Vérifier la table de vérité du montage.
b) Additionneur complet
Soient a1 et b1 2 bits à additionner en tenant compte ici de la retenue précédente r0.
a1
s1
b1 ADD r1
r0
Réaliser le montage suivant (simulation) : [en simulation numérique, remplacer l’ensemble (résistance-
LED) par un simple logic display)]
ADD
a s
1 1
=1
b1 =1
1 kΩ
r
0
r
1
& ≥1
1 kΩ
&
TP 2. 4
c) Additionneur de 2 mots de 2 bits (simulation) (facultatif)

Soient 2 mots de 2 bits A = a1 a0 et B = b1 b0 à additionner (a1 , b1 : MSB).
a1 r1
A ADD_MOT
a0
s S
2 mots 1
b
B
1 de 2 bits s
0
b
0
Le schéma synoptique suivant utilise avantageusement les étages précédents demi-additionneur et additionneur :
ADD_MOT
a s
0 0
b 1/2 ADD r
0 0
S
r
0 s
1
a ADD
1 r
1
b
1
Réaliser le montage suivant (simulation) : [en simulation numérique, remplacer l’ensemble (résistance-LED) par un simple logic display)]
ADD_MOT
1/2 ADD
a s 1 kΩ
0 0
=1
b0
r
0
&
ADD
s 1 kΩ
1
=1
a
1
=1
b1 &
r 1 kΩ
1
≥1
&
TP 2. 5
4.2. Les codeurs

a) (facultatif) - Vérifier le bon fonctionnement du transcodeur BCD/7 segments déterminé dans la partie théorique pour le seul segment a)
(simulation).
b) - Comparer avec le transcodeur BCD/7 segments tout fait pour lequel on câblera (simulation) tous les segments
(a à g). (Télécharger au préalable le datasheet du circuit Transcodeur BCD/7 segments).
L’afficheur 7 segments (à cathodes communes) sera connecté directement aux sorties du transcodeur ou des portes
logiques sans intercaler de résistances de limitation de courant dans les LEDs de l’afficheur, la limitation se faisant
déjà par la résistance interne du transcodeur ou des portes.
4.3. Les comparateurs

a) - (facultatif) Comparer, à l’aide du simulateur, avec le montage suivant, réalisant la même opération de
comparaison, mais pour
lequel les fonctions logiques décrivant les sorties n’ont pas été simplifiées au maximum (ne pas utiliser les LEDs témoins pour
la simulation) :
[en simulation numérique, remplacer l’ensemble (résistance-LED) par un simple logic display)]
A = a1 a 0 (a1 : MSB)
a1
B = b1b0 (b1 : MSB)
a1 ⊕ b1
b1
A>B 1 kΩ
A<B 1 kΩ
a0
A =B 1 kΩ
a 0 ⊕ b0
b0
Note : Plutôt que d’utiliser des portes à 3 entrées, on pourra utiliser des portes à 2 ou 4 entrées :
1
b) - (facultatif) Utiliser le simulateur numérique pour tester le montage établi en cours.
TP 2. 6
Multiplexeur - Démultiplexeur
4.4. Multiplexeur
Schéma de principe :
D0
Générateur GBF Compteur D1
H s
H: binaire D2 MUX 4 > 1
incrémental D3
Fréquence 4 Hz
R
D 0 = H divisée par 2 R R R R A1 A0
D 1 = H divisée par 4
L
D 2 = H divisée par 8 L0 L1 L2 L3 Figure 3
D 4 = H divisée par 16 R = 1 kΩ
Simuler le multiplexeur à 4 entrées réalisé selon le schéma vu en cours avec des portes élémentaires et l’insérer dans
le montage suivant :
Schéma de simulation :
D0
H D1
Pulser Data MUX 4 > 1 s
D2
sequencer D3 avec portes
D0 = H divisée par 2
D1 = H divisée par 4 A1 A0
D2 = H divisée par 8
D4 = H divisée par 16 logic switches Figure 3'
L
L0 L1 L2 L3
Oscilloscope =Instruments / Digital / Scope logic display logic display logic display
Horloge = Digital / Instruments / Pulser logic display logic display
Schéma du MUX 4 > 1 vu en cours :

D D D D
0 1 2 3
A
0
A
1
Un compteur binaire incrémental est un circuit séquentiel dont le mot de sortie D3 D2 D1 D0 (D3 = MSB)
est incrémenté (ou décrémenté s’il s’agit d’un décompteur ou compteur décrémental) à chaque fois que
l’entrée d’horloge H est active (activation sur front ou sur niveau).
Le compteur utilisé, à synchronisation sur front montant de H, incrémente le mot D3 D2 D1 D0 à chaque
front montant de H. Le comptage s’effectue de façon circulaire : ainsi au mot 1111 succède le mot 0000 puis
0001, 0010, 0011 ...
L’état initial du compteur peut être, si on le désire, mais ça n’est pas nécessaire dans l’utilisation que l’on
fait ici, réglé au mot voulu, 0000 par exemple.
a) En essayant les différentes combinaisons d’adresses, vérifier le bon fonctionnement du multiplexeur en
comparant la sortie s à l’entrée de donnée sélectionnée.
b) (facultatif) Compléter le montage par le circuit de sélection automatique des adresses avec comme valeurs de composants de la minuterie
montée en astable : RA = 1 kΩ, RB = 1 MΩ et C = 1 µF.
TP 2. 7
Schéma de principe :
D0
Générateur GBF D1
H e
H: DEMUX 1 > 4 D2
Fréquence 2 Hz D3
R
A1 A0 R R R R
L
R = 1 kΩ L0 L1 L2 L3
Figure 4
Simuler le démultiplexeur à 4 sorties réalisé selon le schéma vu en cours avec des portes élémentaires et
l’insérer dans le montage suivant :
Schéma de simulation :
D0
H e DEMUX 1 > 4 D 1
Pulser
avec portes D 2
D3
A1 A0
logic switches
L Figure 4'
L0 L1 L2 L3
logic display
logic display logic display
Oscilloscope =Instruments / Digital / Scope logic display logic display
Horloge = Digital / Instruments / Pulser
Schéma du DEMUX 1 > 4 vu en cours :

A
0
A
1
D D D D
0 1 2 3
a) En essayant les différentes combinaisons d’adresses, vérifier le bon fonctionnement du démultiplexeur

en comparant une donnée de sortie à l’entrée e.
b) (facultatif) Compléter le montage par le circuit de sélection automatique des adresses avec les mêmes valeurs de composants de la
minuterie montée en astable : RA = 1 kΩ, RB = 1 MΩ et C = 1 µF.

ANNEXE : DOCUMENTATION DES COMPOSANTS
TP 2. 8
ANNEXE
- LED
A K
A K
Anode Cathode
- Brochage de l'afficheur 7 segments (cathodes communes K): Réf.: HDSP-5503 (10 mA) ou HDSP-7513 (2 mA)
g f GND a b
Sortie Commande segment
Sortie Commande segment g
...
10 9 8 7 6 Sortie Commande segment b
a Sortie Commande segment a
a b ... g
f g b
K
e c
d p
1 2 3 4 5
GND : masse (Cathodes K communes)
e d GND c p (Les pins 3 et 8 sont connectées de façon interne)
- Minuterie NE 555 montée en astable ( ≡ oscillateur) CI NE 555 ou équivalent (SN 72555 ou SFC 2555)
Vcc
RA Vcc = + 5 Volts
R
B
8 4 7 C1 = 10 nF
(Sortie) vs 3
NE 555
5 1 6 R doit être différent de 0
2 A
+ +
C
C1 -
-
L'allure du signal de sortie est la suivante :

vs
Vcc
0 t
tH tB
T
Sachant que : tH correspond à la charge de C à travers R A + R B ( ): t H = 0.693 ( R A + R B ) C

tB correspond à la décharge de C dans R B : t B = 0.693 R B C
(
T = t H + t B = 0.693 R A + 2 R B C : période de v s ( t ) ) f = 1/T ≈
1.44
( R A + 2 R B )C
: fréq. de v s ( t )
tH R + RB
Rapport cyclique de v s ( t ) : R0 = × 100 % = A 50 % < R0 < 100 %
T R A + 2 RB
R0 = 50 % pour R B >> R A R0 = 100 % pour R B = 0
__________
TP 2. 9
Electronique Numérique 3. Logique séquentielle 1
3. LOGIQUE SEQUENTIELLE 1
1. RAPPELS
Système logique
p entrées Système Logique m sorties

ei sj
p m
1≤ i ≤ p 1≤ j ≤ m
Système logique combinatoire

n
A l’instant discret n, une sortie s j , notée s j , d’un système logique combinatoire ne dépend que de ses entrées
e1n ,..., e pn au même instant : (la seule connaissance des entrées suffit à déterminer les sorties)
s nj = f (e1n ,..., e pn ) (1 ≤ j ≤ m )
Entrées logiques Système Logique

Sorties logiques
ei ≡ ein Combinatoire
p m
s j ≡ s nj
1≤ i ≤ p
1≤ j ≤ m
Exemple
e
1 s = e + e
≥1 1 1 2
e
2
Système logique séquentiel (≡ système logique combinatoire bouclé)

n n n
A l’instant discret n, une sortie s j d’un système logique séquentiel dépend de ses entrées e1 ,..., e p mais aussi de
n −1
l’état antérieur des sorties ( s1 ,..., smn−1 ) qui peuvent être considérées comme des entrées secondaires, alors que les
n n
entrées e1 ,..., e p sont appelées primaires. (Notion de mémoire, car les systèmes séquentiels sont bouclés, ou encore
récursifs) : (la seule connaissance des entrées (primaires) ne suffit pas à déterminer l’état des sorties)
s nj = f (e1n ,..., e pn , s1n −1 ,..., smn−1 ) (1 ≤ j ≤ m )
p m1
Entrées logiques
n Sorties logiques
e i
Système Logique
m2 s nj
Séquentiel
1≤ i ≤ p 1≤ j ≤ m
s nj −1 m = m1 + m2
Sorties logiques antérieures
Exemple
e
1
e
1 s t
≥1 1 s
1
t
Supposons s1 = 0 initialement (état initial lié à la technologie employée) → s1 = mémorisation de ( e1 = 1)

(dès que e1 passe à 1, s1 passe à 1 et y reste ensuite ∀ e1 ).
Définition
Bascule : circuit séquentiel dont les sorties possèdent 2 états stables, ces sorties étant complémentaires Q et Q .
(Bascule ≡ Bistable ≡ Flip- flop)
3. 1
2. EXEMPLE FONDAMENTAL : LA BASCULE RS
Soit le système séquentiel (bascule RS) : (R ≡ Reset ≡ Mise à 0 / S ≡ Set ≡ Mise à 1)

R
S ≥ 1 Q
≥ 1 Q'
pouvant être représenté plus simplement :

R
≥ 1 Q
≥ 1 Q'
S
Soit la séquence d'entrée suivante :

S
R 1 2 3 4 5 6
Supposons l’état initial suivant des sorties :Initialement : sortie Q au repos (Q = 0) et sortie Q’ = 1. On a :
Phase S R Q Observations (légende : → : passe à ≡ : reste à) Conclusion

Phase c 0 0 0 Etat initial stable : Q ≡ 0; Q’ ≡ 1; Mémorisation de l’état précédent
Q’ = Q
Phase d 1 0 1 S → 1 donc Q’ → 0 donc Q → 1; Set de Q (Mise à 1 de Q)
Etats stables Q’ = Q
Phase e 0 0 1 S → 0 donc Q’ ≡ 0 donc Q ≡ 1; Mémorisation de l’état précédent
Phase f 0 1 0 R → 1 donc Q → 0 donc Q’ → 1; Reset de Q (Mise à 0 de Q)
Phase g 1 1 0 S → 1 donc Q’ → 0 donc Q ≡ 0; Combinaison interdite, car
Etats stables Q’ ≠ Q
Phase h 0 0 Aléa de fonctionnement : l’état Q dépend de la rapidité relative entre les 2 portes,
car les 2 entrées S et R changent d’état simultanément.
(Si la porte NOR d’entrée R est plus rapide que celle d’entrée S, on a : Q = 1 et Q’ = 0.
Sinon on a : Q = 0 et Q’ = 1. Dans les 2 cas, Q’ = Q ).
Etats stables
- La combinaison d’entrées (S = 1, R = 1) de la phase g est à proscrire car elle ne conduit pas à Q’ = Q (les bascules
ont leurs sorties complémentées Q et Q ).
- Les configurations pour lesquelles les 2 entrées changent d’état simultanément (comme à la phase h) sont à proscrire
car elles conduisent à un aléa de fonctionnement.
3. 2
Table de vérité de la bascule RS :

(Qn représente l’état stable de Q à l’instant discret n;
Qn-1 représente l’état stable de Q à l’instant précédant la configuration d’entrée courante : c’est donc l’état précédent
de la sortie Q avant changement des entrées aux nouvelles valeurs que sont les valeurs courantes spécifiées.
Ce changement place Q à l’état Qn )
Restriction de fonctionnement : 1 seule des 2 entrées doit changer d'état à la fois. Si les 2 entrées changent
d’état en même temps (impossible cependant en asynchrone) → aléa pour
Q.
S R Qn Fonction Complémentarité
0 0 Qn-1 Mémorisation Q’ = Q
0 1 0 RESET (Mise à 0 de Q) Q’ = Q
1 0 1 SET (Mise à 1 de Q) Q’ = Q
1 1 Combinaison interdite car Q’ ≠ Q Q’ ≠ Q
Autre réalisation de la bascule RS avec des NAND :

S
& Q
& Q'
R
La combinaison interdite engendre Q = Q’ = 1, contrairement à la réalisation à portes NOR pour laquelle elle
engendre Q = Q’ = 0.
Symbole de la bascule RS
R Q
S
(Q’ n'est pas systématiquement représenté)
La bascule RS est l'élément de base de la logique séquentielle. C'est la seule bascule asynchrone.
Fonctionnement asynchrone :
En asynchrone, la sortie de la bascule change d'état uniquement en fonction des grandeurs d'entrée.
Le système livré à lui-même, est ainsi plus rapide que les sytèmes synchrones, mais il présente des temps de
propagation (≡ délais) difficiles à maîtriser → on préfère l'utilisation de systèmes synchrones.
Fonctionnement synchrone :
La prise en compte des entrées est conditionnée par une autorisation donnée par un signal d'horloge. Ainsi, les entrées
du système sont prises en compte (provoquant alors l’état de sortie correspondant) uniquement s’il y a autorisation par
l’horloge (l’horloge est alors dite active). Sinon (pas d’autorisation de la part de l’horloge), les entrées sont ignorées et
leur changement d’état ne peut entraîner le basculement de la sortie : celle-ci demeure à son état antérieur (mémoire).
3. 3
L’autorisation (≡ synchronisation) de l’horloge peut se faire de 3 façons : (exemple sur une bascule D)
- Synchronisation sur niveau : il suffit d'appliquer le niveau logique convenable, dit niveau actif, sur l’entrée
(≡ latch) d’horloge, pour que la sortie de la bascule puisse réagir aux entrées de données :
(H : signal d’horloge (noté aussi CK); D : entrée de donnée)
D Q D Q
H Q H Q
Synchro. sur niveau haut Synchro. sur niveau bas
( ≡ positive latch) ( ≡ negative latch)
- Synchronisation sur front : la sortie de la bascule réagira aux entrées de données à l’instant où se produit un
ou flanc ou transition front (≡ une transition d’état) de l’horloge.
(≡ edge triggered) Ce front actif peut être montant (≡ positif) ou descendant (≡ négatif) :
D Q D Q
H Q H Q
Synchro. sur front montant Synchro. sur front descendant
( ≡ positive edge triggered) ( ≡ negative edge triggered)
- Synchronisation par impulsion : une impulsion de synchronisation de l’horloge est composée de 2 fronts
(≡ pulse triggered) (l’un positif et l’autre négatif) : le 1er front sert à la synchronisation des
entrées, le 2nd front sert à la synchronisation des sorties.
Ce type de synchronisation est utilisé pour les systèmes maître-esclave).
D Q D Q
H Q H Q
Maître-esclave sur niveau (haut) Maître-esclave sur front (montant)
( ≡ positive pulse triggered) ( ≡ positive pulse edge triggered)
Un système constitué de plusieurs bascules synchrones est dit synchrone si toutes les bascules sont pilotées par une
horloge et si cette horloge est identique pour toutes les bascules.
3. LES BASCULES SYNCHRONES
3.1. La bascule RST (≡ bascule RS synchronisée)
Du fait de la synchronisation, elle constitue une amélioration de la bascule RS asynchrone.
Bien que plus lents que les systèmes asynchrones (il faut attendre la validation d’horloge pour prendre en compte les
données), les systèmes synchrones ont l’avantage d’introduire un certain déterminisme (prévision, régularité, maîtrise
des séquences) dans les traitements, et sont ainsi beaucoup plus utilisés que les systèmes asynchrones.
Exemple: Bascule RST synchronisée sur niveau haut de l’horloge T (bascule RST latch > 0):
Symbole
R Q
T
S
.T=0: la sortie ne change pas quelles que soient les entrées R et S.
C'est le fonctionnement en mémoire. La bascule n'est pas synchronisée.
.T=1: la bascule est alors synchronisée. Sa sortie respecte la table de fonctionnement de la
bascule RS (asynchrone) avec les mêmes restrictions.
Table de fonctionnement de la bascule RST synchronisée sur niveau haut de l’horloge T :
(X signifie indifféremment 0 ou 1 (valeur quelconque binaire))
Horloge T T S R Qn Fonction
Horloge T inactive 0 X X Qn-1 Mémorisation
Horloge T active 1 0 0 Qn-1 Mémorisation
Horloge T active 1 0 1 0 RESET (Remise à 0 de Q)
Horloge T active 1 1 0 1 SET (Mise à 1 de Q)
Horloge T active 1 1 1 Interdit
3. 4
Exemple de fonctionnement (bascule RST latch > 0)

Commandes non prises en compte
S
t
R
t
1 2 3 4 5
T
t
Q
synchronisé latch > 0
t
Mémoire Mémoire Mémoire
Mise à 1 Mise à 0
Le léger retard de Q par rapport à S et R témoigne du temps de réponse du circuit
Q
non synchronisé
t
Stop car combinaison interdite
Constitution (bascule RST latch > 0) (pour une RST latch < 0, il suffit de complémenter l’horloge)
Etant donné que pour la combinaison R = S = 0 avec T = 1, on a un fonctionnement indentique à la
combinaison T = 0 quels que soient R et S, il faut fabriquer deux variables r et s entrées d'une bascule RS
asynchrone telles que les tables de vérité suivantes soient vérifiées :
T S s T R r
}
0 0 0 0 0 0
0 1 0 0 1 0 Fonction mémoire
1 0 0 1 0 0
1 1 1 Mise à 1 1 1 1 Mise à 0
Ceci est facilement réalisé à l'aide d'une porte ET qui permet de bloquer les commandes R et S tant que T = 0.
Le schéma de la bascule RST synchronisée sur niveau haut de T peut donc être le suivant :
S s
& & Q
r &
&
R
Le circuit ET suivi de l'inverseur peut avantageusement être remplacé par un opérateur NAND.
3.2. La bascule D
Elle constitue un élément mémoire. Elle supprime la configuration interdite de la bascule RST . Elle possède 1 entrée de
donnée D (Data) et est réalisée à partir d'une bascule RST avec les entrées R et S liées par la relation : D = S = R .
Fonctionnement
Cette bascule dispose d'une seule entrée appelée D. Le signal de synchronisation peut être actif soit sur un niveau - la
bascule est alors appelée D latch - soit sur un front (bascule edge triggered). C est l’horloge de synchronisation.
Exemple
D Q D Q
C C
D latch > 0 D positive edge triggered

(= synchro. sur niveau haut) (= à front > 0 ou encore montant)
3. 5
Avec une seule entrée on ne peut trouver que deux modes de fonctionnement :
- le signal de synchronisation est actif, la sortie Q recopie l'entrée D.
- le signal de synchronisation n'est pas actif, la sortie Q ne change pas.
C'est le fonctionnement en mémoire. Lors du passage en position mémoire, la dernière valeur recopiée est mémorisée.
Exemple avec une bascule D latch > 0

D
1
0 t
C
1
0 t
Q
1
0 t
Mémoire Recopie Mémoire Recopie
Le léger retard de Q par rapport à D témoigne du temps de propagation à travers la bascule
Exemple avec une bascule D edge triggered synchronisée sur front positif
D
1
0 t
C
1
0 t
Q
1
0 t
Mémoire Mémoire Mémoire
Recopie Recopie
Le léger retard de Q par rapport à la prise en compte de D témoigne du temps de propagation à travers la bascule
Constitution d'une bascule D latch > 0 (pour une D latch < 0, il suffit de complémenter l’horloge)
Une bascule D est issue d'une bascule RST avec les entrées R et S liées par la relation : D = S = R
Pendant la phase où l'horloge de synchronisation est inactive, on a : Qn = Qn −1 : fonction mémoire
L'équation de fonctionnement dans la phase d'activité de l’horloge est : Qn = S + R ⋅ Q = Dn −1 : fonction recopie
Le schéma de réalisation peut être le suivant :
D=S
& & Q
T
Horloge
& &
R
Table de vérité de la bascule D latch > 0

Horloge C C D Qn Fonction ou encore : Horloge C C D Qn Fonction
Horloge C inactive 0 X Qn-1 Mémorisation Horloge C inactive 0 X Qn-1 Mémorisation
Horloge C active 1 0 0 Recopie Horloge C active 1 D Recopie
Horloge C active 1 1 1 Recopie
3. 6
Constitution d'une bascule D >0 edge triggered (pour une D <0 edge triggered, il suffit de complémenter l’horloge)
La discrimination du front, c'est à dire du changement de niveau, ne s'effectue pas avec un circuit dérivateur mais par le
jeu de trois mémoires internes à la bascule La réalisation simplifiée d'une bascule D >0 edge triggered est donné par :
&
&
& Q
Horloge
&
&
&
D
Table de vérité de la bascule D > 0 edge triggered
Horloge C C D Qn Fonction ou encore : Horloge C C D Qn Fonction

C inactive X (0 ou 1 ou ) X Qn-1 Mémoire C inactive X (0 ou 1 ou ) X Qn-1 Mémoire
C active 0 0 Recopie C active D Recopie
C active 1 1 Recopie
L'analyse du fonctionnement de cette bascule peut être faite comme s'il s'agissait d'un système séquentiel asynchrone
ayant deux variables d'entrées D et C.
La bascule D impose une restriction pour le bon fonctionnement :

Exemple : pour une bascule D latch > 0, D ne doit pas changer d'état pendant que C = 1 (sinon le problème d’aléa
asynchrone RS réapparaît, R et S changeant simultanément d’état) → la bascule JK va apporter une
amélioration.
3.3. La bascule T
Fonctionnement
Une bascule fonctionnant suivant le type T dispose d'une seule commande : l’entrée d’horloge (T).
La sortie Q de la bascule change d'état à chaque impulsion de la commande.
Exemple d'un fonctionnement en type T synchronisé sur front montant :

T
t
T
H
Q
t
2T
H
Le léger retard de Q par rapport à la prise en compte de T témoigne du temps de propagation à travers la bascule
Remarque : Si le signal de commande est périodique de période TH (fréquence f), le signal de sortie est également
f
périodique mais de période 2TH (fréquence ).
2
Ce mode de fonctionnement réalise une division par 2 de la fréquence.
3. 7
Constitution
L'équation de fonctionnement est donnée par : Qn = Qn −1
En effet, après chaque commande la sortie change d'état, ce qui signifie qu'elle prend la valeur du complément.
Il n'est pas commercialisé de bascules T. Il faut les fabriquer à l'aide des autres bascules.
Exemple : Transformation d'une bascule D (> 0 edge triggered) en bascule T (> 0 edge triggered).
L'équation de la bascule D étant : Qn = D , il suffit de relier l'entrée D à la sortie Q pour obtenir :
Qn = Q (≡ Q n −1 )
D Q
T Q
T > 0 edge triggered
Table de vérité de la bascule T latch > 0
Horloge T T Qn Fonction
Horloge T inactive 0 Qn −1 Mémorisation
Horloge T active 1 Q n −1 Complémentation
Précaution d'usage
Il ne faut pas réaliser un rebouclage qui provoque une instabilité de la sortie du montage. Par ex. , avec une bascule D
latch > 0, la durée du niveau actif (1) de l’horloge doit être de courte durée: lorsque l'horloge passe au niveau actif (1),
la sortie change après le temps nécessaire à la propagation de l'information. Comme la sortie Q est réunie à l'entrée D,
le changement de la sortie provoque un autre changement de celle-ci après le même décalage temporel.
Rappel : Table de vérité de la bascule D latch > 0
D Q T
t Horloge T T D Qn Fonction
T Q Q C inactive 0 X Qn Mémoire
-1
t
T latch > 0 Temps de réaction de la sortie
C active 1 D Recopie
3.4. La bascule JK
Fonctionnement
C'est une bascule disposant de deux entrées, respectivement appelées J et K. Comme pour la bascule RS, l'entrée J sert à
la mise à 1 et l'entrée K à la remise à 0.
La différence entre la bascule JK et la bascule RS réside dans le fait qu'il n'y a plus d'état interdit pour les entrées, au
profit de la combinaison J = K = 1 utilisée pour obtenir un fonctionnement type T.
Bascule JK = bascule RS avec : J = S , K = R et la combinaison J = K = 1 est non interdite ( Q ′ = Q ) et de type

bascule T.
Exemple: Bascule JK synchronisée sur front montant de l’horloge H (bascule JK > 0 edge triggered) :
Symbole
J Q
H
K
La table de fonctionnement est la suivante (table de vérité) :
3. 8
Table de vérité (Analyse)

Horloge H H J K Qn Fonction
H inactive X (0 ou 1 ou ) X X Qn-1 Mémoire
H active 0 0 Qn-1 Mémoire
H active 0 1 0 RESET (Remise à 0 de Q)
H active 1 0 1 SET (Mise à 1 de Q)
H active 1 1 Q n−1 Complémentation (fonctionnement type T)
ou encore,
Table des transitions (Synthèse) - (Horloge active)
Transition Qn-1 → Qn J K
0 → 0 0 X
0 → 1 1 X
1 → 1 X 0
1 → 0 X 1
La table des transitions est utile en synthèse car :

- en analyse on regarde quel effet les entrées provoquent sur les sorties (raisonnement déductif),
- en synthèse on regarde quelles entrées il faut appliquer en fonction des sorties désirées (raisonnement inductif)
On remarque sur cette table de fonctionnement que la bascule JK peut se substituer à n'importe quelle autre bascule :
- Bascule JK comme bascule RST :
Il est facile de fabriquer une bascule RST en faisant la correspondance J = S, K = R et en s'interdisant J = K = 1:
S J Q
H C
R K
- Bascule JK comme bascule D :

Dans le cas où J = K = D, on obtient une bascule D :
D J Q
H C
- Bascule JK comme bascule T :

Si J = K = 1 ou si D = Q (c'est à dire J = Q et K = Q), la bascule JK fonctionne suivant le type T :
1 J J
Q Q
H C H C
1 K K Q
3. 9
Constitution des bascules JK

A priori une bascule JK est fabriquée à partir d'une bascule RS synchrone où il est fait un rebouclage tel que :
S = J ⋅Q et R = K ⋅Q :
& R Q
K
T
J
S
& Q
L'équation de fonctionnement de la bascule RS devient : Qn = S + R ⋅ Qn −1 = J ⋅ Qn −1 + K ⋅ Qn −1

A cause du fonctionnement en type T, il y a le risque d'instabilité décrit lors de l'étude de cette bascule.
Afin d'éliminer toute instabilité il existe plusieurs solutions :
a) Limiter la durée du fonctionnement autonome du système en réduisant la période de sensibilité. Ceci conduit à
rendre minimum la largeur de l'impulsion d'horloge. A la limite, cette solution consiste à synchroniser la
bascule sur un front (solution utilisable également pour les bascules de type RS ou D).
b) Ouvrir la boucle du système. Cette solution impose l'utilisation d'une mémoire intermédiaire pour conserver le
résultat précédent alors que la boucle est ouverte. C'est la structure maître-esclave (≡ SAS entre 2 bascules).
(Ex. bascule JK maître-esclave : maître ≡ bascule RS, esclave ≡ bascule D). Cette structure peut aussi être
utilisée pour les bascules de type RS ou D.
Initialisation d’une bascule (exemple d’une bascule JK)
En plus des entrées de données, les bascules possèdent des entrées dites asynchrones permettant d’initialiser les sorties,
ou même de fixer celles-ci à un état constant quelquesoit les entrées de données ou d’horloge.
Les entrées asynchrones ai de mise à 0 et mise à 1 souvent actives à l’état bas (donc notées ai ) sont telles que lorsque
l’ordre mise à 0 par ex. est activé, Q est placé à l’état 0 quelles que soient les entrées d’horloge et de données J, K. Ce
sont des commandes d’effacement et d’initialisation (appelées aussi Clear et Preset ou encore Reset et Set) qui peuvent
être activées pour fixer l’état initial de la sortie et qui doivent ensuite être inactivées pour permettre le fonctionnement
normal de la bascule.
Un simple circuit RC connecté à l’entrée Preset par ex. pour fixer l’état initial Q peut être utilisé :
Cas d’entrées asynchrones actives à l’état haut : (l’initialisation se fait en un temps de l’ordre de la Constant de temps RC)
A l’aide d’un circuit RC, on active l’entrée asynchrone un court instant au démarrage par un niveau haut, puis on
ramène le signal asynchrone d’initialisation à 0. Appliqué à l’entrée Clear, ceci initialise Q à 0, mais appliqué à l’entrée
Preset, ceci initialise Q à 1. A chaque fois l’entrée asynchrone non utilisée est placé à l’état inactif, soit l’état 0. (Le
maintien prolongé d’une entrée asynchrone à son niveau actif fixe Q constant : à 0 si Clear est actif, à 1 si Preset l’est).
t
V = + 5 Volts − V = + 5 Volts
U =V e RC
C C
Clear Q init = 0 Preset Q init = 1
U U U
R V "1" furtif R
Preset Clear
t
C initialement déchargé RC C initialement déchargé
Cas d’entrées asynchrones actives à l’état bas :

A l’aide d’un circuit RC, on active l’entrée asynchrone un court instant au démarrage par un niveau bas, puis on ramène
le signal asynchrone d’initialisation à 1. Appliqué à l’entrée Clear , ceci initialise Q à 0, mais appliqué à l’entrée Preset ,
ceci initialise Q à 1. A chaque fois l’entrée asynchrone non utilisée est placé à l’état inactif, soit l’état 1. (Le maintien
prolongé d’une entrée asynchrone à son niveau actif fixe Q constant : à 0 si Clear est actif, à 1 si Preset l’est).
t
U = V (1 − e RC
)
R R
U U U
C V C
V V
"0" furtif
Preset t Clear
3. 10
a) La bascule JK à déclenchement sur front

Il existe dans les circuits actuellement commercialisés deux façons de sélectionner un front :
- Le signal d'horloge est dérivé (exemple : 5470)
- Le signal d'horloge n'est pas dérivé. La discrimination du front s'effectue comme pour la bascule D edge triggered
à l'aide de mémoires internes.
Par exemple le circuit type 54/74 109 qui est décrit à l'aide du schéma suivant constitue une bascule JK qui est
synchronisée sur les fronts positifs. On peut étudier son fonctionnement en considérant cette bascule comme un système
séquentiel asynchrone à trois variables d'entrée (J, K, Horloge).
Les entrées asynchrones a de mise à 0 et mise à 1 généralement actives à l’état bas (donc notées a ) sont telles que
lorsque mise à 0 par ex. est activée, Q est placé à l’état 0 quelles que soient les entrées d’horloge et de données J, K. Ce
sont des commandes d’effacement et d’initialisation (appelées aussi Clear et Preset) qui peuvent être activées pour
fixer l’état initial de la sortie et qui doivent ensuite être inactivées pour permettre le fonctionnement normal de la
bascule. Un simple circuit RC connecté à l’entrée Preset par ex. pour fixer l’état initial Q = 1 peut être utilisé :
t t
V = + 5 Volts − V = + 5 Volts −
U = V (1 − e RC
) U =V e RC
R C
U Preset U Preset
U U
C V R V
t t
C initialement déchargé RC C initialement déchargé RC
(Entrée asynchrone) Mise à 1 &

& & Q
Horloge
J
&
& & Q
≥1
K &
(Entrée asynchrone) Mise à 0
b) Structure maître-esclave (réalise une sorte de « sas »)

La structure maître-esclave est une structure à deux bascules synchrones. L'une, appelée le maître, est placée à l'entrée,
l'autre, l'esclave, de type D est placée en sortie.
Pour simplifier l'étude du fonctionnement de cet ensemble, la synchronisation de chaque bascule est symbolisée par un
interrupteur qui se ferme pendant la phase active de l'horloge.
I I
M E
Maître Esclave
Les interrupteurs I M et I E sont commandés par le niveau du signal d'horloge par rapport à un seuil déterminé.
3. 11
Le signal d'horloge étant une impulsion, les niveaux correspondant aux seuils définissent 4 points (5 zones distinctes) :
H B C
Seuil du maître
A D
Seuil de l'esclave
t
zone 1 2 3 4 5
Dans la zone temporelle 1 les interrupteurs du maître et de l'esclave sont respectivement ouverts et fermés. Le maître
fonctionne alors en mémoire, l'esclave recopie la sortie du maître.
H= 0 I I
M E
I H e
M 1 M E
I H Q = e
E E 0
Q = e
M 0
(état antérieur)
Pour accéder dans la zone 2 , le seuil de l'esclave est franchi et l'interrupteur correspondant change d'état.
L'esclave est alors séparé du maître et fonctionne en mémoire.
H entre états Bas et Haut I I
M E
I 0 e
M
1 M E
I 0 Q = e
E 0
E Q = e
M 0
Dans la zone 3 l'esclave mémorise toujours la même information et le signal de sortie n'a pas encore changé. Par
contre, le maître prend en compte l'information d'entrée.
I I
H= 1 M E
e
I H 1 M E
M
Q = e
I H E 0
E Q = e
M 1
Dans la zone 4 le maître est de nouveau isolé de l'entrée. Il a mémorisé la nouvelle valeur de la sortie (e1 ) .
L'esclave reste encore isolé du maître. par conséquent la valeur de la première sortie n'est pas encore modifiée.
H entre états Haut et Bas I I
M E
I 0 e
M 2 M E
I 0 Q = e
E E 0
Q = e
M 1
C'est seulement dans la zone 5 que le maître communique la nouvelle valeur à l'esclave qui la transmet en sortie.
I I
H= 0 M E
e
I H 2 M E
M
Q = e
I H Q = e
E 1
E M 1
On peut remarquer qu'il n'existe pas de configuration où les deux interrupteurs sont simultanément fermés, ce qui
permet d'effectuer un rebouclage sortie → entrée sans craindre une instabilité (système de sas réalisé).
D'autre part le décalage temporel entre les commandes des interrupteurs I M et I E est inévitable puisqu'il est
impossible d'obtenir des signaux d'horloge capables de passer instantanément du niveau 0 au niveau 1 (ou
dv
inversement). En d'autres termes, on peut dire que la qualité des fronts du signal d'horloge v (t ) n'influence pas le
dt
principe décrit. Néanmoins, il faut que l'impulsion de l'horloge ait une durée suffisante compte tenu de la vitesse
d'évolution de la bascule.
3. 12
Enfin, on remarque que si le signal d'horloge est supérieur au seuil de l'esclave, alors l'interrupteur I E est ouvert. Et si
le signal d'horloge est supérieur au seuil du maître, I M est fermé. Les deux interrupteurs peuvent donc être
commandés par des signaux complémentaires.
( H et H ; les phases 2 et 4 où les interrupteurs sont ouverts simultanément sont dûes à la transition H de 1 → 0
et H de 0 → 1).
Le schéma d'une bascule RST maître-esclave est donné par la figure suivante :
S
&
&
&
& Q
1
&
&
R &
&
I I
M E
e Q
M E
La bascule JK maître-esclave se déduit de la bascule précédente en réalisant le rebouclage S = J Q et R = K Q :
J &
&
&
& Q
T 1 Q
&
&
K &
&
Suivant le mode de synchronisation du maître lors de la phase 3 , il existe deux types de bascules maître-esclave.
En effet, l'acquisition de la nouvelle valeur peut être faite sur le front montant du signal de synchronisation ou sur son
niveau.
Pour distinguer ces deux types de bascules, on appelle bascule maître-esclave à verrouillage la structure dont le maître
est synchronisé sur le front montant de l'horloge.
Enfin, il faut remarquer que la stabilité apportée à une bascule par une structure maître-esclave se fait au prix d’un coût
en temps de propagation de la bascule.
3. 13
Tableau récapitulatif
Chaque type de bascule est donnée avec table de fonctionnement et parfois un ex. de CI (circuit intégré) (Texas Instr.).
Bascule RS
S R Q
S Q n
0 0 Q Mémoire
n -1
R Q 0
1
1
0
0
1
} Recopie de S
La bascule RS est sujette à des aléas de
fonctionnement (sorties imprévisibles)
lorsque les 2 entrées S et R changent
1 1 Interdit car Q = Q
n n d'état simultanément.
Bascule D Latch > 0

Exemple 74XX75
1D 1Q
1D
1Q
C 1
1 C ,2 C
2Q
C 2
C D Q 2Q
2D 2D
D Q n 3Q
3D 3D
0 X Q Mémoire 3Q
n -1 C 3
3 C ,4 C
C
C : Horloge
Q 1
1
0
1
0
1
} Recopie 4D
C 4
4D
4Q
4Q
Bascule D > 0 edge triggered

Exemple 74XX74
1 PRE S
1Q
1 CLK C 1
1D 1D
1Q
1 CLR R
C D Q
D Q n
2 PRE
2Q
X X Q Mémoire 2 CLK
n -1
C
C : Horloge
Q 0
1
0
1
} Recopie
2 CLR
2D
2Q
Les entrées asynchrones Preset et Clear, actives à l'état bas, de mise à 1 et à 0 servent à l’initialisation ou l’effacement
Bascule T
Q
T
Q
T > 0 edge triggered
Table de vérité
Horloge T T Qn Fonction
Horloge T inactive 0 Qn −1 Mémorisation
Horloge T active ↑ Q n −1 Complémentation
Bascule JK > 0 edge triggered

Exemple 74XX109
1 PRE S
1Q
1J 1J
1 CLK C 1
1Q
C J K Q 1K 1K
n
1 CLR R
X X X Q
J
C
Q
0 0 Q
n -1
n -1
} Mémoire 2 PRE
2J
2Q
K Q
0
1
1
0
0
1
} Recopie de J
2 CLK
2K
2Q
C : Horloge
1 1 Q Complément 2 CLR
n -1
Les entrées asynchrones Preset et Clear, actives à l'état bas, de mise à 1 et à 0 servent à l’initialisation ou l’effacement
3. 14
Bascule JK maître-esclave
Exemple 74XX72
PRE
S
J1
&
J2
1J
C J K Q J3 Q
n
X X X Q CLK
}
C1
J Q n -1
Mémoire Q
0 0 Q K1 &
C n -1
}
K2 1K
0 1 0
K Q Recopie de K3
1 0 1 J
C : Horloge CLR R
1 1 Q
n -1 Complément J = J 1. J 2. J 2 K = K 1. K 2 . K 2
J et K sont calculés à l'aide d'une porte ET à 3 entrées.
Le symbole indique que la sortie n'évolue qu'après le retour à l'état initial de l’horloge C.
Bascule JK avec verrouillage de la donnée

Exemple 74X110
PRE
S
J1
&
J2
1J
C J K Q J3 Q
n
CLK C1
X X X Q
}
Q n -1 Q
J Mémoire K1 &
0 0 Q
C n -1 K2 1K
K Q
0
1
1
0
0
1
} Recopie de J K3
CLR R
C : Horloge
1 1 Q
n -1 Complément J = J 1. J 2. J 2 K = K 1. K 2 . K 2
Par rapport à la bascule JK maître-esclave, l'entrée de contrôle C est munie du triangle, symbole d'une activité sur un
front positif, ce qui signifie que les entrées J et K sont échantillonnés sur le front montant de C. Le résultat n'est
transmis en sortie qu'après le retour à l'état initial de l'information d'horloge C.
Bascule RS maître-esclave
C S R Q
n
X X X Q
S
C
Q
0 0 Q
n -1
n -1
} Mémoire
R Q
0
1
1
0
0
1
} Recopie de S
C : Horloge
1 1 Interdit
__________
3. 15
Electronique Numérique TD 3. Logique séquentielle 1
TD 3. LOGIQUE SEQUENTIELLE 1
1. Logique combinatoire et séquentielle
Les systèmes a, b, c, dont le fonctionnement est décrit par les chronogrammes suivants sont-ils combinatoires ou
séquentiels ?
a. H 1 2 3 4 5
1
0 t H
? S
E E
t
S
t
b. H 1 2 3 4 5
1
0 t H
A ? S
A B
t
B
t
S
t
c. H 1 2 3 4 5
1
0 t H
A ? S
A B
t
B
t
S
t
2. Bascules
Compléter les chronogrammes pour chacun des schémas suivants :
a. H d. H
D 1 J Q 1
Q 0 t 0 t
H C
H C Q Q K Q Q
t t
b. H e. H
1 1
D Q J Q
0 t 0 t
H C
H C Q Q K Q
Q
1
t t
c. H f. H
1 J Q 1 1 J Q 1
H C 0 t H C 0 t
1 K Q Q K Q Q
t t
Rappel
Exemple 74XX74
1 PRE S
1Q
1 CLK C 1
1D 1D
1Q
1 CLR R
C D Q
D Q n
2 PRE
2Q
n -1
C
C : Horloge
Q 0
1
0
1
} Recopie
2D
2 CLR
2Q
TD 3. 1

Exemple 74XX109
1 PRE S
1Q
1J 1J
1 CLK C 1
1Q
C J K Q 1K 1K
n
1 CLR R
X X X Q
J
C
Q
0 0 Q
n -1
n -1
} Mémoire 2 PRE
2J
2Q
K Q
0
1
1
0
0
1
} Recopie de J
2 CLK
2K
2Q
C : Horloge
n -1
3. Bascule RS à entrées complémentées

On considère le système suivant, engendrant les signaux x et y. Déterminer l’allure du signal m issu de la bascule RS:
+5V +5V
R R R R
x R
m
≥1
y S ≥1
t1 t2 t3
4. Système séquentiel
Soit le système séquentiel :
X
& Z
& ≥1
JA A JB B
=1 K
A
A K
B
B
Compléter le chronogramme suivant (A et B sont initialement à l’état 0) et donner la séquence (automate) des
états AB du compteur:
H 1 2 3 4 5 6
X t
TD 3. 2
TD 3 ANNEXE. LOGIQUE SEQUENTIELLE 1
1. Détection synchrone d’une séquence (serrure électronique)

Sur une ligne électrique de transmission L arrivent des données binaires en série. Chaque bit est synchronisé, c’est-à-
dire pris en compte, au front montant d’un signal d’horloge H . La séquence binaire à détecter (clé) compte 4 bits
notés a b c d . La détection de la séquence a pour effet de placer quasi instantanément (c’est-à-dire au temps de retard
d’une porte logique élémentaire près) après la détection de la présence du 4ème bit de la séquence au front montant
d’horloge, au niveau logique haut l’état d’une ligne Z initialement à l’état bas (une impulsion de sortie Z = 1 , de
largeur sensiblement égale à une demi-période d’horloge, est produite).
1. Solution à logique câblée (1)
La synthèse d’un système séquentiel à base de bascules JK autorise la détection de la séquence et conduit à
l’architecture suivante :
L
JA A JB B
& Z
K A K B
A B
1.1. Compléter le chronogramme fourni.

1.2. En déduire la séquence a b c d à détecter.
Solution à logique câblée (1)

1.1. Les bascules ont un état initial bas : A = 0 , B = 0 1.2. Séquence à détecter :
H
Séquence à détecter abcd
? ? ? ?
L t
A t
B t
Z t
t
2. Solution à logique câblée (2)
Une synthèse plus intuitive utilisant un registre à décalage est également possible. On donne la table de fonctionnement
du circuit 74164 (registre à décalage 8 bits) :
TD 3. 3
CL
QH
74164
QG
QF
QE
QD
QC
QB
QA
A B
CK
Table de fonctionnement 74164 Entrées Sorties
CL (CLEAR) CK (CLOCK) A B Q An Q Bn Q Cn Q Dn Q En Q Fn Q Gn Q Hn
0 X X X 0 0 0 0 0 0 0 0
1 X sauf Q Q Q Q Q Q Q
X X An-1 Bn-1 Cn-1 Dn-1 En-1 Fn-1 Gn-1 Hn-1 Q
1 (front montant) 1 1 1 Q An-1 Q Bn-1 Q Cn-1 Q Dn-1 Q En-1 Q Fn-1 Q Gn-1
1 0 X 0 Q An-1 Q Bn-1 Q Cn-1 Q Dn-1 Q En-1 Q Fn-1 Q Gn-1
1 X 0 0 Q An-1 Q Bn-1 Q Cn-1 Q Dn-1 Q En-1 Q Fn-1 Q Gn-1
TD 3. 4
2.1. Compléter le schéma électrique (en complétant le câblage et en remplaçant chaque ? par un bit 0 ou 1, ou
par
un opérateur logique) pour permettre la détection de la séquence a b c d .
2.2. Donner deux avantages fonctionnels de cette solution par rapport à la précédente.
Solution à logique câblée (2)

2.1.
?
CL ? ? Z
QH
74164
QG
QF ? ? ? ?
QE
QD
QC a b c d
QB
QA
A B
CK
H
L
2.2.
Avantage 1 Avantage 2
• •
3. Solution à logique programmée (1)

On utilise un microcontrôleur pour la détection de la séquence a b c d .
3.1. Compléter le schéma synoptique en indiquant :
- le circuit interne au microcontrôleur réalisant l’acquisition des données de la ligne L
- le type d’instruction (symbolisée dans l’Unité Arithmétique et Logique) au coeur du programme
réalisant la détection de la séquence.
MICROCONTRÔLEUR
L ? UAL
H M ? z
S
M : mot à détecter (4 bits)
PROM RAM S : code de la séquence à détecter abcd
z : résultat de la détection (bit indicateur)
3.2. Quel avantage fonctionnel peut-on attribuer à cette solution par rapport à la précédente ?
Dire aussi quel peut être l’inconvénient principal de cette solution par rapport aux précédentes.
Avantage
•
4. Solution à logique programmée (2)
Solution VHDL.
__________
TD 3. 5
Electronique Numérique TP 3. Logique séquentielle 1
TP 3. LOGIQUE SEQUENTIELLE 1
- Oscilloscope
&&& &&&
- Multimètre
Composants
- 1 Résistance 1MΩ
- 1 Condensateur 100 nF
- 1 mini-interrupteur (horloge manuelle)
Circuits logiques de la famille CMOS série 4000 :

- 2 4027 : 2 Bascules JK positive edge triggered
2. Notation du TP
Rappel : Initialisation d’une bascule (exemple d’une bascule JK)

Les entrées asynchrones a de mise à 0 et mise à 1 généralement actives à l’état bas (donc notées a ) sont telles que lorsque mise à 0 par ex. est
activée, Q est placé à l’état 0 quelles que soient les entrées d’horloge et de données J, K. Ce sont des commandes d’effacement et d’initialisation
(appelées aussi Clear et Preset ou encore Reset et Set) qui peuvent être activées pour fixer l’état initial de la sortie et qui doivent ensuite être
inactivées pour permettre le fonctionnement normal de la bascule.
Cas d’entrées asynchrones actives à l’état haut :
A l’aide d’un circuit RC, on active l’entrée asynchrone un court instant au démarrage par un niveau haut, puis on ramène le signal asynchrone
d’initialisation à 0. Appliqué à l’entrée Clear, ceci initialise Q à 0, mais appliqué à l’entrée Preset, ceci initialise Q à 1. A chaque fois l’entrée
asynchrone non utilisée est placé à l’état inactif, soit l’état 0. (Le maintien prolongé d’une entrée asynchrone à son niveau actif fixe Q constant : à 0 si
Clear est actif, à 1 si Preset l’est).
t
U =V e RC
C C
U U U
R V R
Preset Clear
t
A l’aide d’un circuit RC, on active l’entrée asynchrone un court instant au démarrage par un niveau bas, puis on ramène le signal asynchrone
d’initialisation à 1. Appliqué à l’entrée Clear , ceci initialise Q à 0, mais appliqué à l’entrée Preset , ceci initialise Q à 1. A chaque fois l’entrée
asynchrone non utilisée est placé à l’état inactif, soit l’état 1. (Le maintien prolongé d’une entrée asynchrone à son niveau actif fixe Q constant : à 0 si
Clear est actif, à 1 si Preset l’est).
TP 3. 1
t
U = V (1 − e RC
)
R R
U U U
C V C
V V
Preset t Clear
Etude expérimentale

3. Bascules JK (1)
Etude théorique
En traçant le chronogramme faisant figurer les signaux H (Horloge), Q1 et Q0 , prévoir la séquence (automate) des
états Q1Q0 du compteur 3 états:
( Etat initial supposé : Q0 = Q1 = 0 )
Q Q
J 0 J 1
C C
Q
1
1 K 1 K
Horloge
- Réaliser le câblage et cadencer à l’aide du mini-interrupteur pour horloge.
- Vérifier par la simulation (Circuit Maker) avec un Pulser pour horloge.
(Avec le logiciel de simulation assez permissif, les entrées asynchrones d’initialisation R et S des bascules JK laissées
« en l’air » sont équivalentes à R=0 et S=0 ce qui initialise la sortie de la bascule Q à 0. - En câblage, il faudrait câbler
effectivement R=0, S=0)
- Compléter le schéma pour un état initial garanti Q1Q0 = 00.
- Le compteur est-il autocorrecteur ? (Initialiser les sorties à un état hors cycle normal de comptage, par exemple
Q1Q0 = 11 et observer si le compteur revient à son cycle normal de comptage : si oui, le compteur est
autocorrecteur). Vérifier la théorie par la simulation en traçant le chronogramme.
Note : En simulation , l’initialisation de la sortie Q = 1 d’une bascule JK s’obtient en jouant sur les entrées
asynchrones d’initialisation R et S de façon à envoyer un « 1 » furtif sur l’entrée S, R étant à 0 :
logic switch commandé manuellement

1
0 S
S
Q
J
"1" furtif t
C
K
R
TP 3. 2
4. Bascules JK (2)
Le schéma du circuit considéré est le suivant :
Q Q
0 1
J J
Q Q
0 1
K K
Horloge
- Par une étude théorique, prévoir à partir de l’état initial Q1Q0 = 00, la séquence (automate) des états Q1Q0 du
compteur 4 états (Tracer le chronogramme faisant figurer les signaux H (Horloge), Q1 et Q0 ).
- Vérifier expérimentalement par câblage et simulation ce résultat en visualisant avec des LEDs et avec le
chronogramme les états Q1 et Q0 du compteur et en utilisant le Générateur Basse Fréquence (GBF) pour
horloge en câblage (Pulser de Circuit Maker pour la simulation).

__________
TP 3. 3
4. LOGIQUE SEQUENTIELLE 2
1. LES REGISTRES
1.1. Présentation
Un registre est d'abord un ensemble de cases ou cellules mémoire capables de stocker une information (≡ un mot
binaire). La position des cases mémoire entre elles est responsable de l'ordre des chiffres, c'est à dire de la structure de
l'information. Dans le système binaire, une case mémoire est définie à l'aide d'une bascule. Un registre est donc un
ensemble ordonné de bascules.
De plus, l'interconnexion entre les bascules permet certaines manipulations de l'information stockée.
1.2. Fonctionnement
Un registre sert à mémoriser un mot ou un nombre binaire. Le schéma d'un tel système comporte autant de bascule type
D que d'éléments binaires à mémoriser. Toutes les bascules sont commandées par le même signal d'horloge.
Exemple : registre 4 bits Fonctions Chargement en mémoire et Mémorisation
D Q D Q D Q D Q
0 0 1 1 2 2 3 3
D D D D
Q Q Q Q
C C C C
Horloge
Qn = D si horloge active ← Chargement

Rappel : Bascule D =
Qn = Qn −1 sinon ← Mémoire
Moyennant une interconnexion entre les cellules, le registre précédent devient capable d'opérer une translation des
chiffres (≡ bits) du nombre (≡ mot) initialement stocké. Le déplacement s'effectue soit vers la droite soit vers la gauche.
Le registre est alors appelé registre à décalage.
De nombreuses applications résultent de cette possibilité de décalage, par exemple :
- la conversion série-parallèle d'une information numérique ;

- les opérations de multiplication et division par 2 ;
- la ligne à retard numérique.
Plus généralement un registre peut se représenter par le schéma suivant : Fonctions Décalage en plus
Entrées parallèles
E E E
0 1 n -1
Entrée Série Gauche ESG Entrée Série Droite ESD

SRG n
(registre à décalage n bits)
Horloge
Sortie série
Commandes
S S S
0 1 n -1
(chargement, décalage ...)

Sorties parallèles
4. 1
Les registres disposant de toutes ces entrées, sorties et commandes sont appelés registres universels à n cellules. Tous
les registres actuellement commercialisés n'ont pas toutes les possibilités de commande du registre universel
essentiellement à cause de la limitation du nombre de broches disponibles par boîtier. Les sorties S0 L Sn −1 sont les
sorties des bascules constituant les cellules du registre.
Les signaux de commande du registre permettent de :
- Garder une information en mémoire. Chaque bascule conserve sa valeur malgrè les impulsions d'horloge.
Exemple :
S S S S S
0 1 2 3 4
Etat initial 1 0 1 1 0
Après une impulsion d'horloge 1 0 1 1 0
- Décaler une information de la gauche vers la droite. Le contenu de la bascule de rang i est transmis à celle de rang
i +1 à chaque impulsion d'horloge.
Exemple :
S S S S S
ESG 0 1 2 3 4
Après une impulsion d'horloge ESG 1 0 1 1
La sortie S0 de la première bascule prend alors la valeur de l'entrée du registre appelé entrée série gauche (ESG).
- Décaler une information de la droite vers la gauche. Le fonctionnement est semblable à celui décrit ci-dessus en
inversant le sens d'évolution des éléments binaires de chaque sortie. La bascule de rang i prend la valeur de la sortie
i +1 à chaque impulsion d'horloge.
Exemple :
S S S S S
0 1 2 3 4 ESD
Après une impulsion d'horloge 0 1 1 0 ESD
Cette fois c'est la valeur de l'entrée série droite (ESD) qui est inscrite dans la dernière bascule S4 .
1.3. Constitution d'un registre
Pour assurer correctement la fonction de décalage, un registre doit comporter des cellules constituées de bascules de
type maître-esclave ou à déclenchement par front (sans quoi le décalage n'est pas contrôlé).
Le décalage n'est pas la seule fonction que doit pouvoir accomplir un registre.
4. 2
1.3.1. La fonction décalage à droite
La bascule D de rang i doit recopier la sortie de la bascule de rang i - 1.

Son entrée D doit donc être connectée à la sortie i - 1. Le schéma de l'interconnexion entre les bascules est donné ci-
après :
ESG D Q D Q D Q D Q D Q
0 0 1 1 i i i+ 1 i+ 1 n n
C
C C C C
Horloge
1.3.2. La fonction décalage à gauche
Si l'on suppose que la position de chaque bascule est fixe, c'est la câblage qui doit réaliser le décalage vers la gauche.
Par conséquent, l'entrée D de la bascule de rang i est reliée à la sortie de rang i + 1 :
ESD
D Q D Q D Q D Q D Q
0 0 i- 1 i- 1 i i i+1 i+1 n n
C C C C C
Horloge
1.3.3. La fonction mémoire
Suivant la nature de la bascule utilisée dans chaque cellule, la fonction mémoire peut se réaliser de différentes façons.
La table suivante donne la combinaison des entrées des bascules qui réalise la fonction mémoire :
Type Entrées
RS R=S= 0
JK J=K= 0
ou
J=K=Q
D D=Q
Une autre solution consiste à interdire l'action de l'horloge en intercalant une porte ET en série. Cette dernière solution
est à proscrire car elle crée un décalage entre les différents signaux d'horloge d'un même système à cause du temps de
propagation à travers la porte ET (phénomène de Skew). Le fonctionnement du registre n’est alors plus synchrone avec
les autres circuits du système.
D Q D Q D Q D Q
C C C C
Horloge
&
A
Mémoire si A = 0
Décalage si A = 1
4. 3
1.3.4. Ecriture asynchrone
Il faut utiliser les entrées asynchrones (entrées prioritaires PreSet PRE de mise à 1 et Clear CLR de mise à 0) de chaque
bascule pour forcer l'information qui doit être écrite.
Le forçage ne doit se faire qu'au moment de l'écriture, ce qui signifie qu'il est nécessaire d'ajouter des circuits à chaque
bascule de façon à synchroniser les entrées de forçage par un ordre particulier généralement appelé ordre d'écriture ou
de chargement (LOAD).
La commande d'écriture est dans ce cas généralement asynchrone. Le principe de la synchronisation consiste à
transformer une bascule asynchrone en une bascule D latch. Le schéma correspondant est donné par les figures ci-après
:
Ordre Ordre
d'écriture d'écriture
& PRE & PRE

d d
1
CLR
& & CLR
Cas d’une bascule sensible sur les niveaux 1 des entrées asynchrones. Cas d’une bascule sensible sur les niveaux 0 des entrées asynchrones.
On remarque que l'utilisation d'un opérateur NAND permet à la fois la synchronisation avec l'ordre d'écriture et la
complémentation de l'information d'entrée d.
1.3.5. L'écriture synchrone
La sortie d'une bascule D recopie son entrée au moment de la phase active de l'horloge. Pour provoquer l'écriture d'une
donnée en synchronisme avec l'horloge il faut placer cette donnée sur l'entrée D de la bascule.
d
D Q D Q
C C
Horloge
Commande d'écriture ( )
ou de décalage ( )
1.3.6. L'initialisation
Cette initialisation consiste à imposer pour toutes les bascules du registre la même valeur, en général 0, à l'aide d'une
commande asynchrone.
Le schéma d'un registre disposant d'une remise à zéro RAZ générale est donné par la figure ci-après :
RAZ 1
CLR CLR CLR

D Q D Q D Q
Entrée Série
C C C
Horloge
4. 4
1.3.7. Schéma d'un registre universel

Pour permettre la réalisation de l'une des fonctions possibles du registre, l'interconnexion entre les bascules doit être
modifiée. Le choix de cette interconnexion est facilement réalisé en utilisant un circuit multiplexeur devant chaque
entrée D des bascules. Le schéma d'un système commercialisé est donné par la figure suivante.
On distingue facilement les multiplexeurs réalisant la sélection des interconnexions et le blocage de l'horloge pour
réaliser la fonction mémoire. Ce circuit dispose également d'une remise à zéro globale pour une éventuelle initialisation.
horloge
entrée série gauche

S1
S
2
A
R S
CK
QA
R S
CK
QB
R S
CK
QC
R S
CK
QD
R S
CK
QE
R S
CK
QF
R S
CK
QG
entrée série droite

R S
CK
RAZ
QH
4. 5
2. LES COMPTEURS (généralisation de la notion de registre)

Un compteur est un ensemble de bascules dont les sorties forment un mot binaire et qui compte dans une séquence
donnée à chaque coup d'horloge. Il est représenté par un automate d’états fini encore appelé machines d’états : c’est
l’horloge qui fait passer d’un état au suivant, contrairement au séquenceur dont les changements d’état sont soumis
aussi à des actions et des transitions.
2.1. Présentation
Les compteurs sont des éléments essentiels de logique séquentielle ; ils permettent en effet d'établir une relation d'ordre
de succession d'évènements.
Leur emploi ne se limite pas, loin de là, aux systèmes arithmétiques. Ils sont utiles partout où il est souhaitable de
définir facilement une suite d'états.
L'élément de base des compteurs est, comme pour les registres, une bascule. L'état du compteur est défini par le nombre
binaire formé avec l'ensemble des sorties des bascules.
La synthèse d'un compteur consiste à définir les niveaux logiques des commandes des bascules pour assurer le passage
successif d'un état à l'autre suivant l'ordre du cycle prévu (échelle de comptage).
Ils sont classés en deux catégories suivant leur mode de fonctionnement.
- Les compteurs asynchrones ou compteurs série. La caractéristique principale des compteurs asynchrones est la
propagation en cascade de l'ordre de changement d'état des bascules. L'horloge synchronise la 1ère bascule, dont la
sortie va synchroniser la bascule suivante.
- Les compteurs synchrones ou compteurs parallèles. Le signal d'horloge synchronise toutes les bascules
simultanément.
2.2. Les compteurs asynchrones

Dans un compteur asynchrone, l'horloge déclenche la bascule B1 dont la sortie sert de signal d'horloge à la bascule B2 .
Plus généralement, le signal d'horloge d'une bascule Bi est issu d'une combinaison logique des sorties des bascules B j
(avec j inférieur à i).
Comme les sorties changent en cascade après le signal d'horloge, il va exister un désynchronisme dans l'évolution des
sorties des bascules. Ceci justifie le nom de ces compteurs.
2.2.1. Compteur binaire

C'est le plus simple des compteurs asynchrones : les sorties des bascules qui le composent évoluent, au rythme de
l'horloge, de manière à représenter la succession croissante des nombres exprimés en base 2 (binaire pur).
Ex.: Compteur binaire 4 bits :
Les retards ne sont pas représentés pour des raisons de lisibilité.
Tous les états possibles (16) sont ici présents dans l’automate mais on peut interrompre la séquence du compteur.
N D C B A
Horloge
B B B B t
4 3 2 1
( LSB ) A : Sortie Bascule

0 0 0 0 0
B 0 1 0 1 0 1 0 1 0 1 0
1 0 0 0 1 1 t
2 0 0 1 0 B : Sortie Bascule
3 0 0 1 1 B
2 0 0 1 1 0 0 1 1 0 0 1
t
4 0 1 0 0
C : Sortie Bascule
5 0 1 0 1
B
3 0 0 0 0 1 1 1 1 0 0 0
6 0 1 1 0 t
( MSB ) D : Sortie Bascule
7 0 1 1 1 . . . .
B
. . . . 4 0 0 0 0 0 0 0 0 1 1 1
t
15 1 1 1 1 0 1 2 3 4 5 6 7 8 9 10
N t
Si l'on affecte les poids 1, 2, 4, 8 respectivement aux sorties A, B, C, D des bascules B1 , B2 , B3 , B4 , le nombre binaire
ainsi représenté suit l'ordre croissant de 0 à 15.
m −1
Un compteur binaire m bits compte donc de 0 à 2 .
4. 6
On remarque facilement que la première bascule B1 (A) change d'état à chaque impulsion d'horloge, que la sortie B
change d'état à chaque fois que la sortie A présente une transition descendante (1 → 0) et ainsi de suite. En d'autres
termes, la période de la sortie A est égale au double de la période d'horloge, la période de B est égale à 2 fois celle de la
sortie A, etc ...
Ceci est facilement réalisé en utilisant des bascules câblées en type T, par exemple des bascules JK avec J = K = 1.
Le schéma d'un compteur binaire est dans ce cas :

A B C D
1 J Q 1 J Q 1 J Q 1 J Q
1 2 3 4
Horloge
1 K B 1 K B 1 K B 1 K B
1 2 3 4
Afin d'illustrer le désynchronisme qui apparaît entre les sorties, examinons la transition entre 7 et 8. Ce cas est
particulièrement perturbé puisque toutes les sorties changent.
Horloge t
A
t
B
t
C
t
D
t
7 7 6 4 0 8
Etats transitoires
La structure en cascade implique l'accumulation des retards entre la transition descendante de l'horloge et la
stabilisation des sorties des bascules.
Comme les sorties changent les unes après les autres, il apparaît des états transitoires indésirables.
Sur le chronogramme ci-dessus, ces différents états sont repérés par leur équivalent décimal.
Pour un compteur asynchrone, si n bascules changent d'état après une impulsion d'horloge, il existe (n -1) états
transitoires.
4. 7
2.2.2. Compteur modulo N (Interruption de la séquence)
On appelle compteur modulo N, un compteur décrivant la succession des nombres binaires compris entre 0 et N -1, c'est
à dire la suite des chiffres d'une base N traduite en binaire.
Par exemple, pour N = 10, la succession des états du compteur est donnée par le cycle suivant (N = 10 états), alors que
le cycle complet non interrompu compte jusqu’à 16 états :
0
1 9
2 8
3 7
4 6
5
Pour réaliser un tel compteur il existe deux types de solutions :

- Un rebouclage asynchrone,
- Un conditionnement des entrées des bascules.
Rebouclage asynchrone
m −1
Le compteur modulo N est dans ce cas considéré comme un compteur binaire m bits comptant de 0 à 2 dont le
m −1
cycle est interrompu à N = 2 . En effet, entre 0 et 9 par exemple, la succession des états est identique pour les deux
types de compteurs : compteur binaire 4 bits et compteur modulo 10.
Si, dans l'état 9, une impulsion d'horloge est appliquée au compteur, celui-ci inscrira la combinaison 10 en binaire. Cet
état est indésirable. Par conséquent, dès qu'il est détecté par décodage, une remise à zéro (Clear CLR) est
automatiquement imposée au compteur pour satisfaire le cyle voulu. Ce qui donne le schéma suivant :
CLR CLR CLR CLR

A B C D
1 J Q 1 J Q 1 J Q 1 J Q
1 2 3 4
Horloge C C C C
1 K B 1 K B 1 K B 1 K B
1 2 3 4
&
Remarques :
- Le décodage de 10 se limite à vérifier que B et D sont à 1, les combinaisons 11 à 15 ne devant pas apparaître en
fonctionnement normal.
- Il ne faut pas limiter la remise à zéro aux seules bascules qui sont à 1. En effet, si seules les bascules B et D sont
remises à 0, le changement d'état de B provoque le changement d'état de C.
- Enfin cette solution ne donne satisfaction que si toutes les bascules ont des temps de réaction semblables.
4. 8
Conditionnement des entrées
Dans un compteur asynchrone il existe deux possibilités de commander une bascule :
- par action sur l'horloge,

- par action sur les entrées des bascules.
La succession des états dans l’exemple précédent (N = 10) est donné par la table suivante dans laquelle le passage d'une
ligne à la suivante est conditionné par une impulsion d'horloge.
N D C B A
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
0 0 0 0 0
La bascule A change d'état à chaque impulsion d'horloge. Elle est donc câblée en type T.
La bascule B change d'état sur chaque transition 1 → 0 de la sortie A sauf pour la transition 9 → 0.
Dans ce cas particulier il faut agir sur les entrées de la bascule pour qu'elle ne change pas d'état malgrè la transistion
active sur son horloge.
Pour tous les états de 0 à 7 inclus il faut impérativement que les entrées soient telles que le fonctionnement
correspondant soit du type T.
Pour la combinaison 9 il faut conditionner la bascule pour qu'elle reste en mémoire.
Pour la combinaison 8 il existe un degré de liberté.
Pour une bascule JK par exemple, la solution consiste à imposer les entrées :
J = K = 1 pour les états 0 à 7, et J = K = 0 pour l'état 9 et éventuellement 8
La bascule C change d'état à chaque transition négative de la sortie B.

Enfin la bascule D ne peut pas être commandée uniquement par la sortie C. En effet, cette sortie présente une transition
négative qui va provoquer le passage de 7 à 8 mais il n'existe pas d'autre transition négative pour le changement de 9 à
0.
Il faut donc trouver un autre signal qui présente une transition négative après l'état 9 et après l'état 7, pour commander
la bascule de sortie D. Le signal fabriqué avec l'équation logique C + DA satisfait cette condition.
C + DA
0 1 2 3 4 5 6 7 8 9 0 1
t
Le schéma du compteur modulo 10 réalisé par la méthode du conditionnement des entrées est le suivant :
A B C D
1 J J 1 J 1 J
H
C C C ≥1 C
1 1
K K K 1 K
D
&
4. 9
2.3. Les compteurs synchrones
Les compteurs synchrones permettent d'une part d'éliminer les états transitoires des sorties et d'autre part de rendre
possible l’exécution d’un cycle quelconque. Pour satisfaire ces exigences et en particulier la première, il est
indispensable que toutes les bascules soient synchronisées par le même signal : le signal d'horloge. En conséquence, il
ne reste plus qu'un seul degré de liberté pour conditionner l'évolution de chaque bascule. Les entrées synchrones de
chaque bascule doivent être calculées pour que le compteur suive la succession d'état prévue.
La synthèse d’un compteur synchrone, qui consiste à concevoir un système séquentiel à partir du cycle de fonctionnement souhaité, peut être effectuée
par exemple par la méthode de Marcus.
Exemple : Réaliser la séquence suivante avec des bascules JK : 0, 8, 12, 14, 7, 11, 13, 6, 3, 9, 4, 10, 5, 2, 1, 0, ...
Compteur 15 états (→ 4 bascules)
Ces nombres décimaux s'écrivent en binaire avec 4 bits. En conséquence, cette séquence impose l’utilisation de quatre
bascules, d’où la table suivante (utilisant la table des transitions d’une bascule JK) :
Sorties Entrées
N A B C D J K J K J K J K
A A B B C C D D
0 0 0 0 0 1 X 0 X 0 X 0 X
8 1 0 0 0 X 0 1 X 0 X 0 X
12 1 1 0 0 X 0 X 0 1 X 0 X
14 1 1 1 0 X 1 X 0 X 0 1 X
7 0 1 1 1 1 X X 1 X 0 X 0 Rappel
11 1 0 1 1 X 0 1 X X 1 X 0 Table des transitions Bascule JK (Synthèse) - (Horloge active)

13 1 1 0 1 X 1 X 0 1 X X 1
Transition Q n-1 → Qn J K
6 0 1 1 0 0 X X 1 X 0 1 X 0 → 0 0 X
3 0 0 1 1 1 X 0 X X 1 X 0 0 → 1 1 X
1 → 1 X 0
9 1 0 0 1 X 1 1 X 0 X X 1 1 → 0 X 1
4 0 1 0 0 1 X X 1 1 X 0 X
10 1 0 1 0 X 1 1 X X 1 1 X
5 0 1 0 1 0 X X 1 1 X X 1
2 0 0 1 0 0 X 0 X X 1 1 X
1 0 0 0 1 0 X 0 X 0 X X 1
X : état indifférent (0 ou 1) ≡ également noté 0

La combinaison 1111 (15 en décimal) n'apparaît jamais dans la séquence désirée. C'est donc une combinaison
disponible pour la simplification et dans les tableaux de Karnaugh cette case sera remplie avec un X.
Squelette du circuit (incomplet) : Synthèse avec des bascules JK negative edge triggered par exemple
(l’utilisation de bascules JK positive edge triggered est reviendrait au même)
A B C D
Q Q Q Q
... J A ... J B ... J C ... J D
A B C D
... K ... K ... K ... K

A B C D
Horloge
Après simplification des états équivalents et des fonctions logiques, les entrées J et K des bascules ont pour équation
(8 tables de Karnaugh d’entrées A , B , C , D et de sortie J A , K A , J B , K B , ..., J D , K D ) :
JA = C ⊕ D KA = C ⊕ D
JB = A KB = A
JC = B KC = B
JD = C KD = C
Circuit (final)
JA Q JB Q JC Q JD Q
A B C D
1 C C C C
KA KB KC KD
Horloge
=1
4. 10
Automate des états du compteur
On retrouve bien le cycle voulu :

N = 0, 8, 12, 14, 7, 11, 13, 6, 3, 9, 4, 10, 5, 2, 1, 0, ...
avec la séquence des états du compteur :
ABCD = 000→1000→1100→1110→0111→1011→0110→0011→1001→0100→1010→0101→0010→0001→0000→ …
Exemple : Calcul de J A / K A : Calcul de J A :

(double table de Karnaugh) (simple table de Karnaugh)
JA / K JA
A AB AB
CD 00 01 11 10 CD 00 01 11 10
00 1X 10 X0 X0 00 1 1 X X
01 0X 0X X1 X1 01 0 0 X X
11 1X 1X XX X0 11 1 1 X X
10 0X 0X X1 X1 10 0 0 X X
J A = C D + CD = C ⊕ D
Si, à la mise sous tension, le compteur se positionne dans la combinaison interdite compte tenu du schéma, il y restera
malgrè les impulsions d'horloge.
Il faut donc prévoir une action manuelle ou automatique pour retourner dans le cycle (utilisation des entrées
asynchrones d’initialisation S et R d’une bascule JK).
RAZ Début de cycle
CLR &
R R R R Décodage de
JA Q JB Q JC Q JD Q
A B C D (15)
10
1 C C C C
pour rendre le
KA KB KC KD compteur
S S S S
autocorrecteur
Horloge
=1
Un circuit de décodage de la combinaison interdite permet de remettre le compteur dans son cycle (compteur
autocorrecteur) si par malheur cette combinaison apparaissait. Dans le schéma ci-dessus la remise en cycle est faite
par une remise à zéro de toutes les bascules puisque la combinaison ( 0) 10 appartient au cycle.
Initialisation d’un compteur

L’état initial d’un compteur est défini à l’aide des entrées asynchrones d’initialisation (Preset et Clear).
2.4. Mise en cascade de compteur

(ex : chronomètre à plusieurs digits, chaque digit est un compteur → les compteurs doivent être connectés entre eux →
mise en cascade)
Les compteurs commercialisés délivrent bien évidemment la valeur contenue dans le compteur, et éventuellement une
information supplémentaire permettant la mise en cascade de plusieurs boîtiers, soit RCE cette sortie (également
appelée TC : Terminal Count).
La commande des différents boîtiers de comptage peut se faire suivant deux grands principes :
- La mise en cascade asynchrone. La sortie RCE (ripple count enable) d'un boîtier sert d'horloge du boîtier suivant.
Up / Down
A B C D A B C D A B C D
Horloge CP RCE CP RCE CP RCE
En En En
Autorisation '0' '0'

Comptage
La conséquence de la mise en cascade asynchrone est que les sorties du second boîtier sont décalées dans le temps par
rapport aux sorties du premier.
4. 11
- La mise en cascade synchrone. Comme l'horloge est commune à tous les boîtiers, il faut conditionner l'évolution du
second boîtier par la commande (En ou CE) d'autorisation de comptage.
Up / Down
Horloge
A B C D A B C D A B C D
CP RCE CP RCE CP RCE
En En En
'0'
3. LES SEQUENCEURS (généralisation de la notion de compteur)
3.1. Présentation
Les séquenceurs sont des systèmes séquentiels dont l'état évolue en fonction d'évènements (qui peuvent être divers :
horloge, contact, interruption ... et non plus seulement l’horloge comme pour les compteurs) appelés actions. La
séquence des états et des transitions marquant les changements d'états (les actions) s'appelle un automate ou séquenceur
ou encore machine d’états. (Ex.: distributeur de boissons)
On trouve principalement des séquenceurs :

- Dans les automatismes ou processus automatiques industriels où ils jouent le rôle d'un automate capable de diriger les
opérations qui doivent se dérouler dans un ordre prévu à l'avance;
- Dans les calculateurs où ils sont chargés d'un rôle d'organisateur de la succession des opérations à réaliser selon un
programme préétabli.
Un séquenceur n'est qu'exceptionnellement seul. En général il commande un système. Dans la plupart des cas, ce
dernier l'informe de son état, par exemple la fin d'exécution d'un tâche, la présence d'un débordement ou d'un résultat
nul, etc . Le séquenceur doit pouvoir, si nécessaire, prendre des décisions suivant l'état du système.
Séquenceur
Système
sous contrôle
3.2. Synthèse d'un séquenceur (câblé → bascules JK)

Exemple : Train électrique
Soit un train électrique devant effectuer 3 boucles A, B, C selectionnables par aiguillages p et q. Le passage dans une
boucle est détecté par un contact (T) remontant après le passage du train → (le train roule en marche avant uniquement
(pas de marche arrière) ou peut aussi se trouver à l’arrêt).
a
T
A
Départ
p q
B b
T
c
C T
4. 12
Aiguillages :
p ⎧0 : non devie
=⎨
q ⎩1 : devie
Contacts : (T)
a
⎧0 : repos
b =⎨
1 : passage du train(retombee a 0 apres passage)
c ⎩
Etat initial :
Train au départ sorties p et q à 0
Si on change d’itinéraire, il faut refaire toute la synthèse (→ nouveau circuit à base de bascules JK) ≠ solution
programmable où seul le programme change.
Les contacts a, b, c sont exclusifs (le train ne peut être à la fois en a, en b et en c).
A, B, C
3.2.0. Automate (des états) ≡ Graphe de fluence pour l’itinéraire désiré :
Sorties
Etat pq
Transition d'état abc 1 00
00X
100
X00 2 1X
010
001
0X0 3 01
Note : Il y a changement d’état chaque fois que les sorties changent. Les états sont liés aux sorties. Les transitions sont
liées aux entrées : une modification des entrées provoque (éventuellement) une transition d’état (modification des sorties).
A, B, B, C
Etude pour un second itinéraire désiré :
3.2.1. Automate (des états) ≡ Graphe de fluence :

Entrées du système : a, b, c
Sorties du système : p, q
Sorties
Etat pq
Transition d'état abc 1 00
00X
100
2 1X
X00
010
010 3 1X
001 000
000 4 1X
010
0X0 5 01
(X : 0 ou 1 : sans importance)
4. 13
3.2.2. Table des états :
Etat
résultant
transition Sorties
c
b
état a p q
1 1 2 1 0 0
2 2 2 3 1 X
3 4 3 1 X
4 4 5 1 X
5 5 5 1 0 1
000 100 110 010 011 111 101 001
abc
Les cases vides sont des X (cases indifférentes)
3.2.3. Simplification de la table : (Recherche des états équivalents)

2 états sont équivalents s'ils ont mêmes sorties et mêmes transitions.
Etats pouvant être équivalents : 2 -3 si 2 - 4 le sont

2 - 4 si 3 - 5 le sont
3 - 4 si 3 - 5 le sont
or 3 et 5 ne sont pas équivalents → 2 - 4 ne le sont pas
→ 2 - 3 ne le sont pas
→ pas d'états équivalents → pas de simplification de la table (la simplification aurait conduit à remplacer dans la table
les états équivalents à un état donné par cet état donné et réunir les transitions correspondantes)
3.2.4. Attribution des variables de sortie des bascules Qi ( ) : table des adresses
On a d'autant plus besoin de variables Qi (sorties de bascules) qu'il y a d'états à adresser dans la proportion :
n états à adresser
m
n=2
m variables Q
i
On doit donc avoir suffisamment de variables Qi pour adresser tous les états : n ≤ 2 .
m
Ici : n = 5 → au moins m = 3 variables sont nécessaires : Q2 Q1 Q0 pour le codage des états.
transition
Q c
2 p q
b
Q
1 a
état Q
0
000 1 000 001 000 0 0
001 2 001 001 011 1 X
011 3 010 011 1 X
010 4 010 110 1 X
110 5 110 110 000 0 1
4. 14
Exemple Synthèse avec des bascules J K synchrones (possibilité aussi avec des bascules asynchrones)
3.2.5. Table de Karnaugh des bascules Ji Ki (1 bascule JK par variable Q)
3 variables Q → 3 bascules J K : 3 doubles tables de Karnaugh : J 0 K 0 , J 1 K 1 , J2 K2
Ex : Table de Karnaugh de J2 K2 ( bit MSB) pour la sortie Q2

rappel : transition JK
0 0 0 X
0 1 1 X
1 1 X 0
1 0 X 1
J K
2 2
c
Q
2 b
Q a
1
Q
0
0 X 0 X 0 X
0 X 0 X 0 X
0 X 0 X
0 X 1 X
X 0 X 0 X 1
J 2 = Q2 Q1 Q0 abc
→
K 2 = Q2 Q1 Q0 a bc
sans simplifier au maximum car ici la table est à 6 variables (>4) → méthode de Karnaugh inutilisable.
J Q J Q J Q
0 0 1 1 2 2
K K K
0 1 2
Entrées Sorties
p
a ...
...
b ...
...
c ... q
4. 15
3.2.6. Equation des sorties :

pq
Q
1
Q
0
Q
2
00 1X 1X 1X
XX XX XX 01
D’après la table 3.2.4. :
p = Q0 + Q1 Q2
→
q = Q1
4. 16
4 ANNEXE. LOGIQUE SEQUENTIELLE 2

LES SEQUENCEURS PROGRAMMABLES
1. Utilisation d'un compteur programmable
Toute transition d'état est du type général :

(inhibition) (chargement) (données)
10 111 Enable RAZ Load Data
n
11 Compteur
01 T
programmable
11 n +1
01 m
→ Commandes appliquées : - on reste dans l'état n : → enable

- on passe à n + 1 : → rien (fonctionnement normal du compteur) → horloge
- on passe à m : load data
- initialisation du compteur : RAZ
Plus de table de Karnaugh à calculer, ni entrées J K, mais il faut programmer les bonnes instructions sur les entrées :
Enable
RAZ
Load
Data
1.1. Codage et décodage des actions
- actions sur les sorties :

mise à 0
il suffit d'un bit
mise à 1
mais il faut préciser sur quelle sortie porte l'action :
code opération (1 bit) opérande
instruction
code opération : 1: mise à 1

0: mise à 0
opérande : 00: sortie s1
01: sortie s2
10: sortie s3
11: sortie s4
(exemple à 4 sorties)
4. 17
Ex : mise à 1 de s2
→ décodage de :
1 0 1
décodeur décodeur
mise à 0
mise à 1
S
s
1
R
. s
2
s s s s
1 2 3 4 . s
3
. s
4
Architecture interne du séquenceur programmable
- opérations - inhibition conditionnelle

- rupture de séquence (load) conditionnelle ou inconditionelle
- mise à 0 conditionnelle ou inconditionelle
→ 5 opérations : → 3 bits pour le code opération

opération : 000 mise à 0 d'une sortie
001 mise à 1 d'une sortie
010 inhibition conditionnelle
011 rupture conditionnelle
100 rupture inconditionnelle
101 RAZ conditionnelle
110 RAZ inconditionnelle
opérande : sortie
condition
adresse de rupture
Ex : Rupture de séquence à l'adresse 0 1 1 0 (conditionnel)

011 01 0110
→ décodage de : condition codée sur 2 bits
0 1
décodeur
0 1 1 0 1 0 1 1 0
MUX
entrées
d'adresse
décodeur
décod décodeur
n
adresse de rupture
Data
saut
Load Compteur
conditionnel programmable
4. 18
2. Application sur l'exemple du train électrique
codage :
1 mise à 0 de p actions : mnémorique : code binaire :
2 mise à 0 de q Mise à 0 de sorties MAZ 00
Mise à 1 de sorties MAU 01

a= 0 3 inhibition conditionnelle a = 0
Inhibition conditionnelle INH 10
a= 1
4 mise à 1 de p Saut Inconditionnel JMP 11
b= 0 5 inhibition conditionnelle b = 0
opérandes :
b= 1
Sortie p P 00
b= 1 6 inhibition conditionnelle b = 1
b= 0 Sortie q Q 01
7 inhibition conditionnelle b = 0
b= 0
conditions :
8 mise à 0 de p
a= 0 A 0 00
9 mise à 1 de q b= 0 B 0 01
c= 0 C 0 10
c= 0 10 inhibition conditionnelle c = 0 b= 1 B 1 11
11 saut inconditionnel à 2 adresse de saut 2 2 00
Programme :
état mnémorique code binaire
0000 MAZ P 0000
0001 MAZ Q 0001
0010 INH A 0 1000
0011 MAU P 0100
0100 INH B 0 1001
0101 INH B 1 1011
0110 INH B 0 1001
0111 MAZ P 0000
1000 MAU Q 0101
1001 INH C 0 1010
1010 JMP 2 1100
4. 19
Matérialisation :
Q Q Q Q
3 2 1 0 4
a b c
mémoire
décodeur
code
instruction opérande
opér.
MUX
Mise à 0
Mise à 1 n
inhibition
saut
Enable Data Q
0
Q
1
Q
S Load 2
Q
3
p
Compteur
R
programmable
LES MICROPROCESSEURS
3. Utilisation d'un microprocesseur
Structure
Bus d'adresses
H Unité de
Horloge Contrôle
Compteur
ordinal
Décodeur
R W Ad
ALU Mémoire
Registre
d'instruction
Accumu-
lateur
Bus de données
4. 20
Circuits associés
(µ p micro - processeur)
µ p
Bus
Bus
de
d'a-
don-
dres- Mémoire
-nées
-ses ROM
Mémoire
RAM
Interfaces
d'entrées /
sorties
Entrées Sorties
Le programme à exécuter (code machine) peut être développé en langage assembleur (codes mnémoniques symbolisant
les codes binaires) ou en langage évolué soumis à un compilateur.
Les microproceseurs les plus répandus sont notamment à base d’une architecture 32 bits :
. Pentium de la famille INTEL,
. série 68000 de la famille MOTOROLA.
Des processeurs spécialisés ont des performances (puissance, rapidité ...) optimales pour des applications dédiées :
.Traitement du signal : processeur TMS de TEXAS INSTRUMENTS
.Graphisme ...
LES MICROCONTROLEURS
4. Utilisation d'un microcontrôleur

Un microcontrôleur est un mini-système, constitué de l'ensemble microprocesseur avec RAM, ROM, EEPROM,
convertisseurs CAN/CNA et interfaces (≡ gestionnaires) d'Entrées/Sorties séries/parallèles, intégré dans une même
structure (une même puce, un même circuit de silicium). Des programmes peuvent être développés sur émulateur
(systèmes de développement) en langage assembleur du microcontrôleur (ou même en langage évolué à l’aide d’un
compilateur), et exécutés autour d’un système d’exploitation logé également dans la mémoire du microcontrôleur.
Du fait de la richesse de sa constitution, un microcontrôleur est bien un mini système et peut être envisagé comme une
solution générale à une majorité d’applications analogiques, numériques, mixtes, informatiques , embarquées ... ne
nécessitant pas une vitesse extrême, pour laquelle il est préférable d’utiliser des circuits câblés, ou à la rigueur, des
circuits programmables FPGA.
Les microcontrôleurs les plus répandus sont notamment à base d’une architecture 8 bits :
. 80C51 de la famille INTEL,
. 68HC11 de la famille MOTOROLA,
. les microcontrôleurs PICS intéressants pour leurs faibles encombrement et coût.
LES COMPOSANTS PROGRAMMABLES
5. Les composants programmables
L’utilisation de composants programmables (FPGA), programmables via un compilateur VHDL, présente l’avantage
par rapport aux circuits câblés (bascules, portes logiques) de la souplesse tout en n’ayant pas l’inconvénient de lenteur
d’exécution des autres solutions programmables puisque le composant programmable n’exécute pas un programme
mais est constitué de matrices ET et OU programmées à volonté en bascules et portes logiques (synthèse effectuée par
le compilateur VHDL).
4. 21
6. Conclusion
Logique câblée ≡ utilisation de portes combinatoires et séquentielles.
- Avantage : rapidité du sytème.
- Inconvénient : structure figée → manque de souplesse pour une modification ou adaptation du système.
Logique programmée ≡ utilisation de séquenceur (compteur), d'un microprocesseur, d’un microcontrôleur ou d’un
composant programmable (FPGA ...).
- Avantage : plus souple à modifier et concevoir.
- Inconvénient : plus lent que la logique câblée à cause du temps de décodage des instructions requis.
__________
4. 22
TD 4. LOGIQUE SEQUENTIELLE 2
1. Registres (Analyse)
Analyser le fonctionnement du montage suivant et compléter le chronogramme : (Q0 et Q1 sont à l’état initial 0)
H 1 2 3 4 5 6
1
0 t
E
Q0 Q1 & S
E D D t
Q0
C C
H t
Q1
t
S
t
Rappel
Exemple 74XX74
1 PRE S
1Q
1 CLK C 1
1D 1D
1Q
1 CLR R
C D Q
D Q n
2 PRE
2Q
n -1
C
C : Horloge
Q 0
1
0
1
} Recopie
2D
2 CLR
2Q
2. Compteur asynchrone (Analyse)

- Donner la succession des états du compteur suivant, celui-ci étant supposé à l’état Q2Q1Q0 = 000 initialement :
Q2
Q0 Q1 & S
J 1 J
C
C C R
1 K 1 K
H
(les états furtifs ne sont pas à prendre en compte - leur durée est très petite devant la période d’Horloge car due au
temps de propagation, au temps de réponse des circuits)
- Le compteur est-il autocorrecteur ?
Rappel
Exemple 74XX109
1 PRE S
1Q
1J 1J
1 CLK C 1
1Q
C J K Q 1K 1K
n
1 CLR R
X X X Q
J
C
Q
0 0 Q
n -1
n -1
} Mémoire 2 PRE
2J
2Q
K Q
0
1
1
0
0
1
} Recopie de J
2 CLK
2K
2Q
C : Horloge
n -1
TD 4. 1
3. Compteur synchrone (Synthèse)

a) Synthétiser un compteur 2 bits synchrone avec des bascules JK positive edge triggered, qui compte selon le cycle
suivant (Initialisation à Q1Q0 = 00) : Q1Q0 = 00 → 01 → 11 → 00 → …
b) Vérifier en faisant l’analyse (chronogramme)
c) Que se passe-t-il si on démarre à l’état Q1Q0 = 10 ? Y-a-t-il autocorrection ?
d) S’il n’y a pas autocorrection, rendre le compteur autocorrecteur en reprenant la synthèse a) et en éliminant les choix
xx effectués dans les tables de Karnaugh pour les forcer selon le cycle autocorrigé.
Rappel : Démarche de Synthèse

1. Se demander combien d’états n dans la séquence : n = 3
m −1
2. Combien de variables m de sortie utiliser : 2 <n≤2 m
→ m=2
3. Combien de bascules JK utiliser : m
4. Schéma squelette d’un compteur synchrone à bascules JK :
J0 Q J1 Q
J 0 J 1
C Q C
0 Q
1
K K K K
0 1
5. Tables de Karnaugh pour déterminer les entrées J i K i des bascules en se servant de la table des transitions d’une
bascule JK :
Transition Qn-1 → Qn J K
0 → 0 0 X
0 → 1 1 X
1 → 1 X 0
1 → 0 X 1
TD 4. 2
TD 4 ANNEXE. LOGIQUE SEQUENTIELLE 2

1. Séquenceur (commande de train électrique)
On considère un train électrique devant effectuer 3 boucles A, B, C sélectionnables par les aiguillages p et q.
Le passage dans une boucle est détecté par un contact ( T ) remontant après le passage du train :
Ta
A
Départ p q
C B
Tb
Tc (Train en marche avant ou à l’arrêt; pas de marche arrière)
Les contacts a, b, c représentent les entrées du système logique, avec la convention :

a, b, c = 0 à l’état de repos; a, b, c = 1 pendant le passage du train.
Les aiguillages p et q en constituent les sorties :
p, q = 0 si non déviation; p, q = 1 si déviation.
A, B, B, C
L’itinéraire désiré est le suivant :
avec l’état initial : Train en position de Départ et les sorties p et q sont à 0.
Etablir le graphe de fluence (≡ graphe des états et ransitions) du système et effectuer la synthèse de ce système
logique : - en utilisant des bascules JK (logique câblée)
- à partir d’un compteur programmable (logique programmée).
2. Séquenceur (serrure électronique)

On considère une serrure électronique à 3 entrées x1 , x2 , x3 et 2 sorties y1 , y2 :
x x x
1 2 3
Serrure
y y
1 2
En séquence, une entrée xi ne peut être activée (≡ mise à 1) qu’une seule fois.
A un instant donné, 1 seule entrée xi est à 1 à la fois.
Séquence à reconnaître : x1 = 1 puis x2 = 1 puis x3 = 1, avec passages intermédiaires par 0, soit :
x1 x2 x3 = 100 → 010 → 001.
y1 ≡ 1 à la fin de la séquence; y2 ≡ 1 pour toute autre séquence.
(≡ 1 signifie mise à 1 et stabilisation à cet état, et non passage momentané à la valeur 1).
Etat initial : x1 x2 x3 = 000 et y1 y2 = 00
Etablir le graphe de fluence (≡ graphe des états et transitions) du système et effectuer la synthèse de ce système
logique : - en utilisant des bascules JK (logique câblée)
- à partir d’un compteur programmable (logique programmée).
TD 4. 3
3. Compteurs synchrones en anneau et non bouclé (Analyse)

Un compteur est dit autocorrecteur si, se trouvant dans un état hors de son cycle normal de comptage, il revient dans le
cycle, éventuellement en plusieurs coups d’hologe.
1. Compteur en anneau à bascules JK

Soit le compteur :
JA A JB B JC C JD D
1 K A 1 K B 1 K C 1 K D
A B C D
1. Initialisé à l’état DCBA = 0001 , tracer le chronogramme des signaux D, C , B, A .

2. En déduire son cycle de comptage (cycle normal de comptage) représenté comme une machine d’états
(automate d’états finis).
3. L’état initial du compteur n’est plus précisé. Donner pour les 16 états initiaux possibles DCBA du
compteur, l’état DCBA immédiatement futur (au coup d’horloge actif suivant l’état initial).
4. Dire si le compteur est autocorrecteur en justifiant votre réponse.
2. Compteur en anneau à bascules D (facultatif)

Soit le compteur :
DA A DB B DC C DD D
A B C D

3. Compteur ouvert à bascules D (facultatif)

Soit le compteur :
& DA A DB B DC C DD D
A B C D

__________
TD 4. 4
TP 4. LOGIQUE SEQUENTIELLE 2
- Oscilloscope
&&& &&&
- Multimètre
- 1 Résistance 1MΩ
- 1 Condensateur 100 nF
- 1 LED
- 1 mini-interrupteur (horloge manuelle)
Circuits logiques de la famille CMOS 4000
- 1 4049 : 6 NOT
- 2 4027 : 2 Bascules JK positive edge triggered
2. Notation du TP
Rappel : Initialisation d’une bascule (exemple d’une bascule JK)
Les entrées asynchrones a de mise à 0 et mise à 1 généralement actives à l’état bas (donc notées a ) sont telles que
lorsque mise à 0 par ex. est activée, Q est placé à l’état 0 quelles que soient les entrées d’horloge et de données J, K. Ce
sont des commandes d’effacement et d’initialisation (appelées aussi Clear et Preset ou encore Reset et Set) qui peuvent
être activées pour fixer l’état initial de la sortie et qui doivent ensuite être inactivées pour permettre le fonctionnement
normal de la bascule.
Cas d’entrées asynchrones actives à l’état haut :
A l’aide d’un circuit RC, on active l’entrée asynchrone un court instant au démarrage par un niveau haut, puis on
ramène le signal asynchrone d’initialisation à 0. Appliqué à l’entrée Clear, ceci initialise Q à 0, mais appliqué à l’entrée
Preset, ceci initialise Q à 1. A chaque fois l’entrée asynchrone non utilisée est placé à l’état inactif, soit l’état 0. (Le
maintien prolongé d’une entrée asynchrone à son niveau actif fixe Q constant : à 0 si Clear est actif, à 1 si Preset l’est).
t
U =V e RC
C C
U U U
R V R
Preset Clear
t

A l’aide d’un circuit RC, on active l’entrée asynchrone un court instant au démarrage par un niveau bas, puis on ramène
le signal asynchrone d’initialisation à 1. Appliqué à l’entrée Clear , ceci initialise Q à 0, mais appliqué à l’entrée Preset ,
ceci initialise Q à 1. A chaque fois l’entrée asynchrone non utilisée est placé à l’état inactif, soit l’état 1. (Le maintien
prolongé d’une entrée asynchrone à son niveau actif fixe Q constant : à 0 si Clear est actif, à 1 si Preset l’est).
t
U = V (1 − e RC
)
R R
U U U
C V C
V V
Preset t Clear
TP 4. 1

3. Compteurs
Etude théorique
Donner la succession des états du compteur suivant (automate des états), avec la notation Q2Q1Q0 , celui-ci étant
supposé à l'état initial: Q2Q1Q0 = 000 :
Q Q Q
J 0 J 1
1 J 2
C C C
Q
1
1 K 1 K 1 K

- Effectuer la simulation (Circuit Maker) (prendre un pulser pour horloge).
4. Synthèse de Compteur 2 bits

Etude théorique
Synthétiser un compteur 2 bits synchrone avec des bascules JK positive edge triggered, qui compte selon le cycle
suivant : Q1Q0 = 00 → 01 → 11 → 10 → 00 → …

- Vérifier par la simulation (Circuit Maker) (prendre un pulser pour horloge).
5. Séquenceur Train électrique (facultatif)

A, C, B
a) Donner l’automate des états correspondant à la trajectoire

b) Effectuer la synthèse avec des bascules JK synchrones positive edge triggered, permettant de commander les
aiguilleurs p et q.
c) Vérifier par la simulation.

__________
TP 4. 2
Electronique Numérique 5. VHDL
5. VHDL
Introduction
VHDL est l’abréviation de « Very high speed integrated circuits Hardware Description Langage ». L’ambition des
concepteurs du langage est de fournir un outil de description homogène des circuits, qui permette de créer des modèles
de simulation et de « compiler » le silicium (c’est-à-dire synthétiser une fonction électronique dans un circuit
programmable) à partir d’un programme unique.
Initialement réservé au monde des circuits numériques, VHDL est en passe d’être d’une part étendu aux circuits
analogiques, et d’autre part rattaché à un langage de plus haut niveau : SystemC.
Deux des intérêts majeurs du langage sont :

• Des niveaux de description très divers : VHDL permet de représenter le fonctionnement d’une application
tant du point de vue système que du point de vue circuit, en descendant jusqu’aux opérateurs les plus élémentaires. A
chaque niveau, la description (architecture) peut être structurelle (portrait des interconnexions entre des sous
fonctions), flot de données (portrait des signaux d’entrées/sorties) ou comportementale (langage évolué).
• Son aspect « non propriétaire » : le développement des circuits logiques a conduit chaque fabriquant de
composants programmables (FPGAs : Field Programmable Gate Array ...) à développer son propre langage de
description. VHDL est en passe de devenir le langage commun à de nombreux systèmes de CAO, indépendants ou liés
à des producteurs de circuits, des (relativement) simples outils d’aide à la programmation des PALs aux ASICs, en
passant par les FPGAs.
Héritier d’ADA, VHDL est un gros langage.
Historique
Au cours des 15 dernières années, les méthodes de conception des fonctions numériques ont subi une évolution
importante. Dans les années 70, la majorité des applications de la logique câblée étaient construites autour de circuits
intégrés standard, souvent pris dans la famille TTL. Au début des années 80 apparurent, parallèlement, les premiers
circuits programmables par l’utilisateur (PALs : Programmable Array Logic) du côté des circuits simples, et les circuits
intégrés spécifiques (ASICs : Application Specific Integrated Circuit) pour les fonctions complexes fabriquées en
grande série. La complexité de ces derniers a nécessité la création d’outils logiciels de haut niveau qui sont à la
description structurelle (schémas au niveau des portes élémentaires) ce que les langages évolués sont au langage
machine dans le domaine de la programmation. Les premières générations de circuits programmables étaient conçues
au moyen de simples programmes de traduction d’équations logiques en table de fusibles. A l’heure actuelle, l’écart de
complexité entre circuits programmables et ASICs s’est restreint : on trouve une gamme continue de circuits qui vont
des héritiers des premiers PALs, équivalents de quelques centaines de portes, à des FPGAs (Field Programmable Gate
Array) ou des LCAs (Logic Cell Array) de quelques dizaines de milliers de portes équivalentes. Les outils d’aide à la
conception se sont unifiés : un même langage, VHDL par exemple, peut être employé quels que soient les circuits
utilisés, des PALs aux ASICs.
La démarche de conception d’un circuit est alors simple : on spécifie en langage VHDL les fonctionnalités du circuit à
réaliser en termes d’entrée/sortie. Le compilateur VHDL engendre un fichier JEDEC (.JED) autorisant une simulation
(visualisation des signaux d’entrée/sortie) en fonction du composant programmable choisi pour matérialiser le circuit
désiré. Enfin, Il ne reste plus qu’à programmer ledit composant à l’aide d’une carte spécialisée fournie par le
constructeur de composants programmables (FPGAs ...). Les principaux constructeurs : XILINX, ACTEL, CYPRESS,
MENTOR GRAPHICS, CADENCE, VIEW LOGIC, ALTERA ... fournissent leur propre compilateur VHDL en
grande partie portable (Warp de CYPRESS, Max+Plus d’ALTERA ...).
5. 1
Méthodes de synthèse
Le remplacement, dans la plupart des applications, des fonctions standard complexes par des circuits programmables,
s’accompagne d’un changement dans les méthodes de conception :
• on constate un « retour aux sources » : le concepteur d’une application élabore sa solution en descendant au
niveau des bascules élémentaires, au même titre que l’architecte d’un circuit intégré.
• l’utilisation systématique d’outils de conception assistée par ordinateur (CAO), sans lesquels la tâche serait
irréalisable, rend caducs les fastidieux calculs de minimisation d’équations logiques. Le concepteur peut se consacrer
entièrement aux choix d’architecture qui sont eux, essentiels.
• la complexité des fonctions réalisables dans un seul circuit pose le problème du test. Les outils traditionnels
de test de cartes imprimées, du simple oscilloscope à la « planche à clous » en passant par l’analyseur d’états logiques
ne sont plus d’un grand secours, dès lors que la grande majorité des équipotentielles sont inaccessibles de l’extérieur.
Là encore, la CAO joue un rôle essentiel. Encore faut-il que les solutions choisies soient analysables de façon sûre.
Cela interdit formellement certaines astuces, parfois rencontrées dans des schémas traditionnels de logique câblée,
comme des commandes asynchrones utilisées autrement que pour une initialisation lors de la mise sous tension, par
exemple.
• les langages de haut niveau comme VHDL privilégient une approche globale des solutions. Dès lors que
l’architecture générale d’une application est arrêtée, que les algorithmes qui décrivent le fonctionnement de chaque
partie sont élaborés, le reste du travail de synthèse est extrêmement simple et rapide.
1. Principes généraux
1.0. Description descendante : le « top down design »
Une application un tant soit peu complexe est découpée en sous-ensembles qui échangent des informations suivant un
protocole bien défini. Chaque sous-ensemble est, à son tour, subdivisé, et ainsi de suite jusqu’aux opérateurs
élémentaires.
Un système est construit comme une hiérarchie d’objets, les détails de réalisation se précisant au fur et à mesure que
l’on descend dans cette hiérarchie. A un niveau donné de la hiérarchie, les détails de fonctionnement interne des
niveaux inférieurs sont invisibles. C’est le principe même de la programmation structurée.
Plusieurs réalisations d’une même fonction pourront être envisagées, sans qu’il soit nécessaire de remettre en cause la
conception des niveaux supérieurs; plusieurs personnes pourront collaborer à un même projet, sans que chacun ait à
connaître tous les détails de l’ensemble.
La conception descendante consiste à définir le système en partant du sommet de la hiérarchie, en allant du général au
particulier. VHDL permet, par exemple, de tester la validité de la conception d’ensemble, avant que les détails des sous
fonctions ne soient complètement définis. A titre d’exemple, l’architecture générale d’un processeur peut être évaluée
sans que le mode de réalisation de ses registres internes ne soit connu, le fonctionnement des registres en question sera
alors décrit au niveau comportemental.
5. 2
1.1. Simulation et/ou synthèse
VHDL a été, initialement, connu comme un langage de simulation, il est fortement marqué par cet héritage très
informatique, ce qui est parfois un peu déroutant pour l’électronicien, proche du matériel, qui n’est pas toujours un
spécialiste des langages de programmation. Citons quelques exemples :
• Contrairement à C ou PASCAL, VHDL est un langage qui comprend le « parallélisme », c’est à dire que des
blocs d’instructions peuvent être exécutés simultanément, par opposition à séquentiellement comme dans un langage
procédural traditionnel. Autant ce parallélisme est fondamental pour comprendre le fonctionnement d’un simulateur
logique, et peut être déroutant pour un programmeur habitué au déroulement séquentiel des instructions qu’il écrit,
autant il est évident que le fonctionnement d’un circuit ne dépend pas de 1’ordre dans lequel ont été établies les
connexions. L’utilisateur de VHDL gagnera beaucoup en ne se laissant pas enfermer dans l’aspect langage de
programmation, en se souvenant qu’il est en train de créer un vrai circuit. Les parties séquentielles du langage, car il y
en a, doivent, dans ce contexte, être comprises soit comme une facilité offerte dans l’écriture de certaines fonctions,
soit comme le moyen de décrire des opérateurs fondamentalement séquentiels : les opérateurs synchrones.
• La modélisation correcte d’un système suppose de prendre en compte, au niveau du simulateur, les
imperfections du monde réel. VHDL offre donc la possibilité de spécifier des retards, de préciser ce qui se passe lors
d’un conflit de bus, etc. Pour simuler toutes ces vicissitudes, le langage offre toute une gamme d’outils : signaux qui
prennent une valeur inconnue, messages d’erreurs quand un « circuit » détecte une violation de set up time,
changements d’états retardés pour simuler les temps de propagation. Toutes les constructions associées de ce type ne
sont évidemment pas synthétisables! La difficulté principale est que, suivant les compilateurs, la frontière entre ce qui
est synthétisable et ce qui ne l’est pas n’est pas toujours la même, même pour des compilateurs qui respectent la norme
IEEE-1076. Avant d’utiliser un outil de synthèse, le concepteur de circuit a tout à gagner à lire très attentivement la
présentation du sous-ensemble de VHDL accepté par cet outil.
• Trois classes de données existent en VHDL : les constantes, les variables (affectation par le symbole := ) et
les signaux (affectation par le symbole <= ). La nature des signaux ne présente aucune ambiguïté, ce sont des objets qui
véhiculent une information logique tant du point de vue simulation que dans la réalité. Les signaux qui ont échappé aux
simplifications logiques, apportées par l’optimiseur toujours présent, sont des vraies équipotentielles du schéma final.
Les variables sont destinées, comme dans tout langage, à stocker temporairement des valeurs, dans l’optique
d’une utilisation future, sans chercher à représenter la réalité. Certains compilateurs considèrent que les variables n’ont
aucune existence réelle, au niveau du circuit, qu’elles ne sont que des outils de description fonctionnelle. D’autres
transforment, éventuellement (cela dépend de l’optimiseur), les variables en cellules mémoires ...
Il est clair que VHDL, les outils de synthèse et d’optimisation ne peuvent pas transformer un mauvais concepteur en un
bon. Ce sont de simples outils supplémentaires qui peuvent aider un ingénieur à réaliser plus rapidement et plus
efficacement un matériel quand ils sont utilisés correctement.
Il est toujours nécessaire de comprendre les détails physiques de la façon dont est implémentée une réalisation.
L’ingénieur doit « regarder par dessus 1’épaule » de l’outil pour s’assurer que le résultat est conforme à ses exigences
et à sa philosophie, et que le résultat est obtenu en un temps raisonnable.
5. 3
1.2. Exemples
Des tautologies
Les exemples de code source VHDL ci-dessous ne nous apprennent rien sur les propriétés des opérateurs concernés, ils
nous montrent l’aspect d’un programme VHDL et nous rappellent que les opérations NON, ET et OU sont définies sur
les objets de type bit (appartenant à la classe signal) comme sur ceux de type boolean, avec une convention
logique positive (1 ≡ TRUE, 0 ≡ FALSE).
-- inverseur (ceci est un commentaire)

entity inverseur is
port (e : in bit ; -- les entrees
s : out bit) ; -- les sorties
end inverseur;
architecture dataflowlowlevel of inverseur is
begin
s <= not e ;
end dataflowlowlevel;
De même :
-- operateur et
entity et is
port (e1, e2 : in bit ;
s : out bit) ;
end et ;
architecture dataflowlowlevel of et is
begin
s <= e1 and e2 ;
Ou encore :
-- operateur ou
entity ou is
s : out bit) ;
end ou ;
architecture dataflowlowlevel of ou is
begin
s <= e1 or e2 ;
On notera la structure générale d’un programme et le symbole « d’affectation » particulier aux objets de nature signal
(s, e, el, e2). La déclaration entity correspond au prototype d’une fonction en langage C, elle décrit l’interaction entre
l’opérateur et le monde environnant. La partie architecture du programme correspond à la description interne de
l’opérateur, elle décrit donc son fonctionnement. L’architecture peut être de type structurel, flot de données ou
comportemental. Plusieurs architectures peuvent décrire une même entité. Les mots clés du langage sont notés en non
italique ou en MAJUSCULES, c’est une habitude de certains, pas une obligation.
5. 4
Des affectations conditionnelles
Dans les programmes qui suivent on voit apparaître la notion de « haut niveau » du langage. Des expressions purement
booléennes sont utilisées pour décrire le fonctionnement d’un circuit. Ici elles traduisent strictement les tables de vérité,
mais permettent évidemment des constructions beaucoup plus élaborées.
-- inverseur
entity inverseur is
port (e : in bit ;
s : out bit) ;
end inverseur ;
architecture dataflowhighlevel of inverseur is
begin
s <= ‘1’ when (e = ‘0’) else ‘0’ ;
end dataflowhighlevel;
De même :
-- operateur et
entity et is
s : out bit) ;
end et ;
architecture dataflowhighlevel of et is
begin
s <= ‘0’ when (e1 = ‘0’ or e2 = ‘0’) else ‘1’ ;
ou encore :
-- operateur ou
entity ou is
s : out bit) ;
end ou ;
architecture dataflowhighlevel of ou is
begin
s <= ‘0’ when (e1 = ‘0’ and e2 = ‘0’) else ‘1’ ;
5. 5
Des exemples de modèles comportementaux
Terminons cette première découverte de VHDL par 2 descriptions d’architecture purement comportementales des
opérateurs ET et OU :
entity et is -- operateur et
s : out bit) ;
end et ;
architecture behaviour of et is
begin
process (el, e2)
begin
if (e1 = ‘0’ or e2 = ‘0’) then
s <= ‘0’ ;
else
s <= ‘1’ ;
end if ;
end process ;
end behaviour;
ou encore :
entity ou is -- operateur ou
port (e : in bit_vector (0 to 1);
s : out bit );
end ou ;
architecture behaviour of ou is
begin
process ( e )
begin
case e is
when "00" =>
s <= ‘0’ ;
when others =>
s <= ‘1’ ;
end case ;
end process ;
end behaviour;
Le rôle de l’instruction process est de décrire explicitement un processus défini par un algorithme séquentiel (≡ non
parallèle, contrairement aux descriptions structurelle et flot de données).
5. 6
1.3. L’extérieur de la boîte noire : une « ENTITE »
Dans une construction hiérarchique, les niveaux supérieurs n'ont pas à connaître les détails des niveaux inférieurs. Une
fonction logique sera vue, dans cette optique, comme un assemblage de « boîtes noires » dont, syntaxiquement parlant,
seules les modes d'accès sont nécessaires à l'utilisateur.
La construction qui décrit l'extérieur d'une fonction est l'entité (entity). La déclaration correspondante lui donne un
nom et précise la liste des signaux d'entrée et de sortie (équivalent en langage C du prototypage) :
mon_circuit
entree1 sortie1
entree2 sortie2
entree3
entree4 sortie3
4 6
entity mon_circuit is port (

entree1 : in bit ;
entree2, entree3 : in bit ;
entree4 : in bit_vector ( 0 to 3 ) ;
sortie1, sortie2 : out bit ;
sortie3 : out bit_vector ( 0 to 5 ) )
end mon_circuit ;
Dans l’exemple qui précède, les noms des objets, qui dépendent du choix de l’utilisateur, sont écrits en italique, les
autres mots sont des mots-clés du langage (ces derniers peuvent indifféremment être écrits en minuscules ou en
MAJUSCULES).
Les choix possibles pour le sens de transfert sont : in, out, inout et buffer (une sortie qui peut être « lue » par
l’intérieur du circuit).
Les choix possibles pour les types de données échangées sont les mêmes que pour les signaux.
1.4. Le fonctionnement interne : une « ARCHITECTURE »
L'architecture est la matérialisation de la fonction définie dans l’entité. Elle décrit le fonctionnement interne d'un circuit
auquel est attaché une entité. Ce fonctionnement peut être décrit de différentes façons :
Description structurelle
Le circuit est vu comme un assemblage de composants de niveau inférieur, c'est une description « schématique ».
Souvent ce mode de description est utilisé au niveau le plus élevé de la hiérarchie, chaque composant étant lui-même
défini par un programme VHDL (entité et architecture).
Description comportementale
Le comportement matériel du circuit est décrit par un algorithme, indépendamment de la façon dont il est réalisé au
niveau structurel.
Description par un flot de données
Le fonctionnement du circuit est décrit par un flot de données qui vont des entrées vers les sorties, en subissant, étape
par étape, des transformations élémentaires successives. Ce mode de description permet de reproduire l'architecture
logique, en couches successives, des opérateurs combinatoires.
Flot de données et représentation comportementale sont très voisines, dans les deux cas le concepteur peut faire appel à
des instructions de haut niveau. La première méthode utilise un grand nombre de signaux internes qui conduisent au
résultat par des transformations de proche en proche. La seconde utilise des blocs de programme (les processus
explicites), qui manipulent de nombreux signaux avec des algorithmes séquentiels.
5. 7
La syntaxe générale d'une architecture comporte une partie de déclaration et un corps de programme :
architecture exemple of mon_circuit is

partie déclarative optionnelle : types, constantes, signaux locaux, composants.
begin
corps de l'architecture.
suite d'instructions parallèles :
affectations de signaux ;
processus explicites ; -- mais l’intérieur d’un processus est séquentiel
blocs ;
instanciation (i.e. importation dans un schéma) de composants (appel de sous-
programmes).
end exemple ;
1.5. Des algorithmes séquentiels décrivent un câblage parallèle : les « PROCESSUS »
« Un processus est une instruction concurrente (deux instructions concurrentes sont simultanées) qui définit un
comportement qui doit avoir lieu quand ce processus devient actif. Le comportement est spécifié par une suite
d'instructions séquentielles exécutées dans le processus. »
Qu’est-ce que cela signifie ? Trois choses :
1. Les différentes parties d'une réalisation interagissent simultanément, peu importe l'ordre dans lequel un câbleur soude
ses composants, le résultat sera le même. Le langage doit donc comporter une contrainte de « parallélisme » entre ses
instructions. Cela implique des différences notables avec un langage procédural comme le langage C.
En langage VHDL :
a <= b ;
c <= a + d ;
et
c <= a + d ;
a <= b ;
représentent la même chose, ce qui est notablement différent de ce qui se passerait en langage C pour :
a=b;
c = a + d;
et
c=a+d;
a=b;
Les affectations de signaux, à l'extérieur d'un processus explicite, sont traitées comme des processus tellement
élémentaires qu'il est inutile de les déclarer comme tels. Ces affectations sont traitées en parallèle, de la même façon
que plusieurs processus indépendants.
2. L'algorithmique fait grand usage d'instructions séquentielles pour décrire le monde. VHDL offre cette facilité à
l'intérieur d'un processus explicitement déclaré. Dans le corps d’un processus il sera possible d’utiliser des variables,
des boucles, des conditions, dont le sens est le même que dans les langages séquentiels. Même les affectations entre
signaux sont des instructions séquentielles quand elles apparaissent à l’intérieur d’un processus. Seul sera visible de
l'extérieur le résultat final obtenu à la fin du processus.
5. 8
3. Les opérateurs séquentiels, surtout synchrones, mais pas exclusivement eux, comportent « naturellement » la notion
de mémoire, qui est le fondement de l'algorithmique traditionnelle. Les processus sont la représentation privilégiée de
ces opérateurs (ce n'est pas la seule, les descriptions structurelle et flot de données, plus proches du câblage du circuit, permettent de décrire tous
les opérateurs séquentiels avec des opérateurs combinatoires élémentaires. Pour les circuits qui comportent des bascules comme éléments primitifs,
connus de l'outil de synthèse, les deux seules façons d'utiliser ces bascules sont les processus et leur instanciation comme composants dans une
description structurelle).
Mais attention, la réciproque n'est pas vraie, il est parfaitement possible de décrire un opérateur purement combinatoire
par un processus, le programmeur utilise alors de cet objet la seule facilité d'écriture de l'algorithme.
Outre les simples affectations de signaux, qui sont en elles mêmes des processus implicites à part entière, la description
d'un processus obéit à la syntaxe suivante (en particulier, la structure séquentielle « if … then » est à inclure
obligatoirement dant un processus) :
Processus : syntaxe générale avec liste de sensibilité (liste de paramètres d’activation du processus)
[étiquette : ] process [ (liste de sensibilité) ]
partie déclarative optionnelle : variables notamment
begin
corps du processus
instructions séquentielles
end process [ étiquette ] ;
Les éléments mis entre crochets sont optionnels, ils peuvent être omis sans qu'il y ait d'erreur de syntaxe. La liste de
sensibilité est la liste des signaux qui déclenchent, par le changement de valeur de l'un quelconque d'entre eux, l'activité
du processus (paramètres ou arguments du processus). Cette liste peut être remplacée par une instruction « wait » dans
le corps du processus : la syntaxe du processus devient alors la suivante :
Processus : syntaxe générale sans liste de sensibilité mais avec l’instruction « wait »
[étiquette : ] process
partie déclarative optionnelle : variables notamment
begin
wait [on liste_de_signaux ] [ until condition] ;
end process [ étiquette ] ;
L’instruction wait
Cette instruction indique au processus que son déroulement doit être suspendu dans l'attente d'un événement sur un
signal (un signal change de valeur), et tant qu'une condition n'est pas réalisée.
Sa syntaxe générale est :

wait [on liste_de_signaux ] [ until condition] ;
On peut spécifier un temps d’attente maximum (wait … for temps), mais cette clause n’est pas synthétisable.
La liste des signaux dont l'instruction attend le changement de valeur joue exactement le même rôle que la liste de
sensibilité du processus, mais l'instruction wait ne peut pas être utilisée en même temps qu'une liste de sensibilité. La
tendance, pour les évolutions futures du langage, semble être à la suppression des listes de sensibilités, pour n'utiliser
que les instructions d'attente.
Description d'un opérateur séquentiel
La représentation des horloges : pour représenter les opérateurs synchrones de façon comportementale, il faut
introduire l'horloge dans la liste de sensibilité, ou insérer dans le code du processus une instruction « wait » explicite.
Rappelons qu'il est interdit d'utiliser à la fois une liste de sensibilité et une instruction wait. Quand on modélise un
opérateur qui comporte à la fois des commandes synchrones et des commandes asynchrones, il faut, avec certains
compilateurs, mettre ces commandes dans la liste de sensibilité.
5. 9
Exemple :
architecture fsm of jk_raz is
signal etat : bit ;
begin -- la déclaration de q a eu lieu précédemment dans l’entité
q <= etat ; -- l’état va être défini ci-dessous (parallélisme)
-- l’instruction « q <= etat » et le processus sont 2 instructions concurrentes
-- (parallèles) alors que l’intérieur d’un processus est séquentiel
process (clock, raz) -- deux signaux d'activation externe
begin
if (raz = '1') then -- raz asynchrone
etat <= '0';
elseif (clock = 'l' and clock 'event) then -- front montant d’horloge
case etat is
when '0' =>
if (j = '1' ) then
etat <= '1';
end if ;
when '1' =>
if (k = '1' ) then
etat <= '0';
end if ;
end case ;
end if ;
end process ;
end fsm ;
Dans l’exemple précédent, la priorité de la mise à zéro asynchrone, sur le fonctionnement synchrone normal de la
bascule JK, apparaît par l’ordre des instructions de la structure if ... elseif. Le processus est utilisé là à la fois pour
modéliser un opérateur essentiellement séquentiel, la bascule, et pour faciliter la description de l’effet de ses
commandes par un algorithme séquentiel.
Pour modéliser un comportement purement synchrone on peut indifféremment utiliser la liste de sensibilité ou une
instruction wait :
architecture fsm_liste of jk_simple is

signal etat : bit ;
begin
q <= etat ; -- la déclaration de q a eu lieu précédemment dans l’entité
process (clock) -- un seul signal d'activation
begin
if (clock = 'l' and clock 'event) then
case etat is
when '0' =>
if (j = 'l' ) then
etat <= 'l' ;
end if;
when 'l' =>
if (k = 'l' ) then
etat <= '0' ;
end if;
end case ;
end if ;
end process ;
end fsm_liste ;
5. 10
Ou, de façon strictement équivalente, en utilisant une instruction « wait » :
architecture fsm_wait of jk_simple is

signal etat : bit ;
begin
q <= etat ;
process -- pas de liste de sensibilité
begin
wait until (clock = 'l') ;
case etat is
when '0' =>
if (j = 'l' ) then
etat <= 'l' ;
end if;
when 'l' =>
if (k = 'l' ) then
etat <= '0' ;
end if ;
end case ;
end process ;
end fsm_wait ;
Description par un processus d’un opérateur combinatoire ou asynchrone
Un processus permet de décrire un opérateur purement combinatoire ou un opérateur séquentiel asynchrone, en utilisant
une démarche algorithmique.
Dans ces deux cas la liste de sensibilité, ou l'instruction wait équivalente, est obligatoire; le caractère combinatoire ou
séquentiel de l'opérateur réalisé va dépendre du code interne au processus. On considère un signal qui fait l'objet d'une
affectation dans le corps d'un processus :
- si au bout de l'exécution du processus, pour toutes les combinaisons possibles des valeurs de la liste de sensibilité, la
valeur de ce signal, objet d'une affectation, est connue, l'opérateur correspondant est combinatoire.
- si certaines des combinaisons précédentes de la liste de sensibilité conduisent à une indétermination concernant la
valeur du signal examiné, objet d'une affectation, ce signal est associé à une cellule mémoire (opérateur séquentiel).
Précisons ce point par un exemple :
5. 11
entity comb_seq is
port (
el, e2 : in bit ;
s_et, s_latch, s_edge : out bit
);
end comb_seq ;
architecture exproc of comb_seq is

begin
-- porte logique et
et : process (e1, e2) -- ou encore process (e1)
begin
if ( e1 = 'l' ) then
s_et <= e2 ;
else
s_et <= '0' ; -- équivalent à s_et <= e1 and e2 ;
end if ;
end process ; -- opérateur combinatoire
-- bascule D latch, e1 est la commande

latch : process (e1,e2) -- ou encore process (e1)
begin
if ( e1 = '1' ) then
s_latch <= e2 ;
end if; -- si e1 = '0' la valeur de s_latch est « inconnue » (→ mémorisation).
end process ; -- opérateur séquentiel
-- bascule D edge, e1 est l’horloge

edge : process (e1) -- ou encore process (e1,e2)
begin
if ( e1 'event and e1 = '1') then -- e1 agit sur un front montant.
s_edge <= e2 ;
end if ;
end process ; -- en dehors d’un front montant : mémorisation de l’état précédent
end exproc ; -- opérateur séquentiel
Dans l'exemple qui précède, le premier processus est combinatoire, le signal s_et a une valeur connue à la fin du
processus, quelles que soient les valeurs des entrées e1 et e2. Dans le deuxième processus, l'instruction « if » ne nous
renseigne pas sur la valeur du signal s_latch quand e1 = '0'. Cette méconnaissance est interprétée, par le compilateur
VHDL, comme un maintien de la valeur précédente, d'où la génération d'une cellule mémoire dont la commande de
mémorisation, e1, est active sur un niveau. Le troisième processus conduit également, et pour le même type de raison, à
la synthèse d'une cellule mémoire pour le signal s_edge. Mais la commande de mémorisation est, cette fois, active sur
un front, explicitement mentionné dans la condition de l'instruction « if » : e1 'event. La façon dont est traitée la
commande de mémorisation e1 dépend donc de l'écriture du test : niveau ou front
5. 12
2. Eléments du langage
2.1. Les données appartiennent à une classe et ont un type
VHDL, héritier d'ADA, est un langage fortement typé. Toutes les données ont un type qui doit être déclaré avant
l'utilisation (sauf, et c'est bien pratique, les variables entières des boucles « for ») et aucune conversion de type
automatique (une souplesse et un piège immense du langage C, par exemple) n'est effectuée. Pour passer du type entier
au type bit_vector, par exemple, il faut faire appel à une fonction de conversion.
Une donnée appartient à une classe qui définit, avec son type, son comportement. Des données de deux classes
différentes, mais de même type, peuvent échanger des informations directement : on peut affecter la valeur d'une
variable à un signal, par exemple (nous verrons ci-dessous que variables et signaux sont deux classes différentes).
La portée des noms est, en général, locale. Un nom déclaré à l'intérieur d'une architecture, par exemple, n'est connu que
dans celle-ci. Des objets globaux sont possibles, on peut notamment définir des constantes, comme zero ou one,
extérieures aux unités de programmes que constituent les couples entité-architecture. A l’intérieur d’une
architecture, les objets déclarés dans un bloc (délimité par les mots-clés begin et end) sont visibles des blocs plus
internes uniquement.
Les objets déclarés dans une entité sont connus de toutes les architectures qui s’y rapportent.
Les classes : signaux, variables et constantes
Signaux
Les signaux représentent les données physiques échangées entre des blocs logiques d'un circuit. Chacun d'entre eux
sera matérialisé dans le schéma final par une équipotentielle et, éventuellement, une cellule mémoire qui conserve la
valeur de l'équipotentielle entre deux commandes de changement. Les « ports » d'entrée et de sortie, attachés à une
entité, par exemple, sont une variété de signaux qui permettent l'échange d'informations entre différentes fonctions.
Leur utilisation est similaire à celle des arguments d'une procédure en langage PASCAL, le sens de transfert de
l'information doit être précisé.
Syntaxe de déclaration (se place dans la partie déclarative d'une architecture - ou d’un paquetage, voir plus loin) :
signal noml , nom2 : type ;
Affectation d'une valeur (se place dans le corps d'une architecture ou d'un processus) :
nom <= valeur_compatible_avec_le_type ;
La valeur affectée peut être le résultat d'une expression, simple ou conditionnelle (when), ou la valeur renvoyée par
l'appel d'une fonction.
A l'extérieur d'un processus toutes les affectations de signaux sont concurrentes, c'est donc une erreur (sémantique, pas
syntaxique) d'affecter plus d'une fois une valeur à un signal. L'affectation d'une valeur à un signal traduit, en fait, la
connexion de la sortie d'un opérateur à l'équipotentielle correspondante. Il s'agit là d'une opération permanente, une
soudure sur une carte, par exemple, qu'il est hors de question de modifier ailleurs dans le programme. Si un signal est
l'objet d'affectations multiples, ce qui revient à mettre en parallèle plusieurs sorties d'opérateurs (trois-états ou
collecteurs ouverts, par exemple), il faut adjoindre à ce signal, pour les besoins de la simulation, une fonction de
résolution qui permet de résoudre le conflit (dans les applications de synthèse les portes à sorties non standard sont
généralement introduites dans une description structurelle).
5. 13
Variables
Les variables sont des objets qui servent à stocker un résultat intermédiaire pour faciliter la construction d’un
algorithme séquentiel. Elles ne peuvent être utilisées que dans les processus, les procédures ou les fonctions et dans les
boucles « generate » qui servent à créer des schémas répétitifs.
Syntaxe de déclaration (se place dans la partie déclarative d'un processus, d'une procédure ou d'une fonction) :
variable noml, nom2 : type [ := expression] ;
L'expression facultative qui apparaît dans la déclaration précédente permet de donner à une variable une valeur initiale
choisie par l'utilisateur. A défaut de cette expression le compilateur, qui initialise toujours les variables (le programmeur ne
doit, notamment, pas s’attendre à retrouver les variables d’un processus dans l’état où il les avait laissées lors d’une activation précédente de ce
processus), utilise une valeur par défaut qui dépend du type déclaré.
Affectation d'une valeur :
nom := valeur_compatible_avec_le_type ;
La valeur affectée peut être le résultat d'une expression ou la valeur renvoyée par l'appel d'une fonction.
Les variables de VHDL jouent le rôle des variables automatiques des langages procéduraux, comme C ou PASCAL,
elles ont une portée limitée au module de programme dans lequel elles ont été déclarées, et sont détruites à la sortie de
ce module.
La différence entre variables et signaux est que les premières n'ont pas d'équivalent physique dans le schéma,
contrairement aux seconds. Certains outils de synthèse ne respectent malheureusement pas cette distinction. On notera
qu'il est possible d'affecter la valeur d'une variable à un signal, et inversement, pourvu que les types soient compatibles.
Constantes
Les constantes sont des objets dont la valeur est fixée une fois pour toute.
Exemples de valeurs constantes simples : '0', '1', "01101001", 2006, "azerty"

2006 est du type entier. "01101001" est du type string (chaîne de caractères). '0' est du type caractère.
On peut créer des constantes nommées : constant nom1 : type [ := valeur_constante] ;
On notera que les vecteurs de bits (bit_vector) sont traités comme des chaînes, on peut préciser une base différente de
la base 2 pour ces constantes : X"3A007", O"237015" pour hexadécimal et octal.
De même, les valeurs entières peuvent être écrites dans une autre base que 1a base 10 :
16#ABCDEFO123#, 2#001011101# ou 2#0_0101_1101#, pour plus de lisibilité.
En général les nombres flottants ne sont pas acceptés par les outils de synthèse.
Des types adaptés à l'électronique numérique
VHDL connaît un nombre limité de types de base, qui reflètent le fonctionnement des systèmes numériques (pour
l'instant, VHDL est en passe de devenir un langage de description des circuits analogiques), et offre à l'utilisateur de
construire à partir de ces types génériques :
- des sous-types (sous-ensembles du type de base), obtenus en précisant un domaine de variation limité de l'objet
considéré,
- des types composés, obtenus par la réunion de plusieurs types de base identiques (tableaux) ou de types différents
(enregistrements).
5. 14
En plus des types prédéfinis et de leurs dérivés, l'utilisateur a la possibilité de créer ses propres types sous forme de
types énumérés.
Les entiers
VHDL manipule des valeurs entières qui correspondent à des mots de 32 bits, soit comprises entre -2147483648 et
+2147483647.
Attention, sur les PCs qui sont des machines dont les entiers continuent à hésiter entre 16 et 32 bits, l'utilisateur peut
rencontrer de désagréables surprises. Les nombres négatifs ne sont pas toujours acceptés dans la description des
signaux physiques.
Déclaration :
signal nom : integer ;
ou
variable nom : integer ;
ou encore :
constant nom : integer ;
que l’on résume classiquement par :
signal | variable | constant nom : integer ; le symbole | signifiant « ou ».
On peut spécifier une plage de valeurs inférieure à celle obtenue par défaut, par exemple :
signal etat : integer range 0 to 1023 ; permet de créer un compteur 10 bits.
La même construction permet de créer un sous-type :
subtype etat_l0 is integer range 0 to 1023 ;

signal etatl , etat2 : etat_l0 ;
Attention ! La restriction d'étendue de variation est utilisée pour générer le nombre de chiffres binaires nécessaires à la
représentation de l'objet, l'arithmétique sous-jacente n'est (pour l'instant) pas traitée par les compilateurs. Cela veut dire
que :
signal chiffre : integer range 0 to 9 ; permet de créer un objet codé sur quatre bits, mais :
chiffre <= chiffre + l ; ne crée pas un compteur décimal.
Pour ce faire il faut écrire explicitement (compteur décimal) :
if (chiffre < 9 ) then

chiffre <= chiffre + l ;
else
chiffre <= 0 ;
end if ;
5. 15
La déclaration, au niveau le plus élevé d'une hiérarchie, de ports d'entrée ou de sortie comme nombres entiers pose un
problème de contrôle par l'utilisateur, de l'assignation des broches physiques du circuit final aux chiffres binaires
générés. Cette assignation sera faite automatiquement par l'outil de développement. Si ce non contrôle est gênant, il est
possible de transformer un nombre entier en tableau de bits, via les fonctions de conversion de la librairie associée à un
compilateur.
Les types énumérés
L’utilisateur peut créer ses propres types par simple énumération de constantes symboliques qui fixent toutes les
valeurs possibles du type. Par exemple :
type drinkState is
(zero, five, ten, fifteen, twenty, twentyfive, owedime);
signal drinkStatus : drinkState;
Les bits
Il s'agit là, évidemment, du type de base le plus utilisé en électronique numérique. Un objet de type bit peut prendre
deux valeurs : '0' et '1'. Il s'agit, en fait, d'un type énuméré prédéfini.
Déclaration :
signal | variable nom : bit ;
Ce qui précède s'applique aux descriptions synthétisables, pour les besoins de la simulation de nombreux compilateurs
proposent un type bit plus étoffé, pouvant prendre, par exemple, les valeurs '0', '1', 'X' (X pour inconnu) et 'Z' (pour
haute impédance). Ces types sont traduits, en synthèse, par des types bit ordinaires.
De même la gestion des portes trois-états, qui se fait par une description structurelle, nécessite une extension du type
bit. Par exemple :
entity basc_tri_state is
port ( clk, oe : in bit;
sort : inout x0lz ); -- type x0lz défini dans la librairie
end basc_tri_state ;
Toutes ces extensions ne sont, à priori, pas portables telles quelles. Mais les outils de développement VHDL sont
fournis avec les sources (en VHDL) de toutes les extensions au langage de base, ce qui permet de porter d'un système à
l'autre les librairies nécessaires.
Les booléens
Autre type énuméré, le type booléen peut prendre deux valeurs: "true" et "false". Il intervient essentiellement comme
résultat d'expressions de comparaisons, dans des if, par exemple, ou dans les valeurs renvoyées par des fonctions.
Les tableaux
A partir de chaque type de base on peut créer des tableaux, collection d’objets du même type. L’un des plus utilisés est
le type bit_vector, défini dans la librairie standard par :
subtype natural is integer range 0 to integer 'high ;

type bit_vector is array (natural range <>) of bit ;
5. 16
Dans l'exemple qui précède, le nombre d'éléments n'est pas précisé dans le type, ce sera fait à l'utilisation. Par exemple :
signal etat : bit_vector (0 to 4) ;
définit un tableau de cinq éléments binaires nommé état. On aurait également pu définir directement un sous-type :
type cinq_bit is array (0 to 4) of bit ;

signal etat : cinq_bit ;
Le nombre de dimensions d'un tableau n'est pas limité, les indices peuvent être définis dans le sens croissant (2 to 6)
ou décroissant (6 downto 2) avec des bornes quelconques (mais cohérentes avec le sens choisi).
On notera qu'il faut passer par une définition de type, ce qui n'est pas le cas en C ou en PASCAL. Une fois défini, un
objet composé peut être manipulé collectivement par son nom :
signal etatl : bit_vector (0 to 4) ;

variable etat2 : bit_vector (0 to 4) ;
etat1 <= etat2 ; -- parfaitement correct
Le compilateur contrôle que les dimensions des deux objets sont les mêmes. On remarquera, à partir de l'exemple
précédent, que les classes des deux objets peuvent être différentes.
On peut, bien sûr, ne manipuler qu'une partie des éléments d'un tableau :

signal sous_etat : bit_vector (0 to 1) ;
signal flag : bit;
…
sous_etat <= etat ( l to 2 ) ;
flag <= etat ( 3 ) ;
Il est possible de fusionner deux tableaux (concaténation) pour affecter les valeurs correspondantes à un tableau plus
grand :

signal sous_etat2 : bit_vector (0 to 1) ;
signal sous_etat3 : bit_vector (0 to 2) ;
…
etat <= sous_etat2 & sous_etat3 ; -- concaténation.
Les enregistrements
Les enregistrements (record) définissent des collections d'objets de types, ou de sous types, différents. Ils
correspondent aux structures du C ou aux enregistrements de PASCAL.
Définition d'un type :
type clock_time is record

hour : integer range 0 to 12 ;
minute, seconde : integer range 0 to 59 ;
end record;
5. 17
Déclaration d'un objet de ce type :
variable time_of_day : clock_time ;
Utilisation de l'objet précédent :
time_of_day.hour := 3 ;
time_of_day.minute := 45 ;
chrono := time_of_day.seconde ;
L'ensemble d'un enregistrement peut être manipulé par son nom.
2.2. Les attributs précisent les propriétés des objets
Déterminer, de façon dynamique, la taille d'un tableau, le domaine de définition d'un objet scalaire, l'élément suivant
d'un type énuméré, détecter la transition montante d'un signal, piloter l'optimiseur d'un outil de synthèse, attribuer des
numéros de broches à des signaux d'entrées-sorties ... etc. Les attributs permettent tout cela.
Un attribut est une propriété, qui porte un nom, associée à une entité, une architecture, un type ou un signal. Cette
propriété, une fois définie, peut être utilisée dans des expressions.
L'utilisation d'un attribut se fait au moyen d'un nom composé : le préfixe est le nom de l'objet auquel est rattaché
l'attribut, le suffixe est le nom de l'attribut. Préfixe et suffixe sont séparés par une apostrophe « ' ».
Nom_objet 'nom_de_l’attribut
Par exemple :
hor 'event and hor = '1' renvoie la valeur booléenne true si le signal hor, de type bit, vaut 1 après un
changement de valeur, ce qui revient à tester la présence d'une transition montante de ce signal.
Certains attributs sont prédéfinis par le langage, d'autres sont attachés à un outil de développement; l'utilisateur, enfin,
peut définir, et utiliser ses propres attributs.
Attributs prédéfinis dans le langage
Les attributs prédéfinis permettent de déterminer les contraintes qui pèsent sur des objets ou des types : domaine de
variation d'un type scalaire, bornes des indices d'un tableau, éléments voisins d'un objet de type énuméré, etc…
Ils permettent également de préciser les caractéristiques dynamiques de signaux, comme la présence d'un front, évoquée
précédemment.
5. 18
Le tableau ci-dessous précise le nom de quelques uns des attributs prédéfinis les plus utilisés, les catégories d’objets
qu’ils permettent de qualifier et la valeur renvoyée par l’attribut.
attribut agit sur valeur retournée

'left type scalaire élément de gauche
'left(n) type tableau borne de gauche de l'indice de la dimension n, n=1 par défaut
'right type scalaire élément de droite
'right(n) type tableau borne de droite de l'indice de la dimension n, n=1 par défaut
'high type scalaire élément le plus grand
'high(n) type tableau borne maximum de l'indice de la dimension n, n=1 par défaut
'low type scalaire élément le plus petit
'low(n) type tableau minimum de l'indice de la dimension n, n=1 par défaut
'length(n) type tableau nombre d'éléments de la dimension n, n=1 par défaut
'pos(v) type scalaire position de l'élément v dans le type
'val(p) type scalaire valeur de l'élément de position p dans le type
'succ(v) type scalaire valeur qui suit (position + 1) l'élément de valeur v dans le type
'pred(v) type scalaire valeur qui précède (position - 1) l'élément de valeur v dans le type
'leftof(v) type scalaire valeur de l'élément juste à gauche de l'élément de valeur v
'rightof(v) type scalaire valeur de l'élément juste à droite de l'élément de valeur v
'event signal valeur booléenne "TRUE" si la valeur du signal vient de changer
'base tous types renvoie le type de base d'un type dérivé
'range(n) type tableau renvoie la plage de variation de l'indice de la dimension n,
défaut n=1, dans une boucle : "for i in bus 'range loop ..."
'reverse_ type tableau renvoie la plage de variation, retournée (to ↔ downto), de l'indice
range(n) de la dimension n, défaut n=1
Attributs spécifiques à un système
Chaque système de développement fournit des attributs qui aident à piloter l'outil de synthèse, ou le simulateur, associé
au compilateur VHDL.
Ces attributs, qui ne sont évidemment pas standard, portent souvent sur le pilotage de l'optimiseur, permettent de passer
au routeur des informations concernant le brochage souhaité, ... etc.
Par exemple :
attribute synthesis_off of som4 : signal is true ;

permet, avec le compilateur « WARP », d'empêcher l'élimination du signal som4 par l'optimiseur.
attribute pin_numbers of T_edge : entity is "s:20 " ;

permet, avec le même outil, de préciser que le port s, de l'entité T_edge, doit être placé sur la broche n° 20 du circuit.
Attributs définis par l'utilisateur
Syntaxe :
déclaration
attribute att_nom : type ;
spécification
attribute nom_att of nom_objet : nom_classe is expression ;
utilisation
nom_objet 'att_nom
5. 19
2.3. Les opérateurs élémentaires
Les opérateurs connus du langage sont répartis en 6 classes, en fonction de leurs priorités. Dans chaque classe les
priorités sont identiques; les parenthèses permettent de modifier l'ordre d'évaluation des expressions, modifiant ainsi les
priorités, et sont obligatoires lors de l'utilisation d'opérateurs non associatifs comme l’opérateur « nand ». Le tableau
ci-dessous fournit la liste des opérateurs classés par priorités croissantes, de haut en bas :
classe opérateurs types d'opérandes résultat

opérateurs logiques and or nand nor xor bits ou booléens bit ou booléen
opérateurs relationnels = /= < <= > >= tous types booléen
opérateurs additifs + - numériques numérique
& tableaux (concaténation) tableau
signe + - numériques numérique
opérateurs multiplicatifs * / numériques (restrictions) numérique
mod rem entiers (restrictions) entier
opérateurs divers not bit ou booléen bit ou booléen
abs numérique numérique
** numériques (restrictions) numérique
Ce tableau appelle quelques remarques :
- Les opérateurs multiplicatifs et l'opérateur d'exponentiation (**) sont soumis à des restrictions, notamment en synthèse
où seules les opérations qui se résument à des décalages sont généralement acceptées.
- Certaines librairies standard (int_math et bv_math) surdéfinissent (au sens des langages objets) les opérateurs
d'addition et de soustraction pour les étendre au type bit_vector.
- On notera que tous les opérateurs logiques ont la même priorité, il est donc plus que conseillé de parenthéser toutes
les expressions qui contiennent des opérateurs différents de cette classe.
- La priorité intermédiaire des opérateurs unaires de signe interdit l'écriture d'expressions comme « a * -b », qu'il faut
écrire « a * (-b) ».
2.4. Instructions concurrentes
Les instructions concurrentes interviennent à l'intérieur d'une architecture, dans la description du fonctionnement d'un
circuit. En raison du parallélisme du langage, ces instructions peuvent être écrites dans un ordre quelconque. Les
principales instructions concurrentes sont :
- les affectations concurrentes de signaux,

- les « processus » (décrits précédemment),
- les instanciations de composants
- les instructions « generate »
- les définitions de blocs.
Affectations concurrentes de signaux
Affectation simple
L’affectation simple traduit une simple interconnexion entre deux équipotentielles. L’opérateur d’affectation de signaux
(<=) a été vu précédemment :
nom_de_signal <= expression_du_bon_type ;
5. 20
Affectation conditionnelle
L'affectation conditionnelle permet de déterminer la valeur de la cible en fonction des résultats de tests logiques :
cible <= source_1 when condition_booléenne_1 else

source_2 when condition_booléenne_2 else
...
source_n ;
On notera un danger de confusion entre l'opérateur d'affectation et l'un des opérateurs de comparaison, l'instruction
suivante est syntaxiquement juste, mais fournit vraisemblablement un résultat fort différent de celui escompté par son
auteur :
-- Résultat bizarre :
cible <= source_l when condition else
cible <= source_2; -- <= est ici une comparaison entre cible et source_2 ! dont le résultat est affecté à cible si la
condition est fausse.
Affectation sélective
En fonction des valeurs possibles d’une expression, il est possible de choisir la valeur à affecter à un signal :
with expression select
cible <= source_l when valeur_11 | valeur_12 ... ,
source_2 when valeur_21 | valeur_22 ... ,
…
source_n when others ;
Un exemple typique d'affectation sélective est la description d'un multiplexeur.
Instanciation de composant
Le mécanisme qui consiste à utiliser un sous-ensemble (une paire entité-architecture), décrit en VHDL, comme
composant dans un ensemble plus vaste est connu sous le nom d'instanciation. Trois opérations sont nécessaires :
.1. Le couple entité-architecture du sous-ensemble doit être créé et annexé à une librairie de l'utilisateur, par défaut
la librairie « work ».
.2. Le sous-ensemble précédent doit être déclaré comme composant dans l'ensemble qui l'utilise, cette déclaration
reprend les éléments principaux de l'entité du sous-ensemble.
.3. Chaque exemplaire du composant que l'on souhaite inclure dans le schéma en cours d'élaboration doit être connecté
aux équipotentielles de ce schéma, c'est le mécanisme de l'instanciation.
Syntaxe de la déclaration (.2.) :

(simplifiée, nous omettons volontairement ici la possibilité de créer des composants « génériques », c'est à dire dont certains paramètres peuvent être
fixés au moment de l’instanciation, une largeur de bus par exemple)
component nom_composant -- même nom que l'entité

port ( liste_ports ) ; -- même liste que dans l'entité
end component ;
Cette déclaration est à mettre dans la partie déclarative de l'architecture du circuit utilisateur, ou dans un paquetage qui
sera rendu visible par une clause « use ».
lnstanciation d'un composant (.3.) :

Etiquette : nom port map ( liste_d'association ) ;
5. 21
La liste d'association établit la correspondance entre les équipotentielles du schéma et les ports d'entrée et de sortie du
composant. Cette association peut se faire par position, les noms des signaux à connecter doivent apparaître dans l'ordre
des ports auxquels ils doivent correspondre, ou explicitement au moyen de l'opérateur d'association « => » :
(.1.)
architecture exemple of xyz is

component et
port ( a , b : in bit ;
a_et_b : out bit) ;
end component ;
signal s_a, s_b, s_a_et_b, s1, s2, s_1_et_2 : bit ;
begin
…
-- utilisation :
et1 : et port map (s_a, s_b, s_a_et_b ) ;
-- ou :
et2 : et port map (a_et_b => s_1_et_2 , a => s1, b => s2 ) ;
…
end exemple ;
En raison de sa simplicité, l'association par position est la plus fréquemment employée.
Generate
Les instructions « generate » permettent de créer de façon compacte des structures régulières, comme les registres ou
les multiplexeurs. Elles sont particulièrement efficaces dans des descriptions structurelles.
Une instruction generate permet de dupliquer un bloc d'instructions concurrentes un certain nombre de fois, ou de
créer un tel bloc si une condition est vérifiée.
Syntaxe :
-- structure répétitive :
etiquette : for variable in debut to fin generate
instructions concurrentes
end generate [etiquette] ;
ou :
-- structure conditionnelle :
etiquette : if condition generate
instructions concurrentes
end generate [etiquette] ;
Donnons à titre d'exemple le code d'un compteur modulo 16, construit au moyen de bascules T, disposant d'une remise
à zéro (raz) et d'une autorisation de comptage (en) actives à 'l' :
entity cnt16 is
port ( ck, raz, en : in bit ;
s : out bit_vector (0 to 3) ) ;
end cnt16 ;
5. 22
architecture struct of cnt16 is

signal inter : bit_vector (0 to 3);
component T_edge -- supposé présent dans la librairie work
port ( T, hor, zero : in bit;
s : out bit ) ;
begin
s <= etat ;
gen_for : for i in 0 to 3 generate
gen_ifl : if i = 0 generate
inter(0) <= en ;
end generate gen_ifl ;
gen_if2 : if i > 0 generate
inter(i) <= etat(i - 1) and inter(i - 1) ;
end generate gen_if2 ;
compl_3 : T_edge port map (inter(i), ck, raz, etat(i)); -- instanciation (appel) du
composant T_edge
end generate gen_for ;
end struct ;
Block
Une architecture peut être subdivisée en blocs, de façon à constituer une hiérarchie interne dans la description d'un
composant complexe.
Syntaxe :
etiquette : block [ ( expression_de_garde ) ]

-- zone de déclarations de signaux, composants, etc...
begin
-- instructions concurrentes
end block [ etiquette ] ;
Dans des applications de synthèse, l'intérêt principal des blocs est de permettre de contrôler la portée et la visibilité des
noms des objets utilisés (signaux notamment) : un nom déclaré dans un bloc est local à celui-ci.
2.5. Instructions séquentielles
Les instructions séquentielles sont internes aux processus, aux procédures et aux fonctions (pour les deux dernières
constructions voir paragraphes suivants). Elles permettent d'appliquer à la description d'une partie d'un circuit une
démarche algorithmique, même s'il s'agit d'une fonction purement combinatoire. Les principales instructions
séquentielles sont :
- L'affectation séquentielle d'un signal, qui utilise l'opérateur « <= », a une syntaxe qui est identique à celle de
l'affectation concurrente simple. Seule la place, dans ou hors d'un module de programme séquentiel, distingue les deux
types d'affectation; cette différence, qui peut sembler mineure, cache des comportements différents : alors que les
affectations concurrentes peuvent être écrites dans un ordre quelconque, pour leurs correspondantes séquentielles,
rarement utilisées hors d’une structure de contrôle, l’ordre d’écriture n’est pas indifférent.
- L'affectation d'une variable, qui utilise l'opérateur « : = », est toujours une instruction séquentielle.
- Les tests « if » et « case ».
- Les instructions de contrôle des boucles « loop », « for » et « while ».
5. 23
Les instructions de test
Les instructions de tests permettent de sélectionner une ou des instructions à exécuter, en fonction des valeurs prises par
une ou des expressions. On notera que, dans un processus, si toutes les branches possibles des tests ne sont pas
explicitées, une cellule mémoire est générée pour chaque affectation de signal.
L'instruction « if … then … else … endif »
L'instruction if permet de sélectionner une ou des instructions à exécuter, en fonction des valeurs prises par une ou des
conditions.
Syntaxe :
if expression_logique then
[ elsif expression_logique then ]
[ else ]
end if ;
Son interprétation est la même que dans les langages de programmation classiques comme C ou PASCAL.
L'instruction « case… when … end case »
L'instruction case permet de sélectionner une ou des instructions à exécuter, en fonction des valeurs prises par une
expression.
Syntaxe :
case expression is
when choix | choix | ... | choix => instruction sequentielle ;
when choix | choix | ... | choix => instruction sequentielle ;
…
when others => instruction sequentielle ;
end case ;
« | choix », pour « ou … », et « when others » sont syntaxiquement facultatifs. Les choix représentent différentes
valeurs possibles de l’expression testée; on notera que toutes les valeurs possibles doivent être traitées, soit
explicitement, soit par l'alternative « others ». Chacune de ces valeurs ne peut apparaître que dans une seule
alternative. Cette instruction est à rapprocher du « switch » de C, ou de « case of » de PASCAL.
Les boucles
Les boucles permettent de répéter une séquence d'instructions.
Syntaxe générale
[ etiquette : ] [ schéma itératif ] loop

séquence d'instructions ;
end loop [ etiquette ] ;
5. 24
Trois catégories de boucles existent en VHDL, suivant le schéma d'itération choisi :
- Les boucles simples, sans schéma d'itération, dont on ne peut sortir que par une instruction « exit ».
- Les boucles « for », dont le schéma d'itération précise le nombre d'exécutions.
- Les boucles « while », dont le schéma d'itération précise la condition de maintien dans la boucle.
Les boucles « for »
[ etiquette : ] for parametre in minimum to maximum loop

séquence d' instructions
ou :
[ etiquette : ] for parametre in maximum downto minimum loop

séquence d' instructions
Les boucles « while »
[ etiquette : ] while condition loop

séquence d'instructions
Les boucles « next » et « exit »
next [ etiquette ] [ when condition ] ; -- permet de passer à l’itération suivante d’une boucle.
exit [ etiquette ] [ when condition ] ; -- provoque une sortie de boucle.
3. Programmation modulaire
Small is beautiful : un gros programme ne peut être écrit, compris, testable et testé que s'il est subdivisé en petits
modules que l'on met au point indépendamment les uns des autres et rassemblés ensuite. VHDL offre, bien
évidemment, cette possibilité.
Chaque module peut être utilisé dans plusieurs applications différentes, moyennant un ajustage de certains paramètres,
sans avoir à en réécrire le code. Les outils de base de cette construction modulaire sont les sous-programmes,
procédures ou fonctions, les paquetages et librairies, et les paramètres génériques.
3.1. Procédures et fonctions
Les sous programmes sont le moyen par lequel le programmeur peut se constituer une bibliothèque d'algorithmes
séquentiels qu'il pourra inclure dans une description. Les deux catégories de sous programmes, procédures et fonctions,
diffèrent par les mécanismes d'échanges d'informations entre le programme appelant et le sous-programme.
Les fonctions
Une fonction retourne au programme appelant une valeur unique, elle a donc un type. Elle peut recevoir des arguments,
exclusivement des signaux ou des constantes, dont les valeurs lui sont transmises lors de l'appel. Une fonction ne peut
en aucun cas modifier les valeurs de ses arguments d'appel.
5. 25
Déclaration :
function nom [ ( liste de paramètres formels ) ]

return nom_de_type ;
Corps de la fonction :
function nom [ ( liste de paramètres formels ) ]

return nom_de_type is
[ déclarations ]
begin
end [ nom ] ;
Le corps d'une fonction ne peut pas contenir d'instruction wait, les variables locales, déclarées dans la fonction, cessent
d'exister dès que la fonction se termine.
Utilisation :
nom ( liste de paramètres réels )
Lors de son utilisation, le nom d'une fonction peut apparaître partout, dans une expression, où une valeur du type
correspondant peut être utilisée.
Exemple
Les librairies d'un compilateur VHDL contiennent un grand nombre de fonctions, dont le programme source est fourni.
L'exemple qui suit, issu de la librairie bv_math du compilateur WARP, incrémente de 1 un vecteur de bits. On peut
l'utiliser, par exemple, pour créer un compteur binaire.
Déclaration :
function inc_bv (a: bit_vector) return bit_vector ;
Corps de la fonction :
function inc_bv (a: bit_vector) return bit_vector is

variable s : bit_vector (a 'range) ;
variable carry : bit;
begin
carry := 'l' ;
for i in a'low to a'high loop -- les attributs low et high déterminent les dimensions du vecteur.
s(i) := a(i) xor carry ;
carry := a(i) and carry ;
end loop ;
return (s) ;
end inc_bv ;
5. 26
Utilisation dans un compteur :
architecture behavior of counter is

begin
process
begin
wait until ( clk = 'l') ;
if reset = 'l' then
count <= "0000" ;
elseif load = 'l' then
count <= datain ;
else
count <= inc_bv(count) ; -- increment du bit vector
end if ;
end process ;
end behavior ;
Les procédures
Une procédure, comme une fonction, peut recevoir du programme appelant des arguments : constantes, variables ou
signaux. Mais ces arguments peuvent être déclarés de modes « in », « inout » ou « out » (sauf les constantes qui sont
toujours de mode « in »), ce qui autorise une procédure à renvoyer un nombre quelconque de valeurs au programme
appelant.
Déclaration :
procedure nom [ ( liste de paramètres formels ) ] ;
Corps de la procédure :
procedure nom [ ( liste de paramètres formels ) ] is

[ déclarations ]
begin
end [ nom ] ;
Dans la liste des paramètres formels, la nature des arguments doit être précisée :
procedure exemple ( signal a, b : in bit;

signal s : out bit) ;
Le corps d'une procédure peut contenir une instruction wait, les variables locales, déclarées dans la procédure, cessent
d'exister dès que la procédure se termine.
Utilisation :
nom ( liste de paramètres réels ) ;
Une procédure peut être appelée par une instruction concurrente ou par une instruction séquentielle, mais si l'un de ses
arguments est une variable, elle ne peut être appelée que par une instruction séquentielle. La correspondance entre
paramètres réels (dans l'appel) et paramètres formels (dans la description de la procédure) peut se faire par position, ou
par associations de noms :
exemple ( entree1, entree2, sortie ) ;
ou :
exemple ( s => sortie, a => entreel, b => entree2 ) ;
5. 27
3.2. Les paquetages (packages) et les librairies
Un paquetage (package) permet de rassembler des déclarations et des sous-programmes, utilisés fréquemment dans une
application, dans un module qui peut être compilé à part, et rendu visible par l'application au moyen de la clause use.
Un paquetage est constitué de deux parties : la déclaration, et le corps (body).
- La déclaration contient les informations publiques dont une application a besoin pour utiliser correctement les objets
décrits par le paquetage : essentiellement des déclarations, des définitions de types, des définitions de constantes ... etc.
(on peut rapprocher la partie visible d'un package des fichiers « *.h » du langage C; ces fichiers contiennent, entre autres, les prototypes des objets,
variables ou fonctions, utilisés dans un programme. La clause « use » de VHDL est un peu l'équivalent, dans cette comparaison, de la directive
#include <xxx.h> du langage C)
- Le corps, qui n'existe pas obligatoirement, contient le code des fonctions ou procédures définies par le paquetage,
s'il en existe.
L'utilisation d'un paquetage se fait au moyen de la clause use :
use work.int_math.all ; -- rend le paquetage int_math, de la librairie work, visible dans sa totalité.
Le mot clé work indique l'ensemble des librairies accessibles, par défaut, au programmeur. Ce mot cache, notamment,
des chemins d'accès à des répertoires de travail. Ces chemins sont gérés par le système de développement, et
l'utilisateur n'a pas besoin d'en connaître les détails. Le nom composé qui suit la clause use doit être compris comme
une suite de filtres : « utiliser tous les éléments du module int_math de la librairie work ».
Les paquetages prédéfinis
Un compilateur VHDL est toujours assorti d'une librairie, décrite par des paquetages, qui offre à l'utilisateur des outils
variés :
- Définitions de types, et fonctions de conversions entre types : VHDL est un langage objet, fortement typé. Aucune
conversion de type implicite n'est autorisée dans les expressions, mais une librairie peut offrir des fonctions de
conversion explicites, et redéfinir les opérateurs élémentaires pour qu’ils acceptent des opérandes de types variés. Un
bus par exemple, peut être vu, dans le langage, comme un vecteur (tableau à une dimension) de bits, et il est possible
d’étendre les opérateurs arithmétiques et logiques élémentaires pour qu’ils agissent sur un bus, vu comme la
représentation binaire d’un nombre entier.
- Les blocs structurels des circuits programmables, notamment les cellules d'entrées-sorties, peuvent être déclarés
comme des composants que l'on peut inclure dans une description. Une porte trois-états, par exemple, sera vue, dans
une architecture, comme un composant dont l'un des ports véhicule des signaux de type particulier : aux deux états
logiques vient se rajouter un état haute impédance. L'emploi d'un tel opérateur dans un schéma nécessite, outre la
description du composant, une fonction de conversion entre signaux logiques et signaux « trois-états ».
- Un simulateur doit pouvoir résoudre, ou indiquer, les conflits éventuels. Les signaux utilisés en simulation ne sont
pas, pour cette raison, de type binaire : on leur attache un type énuméré plus riche qui rajoute aux simples valeurs '0' et
'l' la valeur 'inconnue', des nuances de force entre les sorties standard et les sorties collecteur ouvert, etc.
- La bibliothèque standard offre également des procédures d'usage général comme les moyens d'accès aux fichiers, les
possibilités de dialogue avec l'utilisateur, messages d'erreurs, par exemple.
L'exemple qui suit illustre l'utilisation, et l'intérêt des paquetages prédéfinis. Le programme décrit le fonctionnement
d'un circuit qui effectue une division par 50 du signal d'horloge, en fournissant en sortie un signal de rapport cyclique
égal à un demi. Pour obtenir ce résultat, on a utilisé la possibilité, offerte par le paquetage « int_math » du
compilateur WARP , de mélanger, dans des opérations arithmétiques et logiques, des éléments de types différents : les
vecteurs de bits et les entiers (VHDL est un langage objet qui permet de surcharger les opérateurs. A chaque opérateur il est possible d'associer
une fonction équivalente, ce qui permet de traiter des opérandes et un résultat de types différents de ceux qui sont définis par défaut).
5. 28
-- div50.vhd
entity div50 is
port ( hor : in bit ;
s : out bit ) ; -- sortie
end div50 ;
use work.int_math.all ; -- rend le paquetage visible
architecture arith_bv of div50 is
begin
s <= etat(5) ;
process
begin
wait until hor = 'l' ;
if etat = 24 then -- opérateur "=" surchargé.
etat <= i2bv(39,6) ; -- fonction de conversion d’un entier en bit_vector de 6 bits.
else
etat <= etat + 1 ; -- opérateur "+" surchargé.
end if ;
end process ;
end arith_bv ;
Pour assurer la portabilité des programmes, d'un compilateur à un autre, les paquetages prédéfinis sont fournis sous
forme de fichiers sources VHDL. Cette règle permet à un utilisateur de passer d'un système de développement à un
autre sans difficulté, il suffit de recompiler les paquetages qui ne seraient pas communs aux deux systèmes.
Un autre exemple de paquetage prédéfini concerne la description des opérateurs élémentaires connus d'un système.
Pour synthétiser une application, avec pour cible un circuit de type 22V10 par exemple, le système de développement
utilise un paquetage qui décrit les composants disponibles dans ce circuit. Ce paquetage est accessible à l'utilisateur ;
mentionnons, en particulier, que l'utilisation d'une description structurelle, en terme de composants instanciés, est
indispensable pour utiliser les portes trois-états de sortie du circuit.
Les paquetages créés par l'utilisateur
L'utilisateur peut créer ses propres paquetages. Cette possibilité permet d'assurer la cohérence des déclarations dans une
application complexe, évite d'avoir à répéter un grand nombre de fois ces mêmes déclarations et donne la possibilité de
créer une librairie de fonctions et procédures adaptée aux besoins des utilisateurs.
La syntaxe de la déclaration d'un paquetage est la suivante :
package identificateur is
déclarations de types, de fonctions, de composants, d'attributs,
clause use, ... etc.
end [ identificateur ] ;
S'il existe, le corps du paquetage doit porter le même nom que celui qui figure dans la déclaration :
package body identificateur is

corps des sous-programmes déclarés.
end [ identificateur ] ;
Dans l’exemple qui suit on réalise un compteur au moyen de 2 bascules, dans une description structurelle. La
déclaration du composant bascule est mise dans un paquetage :
package T_edge_pkg is
component T_edge -- une bascule T avec mise à 0.
port ( T, hor, raz : in bit ;
s : out bit ) ;
end component ;
end T_edge_pkg ;
5. 29
Le compteur proprement dit :
entity cnt4 is
port (ck, razero, en : in bit ;
s : out bit_vector (0 to 1)
);
end cnt4 ;
use work.T_edge_pkg.all ; -- rend le contenu du package précédent visible.
architecture struct of cnt4 is
signal inter:bit;
begin
s <= etat ;
inter <= etat(0) and en ;
g0 : T_edge port map ( en, ck, razero, etat(0) ) ;
g1 : T_edge port map ( inter, ck, razero, etat(l) ) ;
end struct ;
Les librairies
Une librairie est une collection de modules VHDL qui ont déjà été compilés. Ces modules peuvent être des paquetages,
des entités ou des architectures.
Une librairie par défaut, work, est systématiquement associée à l'environnement de travail de l'utilisateur. Ce dernier
peut ouvrir ses propres librairies par la clause library :
library nom_de_la_librairie ;
La façon dont on associe un nom de librairie à un, ou des chemins, dans le système de fichiers de l’ordinateur, dépend
de l’outil de développement utilisé.
3.3. Les paramètres génériques
Lorsque l'on crée le couple entité-architecture d'un opérateur, que l'on souhaite utiliser comme composant dans une
construction plus large, il est parfois pratique de pouvoir laisser certains paramètres modifiables par le programme qui
utilise le composant. De tels paramètres, dont la valeur réelle peut n'être fixée que lors de l'instanciation du composant,
sont appelés paramètres génériques.
Un paramètre générique se déclare au début de l'entité, et peut avoir une valeur par défaut :
generic ( nom : type [ := valeur_par_defaut ] ) ;
La même déclaration doit apparaître dans la déclaration de composant, mais au moment de l'instanciation la taille peut
être modifiée par une instruction « generic map », de construction identique à l'instruction « port map »,
précédemment rencontrée :
etiquette : nom generic map ( valeurs )

port map ( liste_d'association ) ;
Dans l'exemple ci-dessous, on réalise un compteur, sur 4 bits par défaut, qui est ensuite instancié comme un compteur 8
bits. Bien évidemment, le code du compteur ne doit faire aucune référence explicite à la valeur par défaut.
5. 30
entity compteur is
generic ( taille : integer := 4 ) ;
port ( hor : in bit;
sortie : out bit_vector ( 0 to taille - 1) ) ;
end compteur ;
use work.int_math.a11 ;
architecture simple of compteur is
signal etat : bit_vector (0 to taille - 1) ;
begin
sortie <= etat ;
process
begin
wait until hor = 'l' ;
etat <= etat + 1 ;
end process ;
end simple;
entity compt8 is
port ( ck : in bit;
val : out bit_vector ( 0 to 7) ) ;
end compt8 ;
architecture large of compt8 is

component compteur
generic ( taille : integer ) ;
port ( hor : in bit ;
sortie : out bit_vector ( 0 to taille – 1 ) ) ;
end component ;
begin
u1 : compteur
generic map (8)
port map ( ck , val ) ;
end large ;
Les paramètres génériques prennent toute leur efficacité quand leur emploi est associé à la création de librairies de
composants, décrits par des paquetages. Il est alors possible de créer des fonctions complexes au moyen de programmes
construits de façon hiérarchisée, chaque niveau de la hiérarchie pouvant être mis au point et testé indépendamment de
l'ensemble.
4. Modélisation et synthèse
Langage de modélisation des circuits intégrés complexes, VHDL est devenu un outil de synthèse. Sans parler des
logiciels de conception d'ASICs sur stations de travail, la plupart des fabricants de circuits programmables offrent des
solutions VHDL, plus ou moins complètes, qui ne nécessitent qu'un équipement de type PC.
4.1. Tout ce qui est synthétisable doit être simulable
Tout module synthétisable est simulable, et les résultats de simulations sont identiques à ceux que l'on observera dans le
vrai circuit. Telle est la règle, généralement bien respectée. Mes des compilateurs VHDL peuvent cependant être pris en
défaut, par des constructions « à la limite », et transformer par exemple des bascules edge (en simulation) en bascules
latch (dans le circuit), et réciproquement.
Un programme bien construit est cependant toujours compilé correctement.
5. 31
4.2. La réciproque n'est pas vraie mais ...
Toutes les constructions du langage ne sont pas synthétisables, et il n'y a rien là que de tout à fait normal. Certaines ne
le sont pas par nature, elles ne prétendent pas avoir de sens dans un circuit, d'autres ne le sont pas pour un compilateur
VHDL donné, à une époque donnée, mais il ne serait pas absurde, dans le principe, qu’elles le deviennent un jour.
Tenant compte de ces remarques, nous classerons ci-dessous les catégories non synthétisables en 4 familles, illustrées
par des exemples non exhaustifs :
- Constructions non synthétisables par nature : les manipulations de pointeurs, les manipulations de types non
contraints (tableaux de dimensions non spécifiées - cela n'empêche cependant pas d'utiliser des fonctions dont les arguments sont non
contraints, il suffit qu'à l'élaboration finale de l'unité de conception, donc à l'appel de la fonction, les dimensions soient connues -, nombres sans
limitation de leur domaine de définition), la modélisation des retards, les tests de violations de timing, les envois de
messages sur la console, les lectures de directives au clavier, les références au temps du simulateur (le type time est
refusé en tant que tel par de nombreux outils de synthèse), les accès dynamiques aux fichiers.
- Constructions non synthétisables, mais acceptées par plusieurs logiciels de synthèse comme outils généraux de
conception : certains accès aux fichiers. La lecture de fichiers de données permet, par exemple, d'initialiser des tables
ou des mémoires. Vues du code synthétisable, les données issues d'un fichier n'ont de sens que si ce sont des
constantes.
- Constructions non synthétisables en raison de la complexité sous-jacente : essentiellement les opérations

arithmétiques. Tous les systèmes imposent des limites aux opérateurs et aux types d'opérandes acceptés dans ce
domaine. Ces limites varient grandement d'un compilateur à l'autre et progressent d'une version à l'autre d'un même
compilateur. Seule une lecture attentive de la documentation spécifique de l'outil permet de les connaître. En tout état
de cause rappelons que les opérations arithmétiques « brutales » génèrent rapidement des schémas extrêmement
complexes, qui se heurteront éventuellement à la réalité du circuit cible.
- Constructions non synthétisables qui font appel à un sens caché. L'affaire est plus délicate : à la définition de certains
objets est attaché une signification qui pilote le synthétiseur, à condition qu'on ait réussi à lui faire comprendre ce que
l'on souhaite obtenir. Prenons un exemple : pour réaliser une porte à sortie trois-états il peut venir à l'esprit de créer un
type et une fonction de conversion associée :
package troisetpkg is
type z_0_l is ( '0', 'l', 'Z' ) ;
function to_z_0_1 ( e, oe : bit ) return z_0_l ;
end package troisetpkg ;
package body troisetpkg is

function to_z_0_l ( e, oe : bit ) return z_0_l is
begin
if oe = '0' then
if e = '0' then
return '0' ;
else
return '1' ;
end if ;
else
return 'Z' ;
end if ;
end to_z_0_l ;
end package body troisetpkg ;
use work.troisetpkg.all ;
entity tri_buffer is
port ( e, oe : in bit ;
s : out z_0_1 ) ;
end tri_buffer ;
5. 32
architecture test of tri_buffer is

begin
s <= to_z_0_l ( e, oe ) ;
end test ;
Ce programme est parfaitement synthétisable, mais ne produit pas vraiment le résultat escompté. Le type énuméré est
codé sur deux éléments binaires qui prennent 3 des 4 valeurs possibles ("00", "01", "10" et "11") en fonction des
entrées, sans l'ombre d'état haute impédance ...
La définition d'un sous-type, héritier du type logique multivalué std_ulogic, change tout, dans le bon sens :
library ieee ;
use ieee.std_logic_1164.all ;
package troisetpkgieee is
subtype z_0_l is std_ulogic range '0' to 'Z' ;
function to_z_0_l ( e, oe : bit ) return z_0_l ;
end package troisetpkgieee ;
package body troisetpkgieee is

function to_z_0_l ( e, ce : bit ) return z_0_l is
begin
-- même programme source que précédemment
end to_z_0_l ;
end package body troisetpkgieee ;
use work.troisetpkgieee.all ;
entity tri_bufi is
port ( e, oe : in bit ;
s : out z_0_1 ) ;
end tri_bufi ;
architecture test of tri_bufi is

begin
s <= to_z_0_l ( e, oe ) ;
end test ;
Le circuit synthétisé réalise bien un tampon trois-états, dont la sortie pilote une équipotentielle simple. L'état haute
impédance est commandé par l'entrée oe. En synthèse certains types ont un sens caché mais précis, le rôle de la norme
IEEE 1164 est de pousser tous les concepteurs de logiciels à tenir le même langage. Les deux programmes précédents
ont évidemment strictement le même comportement en simulation, le contraire n'aurait aucun charme.
Un compilateur de synthèse peut réagir diversement face à une instruction non synthétisable : la traiter comme une
erreur, l'ignorer si le programme a malgré tout un sens, voire ne pas détecter le piège, ce qui est assurément dangereux.
Les restrictions apportées par un logiciel à la norme du langage sont bien évidemment documentées.
Penser « circuit »
Il y a quantité de programmes VHDL dont les algorithmes seraient justes, s'ils étaient traduits en C et exécutés de point
d'arrêt en point d'arrêt, pas à pas. Diviser un projet en (petits) blocs autonomes, nommer les signaux qui permettent à
ces blocs de dialoguer, imaginer l'architecture physique du circuit en cours d'élaboration représente une bonne partie du
travail initial de conception VHDL.
5. 33
De l'ordre dans les horloges
Tous les outils de synthèse attendent une identification claire des signaux d'horloges. Les instructions de test des fronts
doivent être séparées de celles qui surveillent les commandes. Par exemple :
entity T_edge is
port ( T, hor : in bit ;
s : out bit) ;
end T_edge ;
architecture mauvaise of T_edge is

signal etat : bit ;
begin
s <= etat ;
process ( hor )
begin
if hor 'event and hor = 'l' and T = 'l' then
etat <= not etat ;
end if ;
end process ;
end mauvaise ;
est une mauvaise bascule : la même instruction recherche les fronts montants d'horloge et teste la valeur de l'entrée T.
La version correcte du programme sépare ces deux actions, ce qui correspond d'ailleurs à la structure physique du
circuit :
architecture bonne of T_edge is

signal etat : bit ;
begin
s <= etat ;
process ( hor )
begin
if hor 'event and hor = 'l' then -- recherche du front
if T = 'l' then
etat <= not etat ; -- action synchrone
end if ;
end if ;
end process ;
end bonne ;
La même remarque peut être faite avec l'instruction wait, si on l'utilise, elle ne doit exprimer que l'attente du front actif
de l'horloge, à l'exclusion de tout autre test. Rappelons ici que certains compilateurs de synthèse ne sont pas très
regardants en ce qui concerne les listes de sensibilités des processus. C'est évidemment une mauvaise habitude que d'en
profiter pour faire de même.
5. Conclusion
VHDL est un langage qui peut déconcerter. au premier abord, le concepteur de systèmes numériques, plus habitué aux
raisonnements traditionnels sur des schémas que familier des langages de description abstraite. Il est vrai que le langage
est complexe, et peut présenter certains pièges, la description des horloges en est un exemple.
Ayant fait l'effort de « rentrer dedans », l'utilisateur découvre que ce type d'approche est d'une très grande souplesse, et
d'une efficacité redoutable. Des problèmes de synthèse qui pouvaient prendre des heures de calcul, dans une démarche
traditionnelle, sont traités en quelques lignes de programme.
N'oubliez jamais que vous êtes en train de créer un circuit, et que le meilleur des compilateurs ne peut que traduire la
complexité sous-jacente de vos équations, il n'augmentera pas la capacité de calcul des circuits que vous utilisez. Le
simple programme de description d'un additionneur 4 bits, comme le 74_283 :
5. 34
entity addit is
port ( a, b : in integer range 0 to 15 ;
cin : in integer range 0 to 1 ;
som : out integer range 0 to 31 ) ;
end addit ;
architecture behavior of addit is
begin
som <= a + b + cin ;
end behavior ;
génère plus d'une centaine de termes, quand ses équations sont ramenées brutalement à une somme de produits
logiques. Charge reste à l'utilisateur de piloter l'optimiseur de façon un peu moins sommaire que de demander la
réduction de la somme à une expression canonique en deux couches logiques.
__________
5. 35
Electronique Numérique TD 5. VHDL
TD 5. VHDL
Compilateur ALTERA MaxPlus+
1. Programme VHDL des Opérateurs fondamentaux : NON, ET, OU

1. Descriptions comportementales
2. Programme VHDL de l’Opérateur OU exclusif

1. Description structurelle
3. Programme VHDL d’un Multiplexeur 2 → 1

1. Description comportementale
2. Description flot de données
3. Description structurelle
4. Programme VHDL d’une Bascule D latch
__________
TD 5. 1
Electronique Numérique TP 5. VHDL
TP 5. VHDL
Compilateur ALTERA MaxPlus+
1. Programme VHDL d’une Bascule RS (asynchrone)
2. Programme VHDL d’une Bascule D (>0 edge triggered)
3. Programme VHDL d’une Bascule T (>0 edge triggered)
3. Programme VHDL d’une Bascule JK (>0 edge triggered)
__________
TP 5. 1
Electronique Numérique
ELECTRONIQUE
NUMERIQUE
ANNEXE
Annexe
Electronique Numérique 6 Annexe. Les circuits programmables
6 Annexe. Les circuits programmables

0. Historique
L'histoire des circuits programmables commence, à peu de chose près, avec la décennie 80. A la fin des années 70 le
monde des circuits numériques se répartit schématiquement en 4 grands groupes :
- Les fonctions standard sont utilisées pour les applications réalisées en logique câblée. Les catalogues TTL et CMOS
présentent plusieurs centaines de fonctions d'usage général, sous forme de circuits intégrés à grande échelle.
- Les microprocesseurs, désormais d'usage courant, et sont omniprésents dans les applications industrielles.
- Dans des applications trop complexes pour être raisonnablement traitées en logique câblée traditionnelle, et trop
rapides pour avoir une solution à base de microprocesseurs, on utilise des séquenceurs microprogrammés.
- Quand les volumes de production importants le justifient, les circuits intégrés spécifiques (ASICS) offrent une
alternative aux cartes câblées classiques.
Le développement des microprocesseurs stimule une évolution rapide des technologies de réalisation des mémoires à
semi-conducteurs; les circuits logiques programmables ont hérité directement des mémoires pour ce qui concerne les
aspects technologiques. Leurs architectures internes sont, en revanche, très différentes.
1. Les grandes familles

Indépendamment de sa structure interne et des détails de la technologie concernée, une mémoire est caractérisée par son
mode de programmation et sa faculté de retenir l'information quand l'alimentation est interrompue. Les catégories de
mémoires qui ont donné naissance aux circuits programmables sont :
- Les mémoires de type PROM (PROgrammable Memory) sont programmables une seule fois au moyen d'un appareil
spécial (programmateur - Quelle que soit la technologie, la programmation d'un circuit consiste à lui faire subir des niveaux de tension et de
courant qui sortent du cadre de son utilisation normale. Typiquement, les tensions mises en jeu vont de 10 (CMOS) à 20 Volts (bipolaires), les
courants correspondants de quelques dizaines à quelques centaines de milliampères, pour des circuits alimentés sous 5 Volts en fonctionnement
ordinaire). Les données qui y sont inscrites ne sont pas modifiables. Elles conservent les informations quand
l'alimentation est interrompue.
- Leur inconvénient majeur est l'impossibilité de modifier les informations qu'elles contiennent.
- Les mémoires de type EPROM (Erasable PROgrammable Memory) sont programmables par l'utilisateur au moyen
d'un programmateur, effaçables par une exposition aux rayons ultraviolets et reprogrammables après avoir été effacées.
Elles aussi conservent les informations quand l'alimentation est interrompue. Leur boîtier doit être équipé d'une fenêtre
transparente, ce qui en augmente le coût. La modification de leur contenu est une opération longue qui nécessite des
manipulations : plusieurs minutes pour l'effacement des données anciennes, sur un premier appareil, et transfert de
nouvelles informations sur un second appareil.
- Les mémoires de type EEPROM (Electrically Erasable PROgrammable Memory), ou FLASH, sont effaçables et
reprogrammables électriquement. Non alimentées, elles conservent les informations mémorisées. La diminution des
tensions à appliquer pour programmer les mémoires FLASH permet même de s'affranchir du programmateur : il est
intégré dans le circuit. On parle alors de mémoires programmables in situ (ISP, pour In Situ Programming), c'est à dire
sans démonter la mémoire de la carte sur laquelle elle est implantée.
Même programmables in situ, une mémoire FLASH fonctionne dans un mode tout à fait du mode « utilisation » quand
elle est en cours de programmation. Les technologies FLASH sont de loin les plus séduisantes pour les circuits
programmables pas trop complexes.
6. Annexe. 1
- Les mémoires RAM (Random Access Memory) statiques (l'adjectif statique s'oppose à dynamique. Les mémoires dynamiques
stockent les informations dans des capacités - intrinsèquement liées aux structures MOS - qui nécessitent un processus dynamique de
rafraîchissement. Les cellules des mémoires statiques sont des bistables, qui conservent leur état tant que l'alimentation est présente) ou SRAM,
sont constituées de cellules accessibles, en mode normal, en lecture et en écriture. Elles sont utilisées dans certains
circuits programmables complexes pour conserver la configuration (qui définit la fonction réalisée) du circuit. Ces
mémoires perdent leur information quand l'alimentation est supprimée. Les circuits qui les utilisent doivent donc suivre
un cycle d'initialisation à chaque mise sous tension. Ces circuits peuvent être reconfigurés dynamiquement, changeant
ainsi de fonction à la demande, en cours d'utilisation.
Comme tout domaine spécialisé, le monde des circuits programmables comporte une terminologie, d'origine anglo-
saxonne le plus souvent. Pour compliquer les choses, de nombreux termes sont, à l'origine, des noms propres,
propriétés des sociétés qui sont à la source des produits concernés.
Les sigles utilisés dans la suite semblent communément admis par la majorité des fabricants :
- PLD (Programmable Logic Device) est un terme générique qui recouvre l'ensemble des circuits logiques
programmables. Il est le plus souvent employé pour désigner les plus simples d'entre eux (équivalent de quelques
centaines de portes logiques).
- CPLD (Complex Programmable Logic Device) désigne évidemment un circuit relativement complexe (jusqu'à une ou
deux dizaines de milliers de portes), mais dont l'architecture dérive directement de celle des PLDs simples.
- FPGA (Field Programmable Gate Array) marque un saut dans l'architecture et la technologie, il désigne un circuit qui
peut être très complexe (jusqu'à cent mille portes équivalentes); la complexité des FPGAs rejoint celle des ASICs
(Application Specific Integrated Circuits).
Notons que la complexité d'un circuit n'est pas mesurable simplement : il ne suffit pas qu'un circuit contienne un grand
nombre de portes pour être puissant; encore faut-il que ces portes soient utilisables dans une grande proportion. Ce
dernier point est à la fois un problème d'architecture et de logiciels d'aide à la conception.
2. Qu’est-ce qu’un circuit programmable ?

Un circuit programmable est un assemblage d’opérateurs logiques combinatoires et de bascules dans lequel la fonction
réalisée n’est pas fixée lors de la fabrication. Il contient potentiellement la possibilité de réaliser toute une classe de
fonctions, plus ou moins large suivant son architecture. La programmation du circuit consiste à définir une fonction
parmi toutes celles qui sont potentiellement réalisables.
Comme dans toute réalisation en logique câblée, une fonction logique est définie par les interconnexions entre des
opérateurs combinatoires et des bascules (synchrones, cela va presque sans dire), et par les équations des opérateurs
combinatoires. Ce qui est programmable dans un circuit concerne donc les interconnexions et les opérateurs
combinatoires. Les bascules sont le plus souvent de simples bascules D, ou des bascules configurables en bascules D ou
T.
La réalisation d'opérateurs combinatoires utilise des opérateurs génériques, c'est à eux que nous allons nous intéresser
dans la suite.
2.1. Des opérateurs génériques
Les opérateurs combinatoires génériques qui interviennent dans les circuits programmables proviennent soit des
mémoires (réseaux logiques), soit des fonctions standard (multiplexeurs et ou exclusif).
6. Annexe. 2
Réseaux logiques programmables
Un réseau logique programmable (PLA, pour Programmable Logic Array - que l'on ne confondra avec PAL (Programmable
Array Logic), qui désigne les PLDs de la société MMI, ni avec GAL (Gate Array Logic) nom déposé par la société Lattice) utilise le fait que
toute fonction logique combinatoire peut se mettre sous forme d'une somme (OU logique) de produits (ET logiques),
c'est ce que l'on appelle classiquement la première forme normale, ou forme disjonctive.
Figure 1 : Un PLA simple
Figure 2 : PLA réalisant un OU Exclusif
Le schéma de la figure 1 représente une structure de PLA simple. La programmation du circuit consiste à supprimer
certaines des connexions marquées d'une croix. Si une connexion est supprimée, une valeur constante 'l' est appliquée à
l'entrée correspondante de la porte ET, c'est ce que symbolise le réseau de résistances relié à cette valeur constante.
Un tel schéma permet de réaliser n'importe quelle fonction booléenne s(el, e2) , de 2 variables binaires el et e2,
pourvu qu'elle ne dépasse pas 2 termes (sauf précision contraire, nous utiliserons les valeurs 0 el 1 pour représenter les états possibles d'une
variable binaire. Les opérateurs ET et OU sont définis avec la convention 0 ↔ FAUX et l ↔ VRAI. Les circuits associent bien sûr les valeurs
logiques à des niveaux électriques; sauf précision contraire également, nous prendrons une convention logique positive qui associe 1 à un niveau
logique haut (H pour High) et 0 à un niveau logique bas (L pour Low)).
En effet, si toutes les connexions sont présentes, en notant par + et *, les opérateurs OU et ET respectivement, s s'écrit
: s (e1, e 2) = e1 * e1 * e 2 * e 2 + e1 * e1 * e 2 * e 2 qui vaut trivialement '0'.
Un opérateur OU Exclusif, par exemple, obéit à l'équation : e1 ⊕ e 2 = e1 * e 2 + e1 * e 2

d'où la programmation du PLA de la figure 2.
Le plus simple des PLDs, un 16L8 par exemple, utilise des opérateurs ET à 32 entrées et des opérateurs OU à 8
entrées. Un schéma tel que celui des figures précédentes deviendrait, dans de telles conditions, illisible. Pour éviter cet
écueil, les notices de circuits utilisent des symboles simplifiés, pour représenter les réseaux logiques programmables.
6. Annexe. 3
Figure 3 : Symbole d'un PLA 2x4 (2x4 indique la dimension de la matrice de fusibles : 2 lignes et 4 colonnes)
La figure 3 représente le PLA précédent avec ces symboles.

Dans un tel schéma, toutes les entrées (et leurs compléments) peuvent être connectés à tous les opérateurs ET par
programmation. Par référence à la première technologie utilisée, ces connexions programmables portent le nom de
fusibles, même quand leur réalisation n'en comporte aucun. Quand il s'agit uniquement d'illustrer la structure d'un
circuit programmable, et non la réalisation d'une fonction particulière, les croix qui symbolisent les fusibles ne sont
même pas représentées.
Dans cette évocation simplifiée, le schéma de l'opérateur OU Exclusif devient celui de la figure 4, dans laquelle une
croix représente une connexion programmable maintenue, l'absence de croix une connexion supprimée.
Multiplexeurs
Un multiplexeur est un aiguillage d'informations. Dans sa forme la plus simple, il comporte 2 entrées de données, 1
sortie et une 1 de sélection, conformément au symbole de la figure 5.
Le fonctionnement de cet opérateur se décrit très simplement sous une forme algorithmique :
si sel = '0' s ← in0 ;

sinon (sel = 'l') s ← in1 ;
Figure 4 : PLA 2x4 réalisant un OU Exclusif
Figure 5 : Un multiplexeur élémentaire
Certains constructeurs notent sur le symbole, comme nous l'avons fait, la valeur de l'entrée de sélection en regard de
l'entrée correspondante.
La première utilisation des multiplexeurs dans les circuits programmables est, évidemment, de créer des chemins de
données. La programmation consiste alors à fixer des valeurs aux entrées de sélection.
Une autre utilisation de la même fonction consiste à remarquer qu'un multiplexeur est, en soi, un opérateur générique.
Reprenant l'exemple précédent du OU Exclusif, on peut le décrire sous forme algorithmique :
si e1 = '0' e1 ⊕ e2 ← e2 ;
sinon (e1 = 'l') e1 ⊕ e2 ← e 2 ;
6. Annexe. 4
D'où une réalisation possible de l'opérateur OU Exclusif au moyen d'un multiplexeur dans le schéma de la figure 6.
L'exemple précédent peut être généralisé sans peine : un multiplexeur à n entrées de sélection, soit 2 n entrées de
données, permet de réaliser n'importe quelle fonction combinatoire de n+1 entrées, pourvu que l'une, au moins, de ces
entrées existe sous forme directe et sous forme complémentée.
Dans un circuit programmable dont les « briques » de base sont des multiplexeurs (c'est le cas de beaucoup de FPGAs)
la programmation consiste à fixer des chemins de données, c'est à dire à établir des interconnexions entre des cellules
de calcul et des signaux d'entrée et de sortie. Cette opération de création d'interconnexions entre des cellules génériques
s'appelle le routage d'un circuit; l'affectation des cellules à des fonctions souhaitées par l'utilisateur s'appelle le
placement.
Figure 6 : OU Exclusif réalisé par un multiplexeur
OU Exclusif
L’opérateur élémentaire OU Exclusif ou somme modulo 2, dont nous avons rappelé l’expression algébrique
précédemment, est disponible en tant que tel dans certains circuits.
Cet opérateur intervient naturellement dans de nombreuses fonctions combinatoires reliées de près ou de loin à
l'arithmétique : additions et soustractions, contrôles d'erreurs, cryptages en tout genre, etc. Or ces fonctions se prêtent
mal à une représentation en somme de produits, car elles ne conduisent à aucune minimisation de leurs équations (au
moyen de tableaux de Karnaugh, ou, de façon plus réaliste, par des programmes de minimisation qui utilisent des algorithmes comme celui de Queene
et Mc Cluskey ou ESPRESSO).
Un simple générateur de parité sur 8 bits, qui rajoute un bit de parité à un octet de données, ne nécessite pas moins de
l28 ( 2 8 ) produits, quand il est « mis à plat », pour être réalisé au moyen d'une couche de ETs et d'une couche de OUs.
De nombreuses familles de circuits programmables disposent, en plus des PLAs, d'opérateurs ou OU Exclusifs pour
faciliter la réalisation de ces fonctions arithmétiques.
Une autre application de l'opérateur OU Exclusif est la programmation de la polarité d'une expression. Quand on
calcule une fonction combinatoire quelconque sous forme disjonctive, il peut arriver qu'il soit plus économique, en
nombre de produits nécessaires, de calculer le complément de la fonction et de complémenter le résultat obtenu.
Par exemple, si (cba ) 2 représente l'écriture en base 2 d'un nombre N, compris entre 0 et 7, on peut exprimer par une
équation logique que N est premier avec 3 : prem3 = c * b + b * a + c * a + c * a + c * b * a
On peut également remarquer que si N est premier avec 3 c'est qu'il n'est pas multiple de 3, soit :
prem3 = mul 3 = c * b * a + c * b * a + c * b * a
La deuxième forme, apparemment plus complexe, nécessite un produit de moins que la première pour sa réalisation,
Dans des circuits où le nombre de produits disponibles est limité, cela peut présenter un avantage.
Un opérateur OU Exclusif permet de passer, par programmation, d'une expression à son complément, comme l'indique
la figure 7. Comme cet opérateur peut être réalisé avec un multiplexeur, l'une ou l'autre de ces formes peut se trouver
dans les notices !
6. Annexe. 5
Figure 7 : Polarité programmée par un OU Exclusif
Figure 8 : Les 3 types fondamentaux de bascules
Bascules
Les circuits programmables actuels offrent tous la possibilité de créer des fonctions séquentielles, synchrones dans leur
immense majorité. La brique de base de toute fonction séquentielle est la bascule, cellule mémoire élémentaire
susceptible de changer d'état quand survient un front actif de son signal d'horloge.
Bascule D, T ou J-K ? La première est toujours présente. Comme certaines fonctions se réalisent plus simplement avec
la seconde (les compteurs par exemple), de nombreux circuits permettent, toujours par programmation, de choisir entre
bascule D et bascule T, voire entre l'un des 3 types de base (c'est un bon exercice de logique séquentielle élémentaire que de trouver le
schéma de n'importe quel type de bascule en utilisant n'importe quel autre type).
La figure 8 rappelle, par un diagramme de transitions, le fonctionnement de ces 3 types de bascules.
Le programmeur n'a, en réalité, que rarement à se préoccuper de ce genre de choix, les optimiseurs déterminant
automatiquement le type de bascule le mieux adapté à l'application.
2.2. Des technologies
Premier critère de choix d'un circuit programmable, la technologie utilisée pour matérialiser les interconnexions
détermine les aspects électriques de la programmation : maintien (ou non) de la fonction programmée en l'absence
d'alimentation, possibilité (ou non) de modifier la fonction programmée, nécessité (ou non) d'utiliser un appareil spécial
(un programmateur).
Fusibles
Première méthode employée, la connexion par fusibles, est en voie de disparition. On ne la rencontre plus que dans
quelques circuits de faible densité, de conception ancienne.
6. Annexe. 6
Figure 9 : PLD élémentaire à fusibles
La figure 9 en illustre le principe; toutes les connexions sont établies à la fabrication. Lors de la programmation le
circuit est placé dans un mode particulier par le programmateur (Ce mode est activé par une tension supérieure à la normale,
appliquée sur une broche particulière du circuit. Dans ce mode, les autres broches servent à fournir au circuit le numéro du fusible à détruire et à
appliquer une impulsion qui provoque une surintensité dans ce fusible. Les caractéristiques détaillées des signaux à appliquer lors de la
programmation sont consignées, pour chaque circuit et pour chaque fabricant, dans une base de données d'algorithmes du programmateur), mode
dans lequel des impulsions de courant sont aiguillées successivement vers les fusibles à détruire.
Pour programmer un circuit, il faut transférer dans le programmateur une table qui indique par un chiffre binaire l'état
de chaque fusible : la table des fusibles. Cette table est généralement transférée entre le système de CAO et le
programmateur sous forme d'un fichier au format normalisé : le format JEDEC.
L'exemple ci-dessous est un extrait du fichier JEDEC, généré par un compilateur VHDL, qui implémente un compteur
binaire 10 bits dans un circuit de type 22V10 :
C22V10*
QP24* Number of Pins*
QF5828* Number of Fuses*
F0* Note : Default fuse setting 0*
G0* Note : Security bit Unprogrammed*
NOTE DEVICE C22V10*
NOTE PACKAGE PAL22V10G-5PC*
NOTE PINS hor:l oe:2 en:3 raz:4 compte_6:14
compte_8:15 compte_9:16 compte_3:17 *
NOTE PINS compte_l:18 compte_0:19 compte_2:20
compte_4:21 compte_7:22 *
NOTE PINS compte_5:23 *
NOTE NODES *
L00000
00000000000000000000000000000000000000000000
* Node hor (1) => BANK : 1 *
L00044
11110111111111111111111111111111111111111111
11011111011010101110111011101111111111111111
11101111110110111111111111111111111111111111
11101111111110111111111111011111111111111111
11101111111110011111111111111111111111111111
11101111111110111111110111111111111111111111
11101111111110111101111111111111111111111111
11101111101110111111111111111111111111111111
00000000000000000000000000000000000000000000
* Node compte_5[23] => OE : 1 ,LOGIC : 8 *
L00440
11110111111111111111111111111111111111111111
…
C72EB* Note: Fuse Checksum*
9604
6. Annexe. 7
Pour chacun des 5828 fusibles de ce circuit, un '0' indique un fusible intact, un 'l' un fusible programmé.
L'examen du début de la table précédente met en évidence un défaut majeur de cette technologie : la programmation
détruit plus de fusibles qu'elle n'en conserve, et de loin. Cela se traduit par une mauvaise utilisation du silicium, un
temps de programmation important (quelques secondes) et des contraintes thermiques sévères imposées au circuit lors
de l'opération. Cette technologie n'est donc pas généralisable à des circuits dépassant quelques centaines de portes
équivalentes.
Le lecteur averti aura peut-être remarqué, à la lecture de l'en-tête du fichier JEDEC, qu'en réalité le circuit précédent ne
contient aucun fusible. Il s'agit en vérité d'un circuit CMOS à grille flottante, mais l'ancienne terminologie est restée.
MOS à grille flottante
Les transistors MOS sont des interrupteurs (quand on les utilise en tout ou rien, le régime source de courant contrôlée relève du monde des
fonctions analogiques), commandés par une charge électrique stockée sur leur électrode de grille. Si, en fonctionnement
normal, cette grille est isolée, elle conserve sa charge éventuelle éternellement (l'éternité en question est garantie durer plus de 20
ans). Il reste au fondeur à trouver un moyen de modifier cette charge, pour programmer l'état du transistor. Le dépôt
d'une charge électrique sur la grille isolée d'un transistor fait appel à un phénomène connu sous le nom d'effet tunnel :
°
un isolant très mince (une cinquantaine d'angströms, 1 A = 10 −10 m) soumis à une différence de potentiel
suffisamment grande (une dizaine de Volts, supérieure aux 3. 3 ou 5 Volts des alimentations classiques) est parcouru par un courant de
faible valeur, qui permet de déposer une charge électrique sur une électrode normalement isolée. Ce phénomène,
réversible, permet de programmer et d'effacer une mémoire.
Figure 10 : PLD simple à MOS
La figure 10 montre la structure du PLD élémentaire précédent, dans lequel les fusibles sont remplacés par des
transistors à grille isolée (technologie FLASH).
Les transistors disposent de deux grilles, dont l'une est isolée. Une charge négative (des électrons) déposée sur cette
dernière, modifie la tension de seuil du transistor commandé par la grille non isolée. Quand cette tension de seuil
dépasse la tension d'alimentation, le transistor est toujours bloqué (interrupteur ouvert). Une variante (plus ancienne) de
cette structure consiste à mettre deux transistors en série, l'un à grille isolée, l'autre normal. Le transistor à grille isolée
est programmé pour être toujours conducteur ou toujours bloqué; on retrouve exactement la fonction du fusible, la
réversibilité en plus.
Le contrôle des dimensions géométriques des transistors permet d'obtenir des circuits fiables, programmables sous une
dizaine de Volts, reprogrammables à volonté (plusieurs centaines de fois), le tout électriquement.
Les puissances mises en jeu lors de la programmation sont suffisamment faibles pour que les surtensions nécessaires
puissent être générées par les circuits eux-mêmes. Vu par l'utilisateur, le circuit devient alors programmable in situ,
c’est-à-dire sans appareillage accessoire. Dans ces circuits, un automate auxiliaire gère les algorithmes de
programmation et le dialogue avec le système de développement, via une liaison série.
6. Annexe. 8
Mémoires statiques (SRAM)
Dans les circuits précédents, la programmation de l'état des interrupteurs, conservée en l'absence de tension
d'alimentation, fait appel à un mode de fonctionnement électrique particulier. Dans les technologies à mémoire statique,
l’état de chaque interrupteur est commandé par une cellule mémoire classique à 4 transistors (plus 1 transistor de
programmation), dont le schéma de principe est celui de la figure 11.
La modification de la configuration d'un circuit devient alors une opération logique quasi ordinaire, qui ne nécessite pas
d'opération électrique spéciale. Ces circuits permettent des reconfigurations, partielles ou totales, en nombre illimité. Il
est même envisageable de créer des fonctions dont certains paramètres sont modifiables en cours de fonctionnement,
comme des filtres adaptatifs par exemple.
Le prix à payer pour cette souplesse est que les cellules SRAM doivent être rechargées à chaque mise sous tension et
que chaque interrupteur occupe plusieurs transistors : l'interrupteur lui-même et les transistors de la cellule mémoire.
Antifusibles
L'inverse d'un fusible est un antifusible. Le principe est, à l'échelle microscopique, celui de la soudure électrique par
points. Un point d'interconnexion est réalisé au croisement de 2 pistes conductrices (métal ou semi-conducteur selon les
procédés de fabrication), séparées par un isolant de faible épaisseur.
Une surtension appliquée entre les 2 pistes provoque un perçage définitif du diélectrique, ce qui établit la connexion.
Les points d'interconnexions ont un diamètre de l'ordre de la largeur d'une piste, c'est à dire de l'ordre du micron; il est
donc possible de prévoir un très grand nombre d'interconnexions programmables. La résistance du contact créé est très
faible, de l'ordre d'une cinquantaine d'Ohms (10 fois moins que celle d'un transistor MOS), d'où des retards liés aux
interconnexions très faibles également.
Figure 11 : Cellule SRAM
Les circuits à antifusibles partagent, avec ceux à SRAM, le sommet de la gamme des circuits programmables en vitesse
et en densité d’intégration. Il est clair que ces circuits ne sont programmables qu’une fois.
2.3. Des architectures
Les différences de technologies se doublent de différences d'architectures. Nous tenterons ici de mettre en lumière des
grands points de repère, sachant que toute classification a un côté un peu réducteur. La plupart des circuits complexes
panachent les architectures.
Somme de produits
Toute fonction logique combinatoire peut être écrite comme somme de produits, nous avons évoqué ce point à propos
des PLAs. La partie combinatoire d'un circuit programmable peut donc être construite en suivant cette démarche :
chaque sortie est une fonction de toutes les entrées. Si la sortie se rapporte à un opérateur séquentiel, les équations
programmables calculent la valeur de la commande d'une bascule en fonction des entrées et des états de toutes les
bascules du circuit : nous retrouvons l'architecture matérielle d'une machine d'états générique. Les PLDs de première
génération suivaient ce principe.
6. Annexe. 9
La capacité de calcul de cette architecture est limitée par le nombre maximum de produits réunis dans la somme
logique, et, dans une moindre mesure, par le nombre de facteurs de chaque produit. Les valeurs typiques sont
respectivement de 16 et 44 pour un 22V10.
Très efficace pour la réalisation d'opérateurs relativement simples, cette architecture n'est pas directement généralisable
à des circuits complexes : pour augmenter la capacité potentielle de calcul du circuit, il faut augmenter les dimensions
des produits et des sommes logiques. Or même dans une fonction complexe, de nombreux sous-ensembles sont
simples; ces sous-ensembles monopoliseront inutilement une grande partie des potentialités du circuit (L'architecture du
22V10 contourne cette difficulté en utilisant des sommes de dimensions différentes (de 8 à 16). Mais celle solution impose des contraintes sur
l'affectation des broches aux sorties d'une fonction : les broches centrales sont plus « puissantes» que les broches situées aux extrémités d'un boîtier
DIL. Cela peut, par exemple, interdire la modification d'une fonction en conservant le câblage extérieur).
Cellules universelles interconnectées
L'autre approché, radicalement opposée, est de renoncer à la réduction en première forme normale des équations
logiques. On divise le circuit en blocs logiques indépendants, interconnectés par des chemins de routage. Une fonction
logique est récursivement décomposée en opérations plus simples, jusqu'à ce que les opérations élémentaires rentrent
dans une cellule. La figure 12 en fournit un exemple.
Figure 12 : Cellules logiques interconnectées
Les différences d'architectures entre les circuits concernent le compromis fait entre capacité de calcul de chaque cellule
et possibilités d'interconnexions :
- Cellules de grande taille, à la limite l'équivalent d'un PLD classique, et interconnexions limitées. C'est
schématiquement le choix fait pour les circuits CPLDs, en technologie FLASH.
- A l'autre extrême, cellules très petites (une bascule et un multiplexeur de commande), avec des ressources de routage
importantes. C'est typiquement le choix fait dans les FPGAs à antifusibles, dont la figure 12 est un exemple.
- La solution intermédiaire est, sans doute, la plus répandue : les cellules comportent 1 ou 2 bascules et des blocs de
calcul combinatoires qui traitent de 6 à 10 entrées. Ces cellules sont optimisées pour accroître l'efficacité de traitement
d'opérations courantes, comme le comptage ou l'arithmétique. Les circuits FPGAs à SRAM sont généralement associés
à de telles cellules de taille moyenne.
6. Annexe. 10
Cellules d'entrée-sortie
Dans les circuits programmables de première génération, les sorties étaient associées de façon rigide à des noeuds
internes du circuit : résultat combinatoire, état d'une bascule.
Figure 13 : Macrocellule configurable
Très vite est apparu l'intérêt de créer des macrocellules d'entrée-sortie pourvues d'une certaine capacité de
reconfiguration. La figure 13 reprend le schéma de principe des cellules d'un PLD 22V10.
Les 2 fusibles f1 et f0 permettent de configurer la macrocellule en entrée-sortie combinatoire bidirectionnelle,

complémentée ou non (complémenter une sortie permet, dans certains cas, de simplifier les équations logiques), ou en sortie registre
trois-états. Chaque sortie du circuit peut disposer de son propre mode, grâce aux 20 fusibles de configuration.
Les évolutions ultérieures rendent indépendantes les macrocellules et les broches du circuit, autorisant ainsi la création
de bascules enterrées (burried flip flops) et d'entrées-sorties bidirectionnelles, quel que soit le mode, registre ou non,
attaché à la sortie. Dans les architectures à cellules universelles interconnectées des FPGAs, les cellules d'entrée-sortie
sont entièrement configurables et routables, au même titre que les cellules de calcul. Elles disposent de leurs propres
bascules de synchronisation, en entrée et en sortie, indépendantes de celles des blocs logiques qui interviennent dans la
fonction programmée.
Placement et routage
Le placement consiste à attacher des blocs de calcul aux opérateurs logiques d'une fonction et à choisir les broches
d'entrées-sorties. Le routage consiste à créer les interconnexions nécessaires.
Pour les PLDs simples, le placement est relativement trivial et le routage inexistant. Les compilateurs génériques (i.e.
indépendants du fondeur) effectuent très bien ces deux opérations.
Dès les CPLDs et plus encore pour les FPGAs, ces deux opérations deviennent plus complexes et nécessitent un outil
spécifique du fondeur, qui seul a les compétences (pour la simple raison qu'il est seul à connaître ses circuits dans leurs moindres
détails). Le compilateur VHDL sert, dans ces cas, de frontal homogène qui traduit, après une première optimisation, la
description VHDL dans un langage structurel adapté au logiciel spécifique (une certaine portabilité demeure, même à ce niveau ; il
existe des formats de fichiers communs à plusieurs fondeurs : les fichiers PLA ou, plus souvent, des fichiers dans un langage symbolique, EDIF pour
Electronic Data Interchange Format for net-lists; il s'agit d'un langage de description structurelle, qui ressemble un peu à LISP, compris par la
majorité des systèmes de CAO). A propos de la rétro annotation, les outils des fondeurs (fabricants de circuits intégrés) fournissent
en retour un modèle, VHDL ou VERILOG, du circuit généré qui prend en compte les temps de propagation internes.
6. Annexe. 11
2.4. Des techniques de programmation
Le placeur-routeur transforme la description structurelle du circuit en une table des fusibles consignée dans un fichier
(JEDEC dans les cas simples, LOF, POF … autrement). Pour la petite histoire, signalons que cette table peut contenir
plusieurs centaines de milliers de bits, un par « fusible ». Traditionnellement, la programmation du circuit, opération
qui consiste à traduire la table des fusibles en une configuration matérielle, se faisait au moyen d'un programmateur,
appareil capable de générer les séquences et les surtensions nécessaires. La tendance actuelle est de supprimer cette
étape de manipulation intermédiaire, manipulation d'autant plus malaisée que l'augmentation de la complexité des
boîtiers va de pair avec celle des circuits.
Autant il était simple de concevoir des supports à force d'insertion nulle pour des boîtiers DIL (Dual In Line) de 20 à 40
broches espacées de 2.54 mm, autant il est difficile et coûteux de réaliser l'équivalent pour des PGA (Pin Grid Array) et
autres BGA (Ball Grid Array), de 200 à plus de 300 broches réparties sur toute la surface du boîtier, sans parler des
boîtiers miniaturisés, au pas de 0.65 mm, destinés au montage en surface (CMS Composants Montés en Surface).
Une difficulté du même ordre se rencontre pour le test : il est devenu quasi impossible d'accéder, par des moyens
traditionnels tels que les pointes de contact d'une « planche à clous », aux équipotentielles d'une carte. De toute façon,
les équipotentielles du circuit imprimé ne représentent plus qu'une faible proportion des noeuds du schéma global : un
circuit de 250 broches peut contenir 2500 bascules.
Trois modes : fonctionnement normal, programmation et test
Fonctionnement normal, programmation et test : l'idée s'est imposée d'incorporer ces trois modes de fonctionnement
dans les circuits eux-mêmes, comme partie intégrante de leur architecture. Pour le test de cartes, une norme existe : le
standard IEEE 1149.1, plus connu sous le nom de boundary scan du consortium JTAG (Join Test Action Group). Face
à la quasi impossibilité de tester de l'extérieur les cartes multicouches avec des composants montés en surface, un mode
de test a été défini, pour les VLSI numériques. Ce mode de test fait appel à une machine d’états, intégrée dans tous les
circuits compatibles JTAG, qui utilise 5 broches dédiées :
▪ Tck, une entrée d’horloge dédiée au test, différence de l’horloge du reste du circuit
▪ Tms, une entrée de mode qui pilote l'automate de test
▪ Tdi, une entrée série
▪ Tdo, une sortie série
▪ Trst (optionnelle), une entrée de réinitialisation asynchrone de l'automate.
L 'utilisation première de ce sous-ensemble de test est la vérification de connexions d'une carte, Quand le mode de test
est activé, via des commande ad-hoc sur les entrées Tms et Trst, le fonctionnement normal du circuit est inhibé. Les
broches du circuit sont connectées à des cellules d'entrée-sortie dédiées au test (typiquement, une broche d'entrée-sortie
bidirectionnelle est pilotée par 6 bascules : un couple en entrée, un couple en sortie et un couple en commande de trois-
états ; les bascules par paires permettent de décaler les données tout en mémorisant la configuration précédente de
chaque broche), chaque cellule est capable de piloter une broche en sortie et de capturer les données d'entrée,
conformément au schéma de principe de la figure 14.
Toutes les cellules de test sont connectées en un registre à décalage, tant à l'intérieur d'un circuit qu'entre les circuits,
constituant ainsi une chaîne de données, accessible en série, qui parcourt l'ensemble des broches de tous le circuits
compatibles JTAG d'une carte. Les opérations de test sont programmées via des commandes passées aux automates et
des données entrées en série. Les résultats des tests sont récupérables par la dernière sortie série.
Les automates de test permettent d'autres vérifications que celles des connexions : il est possible de les utiliser pour
appliquer des vecteurs de test internes aux circuits, par exemple. C'est souvent de cette façon que sont effectués certains
des tests à la fabrication. L'idée était séduisante d'utiliser la même structure pour configurer les circuits programmables.
C'est ce qui est en train de se faire : la plupart des fabricants proposent, ou annoncent des solutions plus ou moins
dérivées de JTAG pour éviter à l'utilisateur d'avoir recours à un appareillage extérieur (les pionniers en la matière furent les
sociétés XILINX pour les technologies SRAM et LATTICE pour les technologies FLASH).
6. Annexe. 12
Programmables in situ
Les circuits programmables in situ se développent dans le monde des PLDs et CPLDs en technologie FLASH. Du
simple 22V10 à des composants de plus de 10 000 portes équivalentes et 400 bascules (LATTICE, par exemple), il est
possible de programmer (et de modifier) l'ensemble d'une carte, sans démontage, à partir d'un port série de PC.
Figure 14 : Boudary scan
Les technologies FLASH conservent leur configuration en l'absence d'alimentation.
Reconfigurables dynamiquement
Les FPGAs à cellules SRAM offrent des possibilités multiples de chargement de la mémoire de configuration :
- Chargement automatique, à chaque mise sous tension, des données stockées dans une mémoire PROM. Les données
peuvent être transmises en série, en utilisant peu de broches du circuit, ou en parallèle octet par octet, ce qui accélère la
phase de configuration mais utilise, temporairement du moins, plus de broches du circuit. Plusieurs circuits d'une même
carte peuvent être configurés en coopération, leurs automates de chargement assurent un passage en mode normal
coordonné, ce qui est évidemment souhaitable.
- Chargement, en série ou en parallèle, à partir d'un processeur maître. Ce type de structure autorise la modification
rapide des configurations en cours de fonctionnement. Cette possibilité est intéressante, par exemple, en traitement du
signal.
3. PLDs, CPLDs, FPGAs : quel circuit choisir ?

Dans le monde des circuits numériques les chiffres évoluent très vite, beaucoup plus vite que les concepts. Cette
impression de mouvement permanent est accentuée par les effets d'annonce des fabricants et par l'usage systématique
de la publicité comparative, très en vogue dans ce domaine.
Il semble que doivent se maintenir trois grandes familles :
- Les PLDs et CPLDs en technologie FLASH, utilisant une architecture somme de produits. La tendance est à la
généralisation de la programmation in situ, rendant inutile les programmateurs sophistiqués. Réservés à des fonctions
simples ou moyennement complexes, ces circuits sont rapides (jusqu’à environ 200 MHz) et leurs caractéristiques
temporelles sont pratiquement indépendantes de la fonction réalisée. Les valeurs de fréquence maximum de
fonctionnement dans la notice sont directement applicables.
- Les FPGAs à SRAM, utilisant une architecture cellulaire. Proposés pratiquement par tous les fabricants, ils couvrent
une gamme extrêmement large de produits, tant en densités qu'en vitesses. Reprogrammables indéfiniment, ils sont
devenus reconfigurables rapidement (200 ns par cellule), en totalité ou partiellement.
6. Annexe. 13
- Les FPGAs à antifusibles, utilisant une architecture cellulaire à granularité fine. Ces circuits tendent à remplacer une
bonne partie des ASICs prédiffusés. Programmables une fois, ils présentent l'avantage d'une très grande routabilité, d'où
une bonne occupation de la surface du circuit. Leur configuration est absolument immuable et disponible sans aucun
délai après la mise sous tension; c'est un avantage parfois incontournable.
3.1. Critères de performances
Outre la technologie de programmation, capacité et vitesse sont les maîtres mots pour comparer deux circuits. Mais
quelle capacité, et quelle vitesse ?
Puissance de calcul
Les premiers chiffres accessibles concernent les nombres d'opérateurs utilisables.
Nombre de portes équivalentes
Le nombre de portes est sans doute l'argument le plus utilisé dans les effets d'annonce. En 1997 par exemple, la barrière
des 100 000 portes a largement été franchie. Plus délicate est l'estimation du nombre de portes qui seront inutilisées
dans une application, donc le nombre réellement utile de portes.
Nombre de cellules
Le nombre de cellules est un chiffre plus facilement interprétable : le constructeur du circuit a optimisé son architecture,
pour rendre chaque cellule capable de traiter à peu près tout calcul dont la complexité est en relation avec le nombre de
bascules qu'elle contient (une ou deux suivant les architectures). Trois repères chiffrés : un 22V10 contient 10 bascules,
la famille des CPLDs va de 32 bascules à quelques centaines, et celle des FPGAs s'étend d'une centaine à quelques
milliers.
Dans les circuits à architecture cellulaire, il est souvent très rentable d’augmenter le nombre de bascules si cela permet
d’alléger les blocs combinatoires (pipeline …).
Nombre d’entrées-sorties
Le nombre de ports de communication entre l'intérieur et l'extérieur d'un circuit peut varier dans un rapport deux, pour
la même architecture interne, en fonction du boîtier choisi. Les chiffres vont de quelques dizaines à quelques centaines
de broches d'entrées-sorties.
Capacité mémoire
Les FPGAs à SRAM contiennent des mémoires pour stocker leur configuration. La plupart des familles récentes
offrent à l'utilisateur la possibilité d'utiliser certaines de ces mémoires en tant que telles. Par exemple, la famille 4000 de
XILINX permet d'utiliser les mémoires de configuration d'une cellule pour stocker 32 bits de données; la cellule
correspondante n'est évidemment plus disponible comme opérateur logique. Les capacités de mémorisation atteignent
quelques dizaines de kilobits.
Routabilité
Placement et routage sont intimement liés, et le souhait évident de l'utilisateur est que ces opérations soient aussi
automatiques que possible. Le critère premier de routabilité est l'indépendance entre la fonction et le brochage. Certains
circuits (mais pas tous) garantissent une routabilité complète : toute fonction intégrable dans le circuit pourra être
modifiée sans modification du câblage externe.
Le routage influe sur les performances dynamiques de la fonction finale. La politique généralement adoptée est de
prévoir des interconnexions hiérarchisées : les cellules sont regroupées en grappes (d'une ou quelques dizaines)
fortement interconnectées, des pistes de communication reliant les grappes entre elles. Les interconnexions locales n'ont
que peu d'influence sur les temps de calcul, contrairement aux interconnexions distantes dont l'effet est notable.
6. Annexe. 14
A priori c'est au placeur-routeur que revient la gestion de ces interconnexions; à condition que le programmeur ne lui
complique pas inutilement la tâche. Un optimiseur a toujours du mal à découper des blocs de grandes tailles, il lui est
beaucoup plus simple de placer des objets de petites dimensions. En VHDL cela s'appelle une construction
hiérarchique; un ensemble complexe doit être conçu comme l'assemblage d'unités de conceptions aussi simples que
possibles.
Figure 15 : Modèle de calcul de la fréquence maximum
Vitesse de fonctionnement
Nous avons vu, à propos de la rétro annotation, que les comportements dynamiques des FPGAs et des PLDs simples
présentent des différences marquantes. Les premiers ont un comportement prévisible, indépendamment de la fonction
programmée; les limites des seconds dépendent de la fonction, du placement et du routage. Une difficulté de jeunesse
des FPGAs a été la non reproductibilité des performances dynamiques en cas de modification, même mineure, du
contenu d'un circuit. Les logiciels d'optimisation et les progrès des architectures internes ont pratiquement supprimé ce
défaut; mais il reste que seule une analyse et une simulation post synthèse, qui prend en compte les paramètres
dynamiques des cellules, permet réellement de prévoir les limites de fonctionnement d'un circuit.
Modèle général de détermination de fmax
Le modèle général de détermination de la fréquence maximum d'un opérateur séquentiel prend en compte les retards
dans les circuits et les règles concernant les instants de changement des entrées vis à vis des fronts actifs de l'horloge.
La figure 15 définit les temps les plus importants : t pi pour des temps de propagation et t su pour le temps de
prépositionnement d'une bascule.
La fréquence maximum de fonctionnement interne est donnée par : (

Fint = 1 / t p2 + t p1 + t su )
Pour le calcul de la fréquence maximum externe, il convient de rajouter, dans la formule précédente, le temps de
propagation des cellules de sortie : (
Fext = 1 / t p3 + t p2 + t p1 + t su )
Dans un FPGA le routeur analyse le schéma généré et en déduit les différents temps de propagation, à partir d'un
modèle des cellules élémentaires du circuit.
Dans le cas des PLDs simples et de beaucoup (pas tous) des CPLDs, les notices fournissent directement les valeurs des
fréquences maximum et/ou des temps de retard et de prépositionnement entre les signaux appliqués aux broches du
circuit et les fronts de l'horloge.
6. Annexe. 15
Style de programmation et performances
Pour l’auteur d’un programme VHDL, quelques guides de programmation sont utiles :
- Réfléchir au codage des états, dans la conception des machines d'états. Les sorties directes du registre d'état sont
préférables.
- Subdiviser les blocs de calcul combinatoires en tranches séparées par des registres; autrement dit, penser aux
architectures pipeline. Ces architectures génèrent un retard global de plusieurs périodes d'horloge, mais permettent
d'obtenir des flots de données rapides (l'image classique est le principe de la fabrication des voitures à la chaîne : même si une voiture sort
toutes les dix minutes, il faut plus de dix minutes pour fabriquer une voiture prise isolément; le débit est très supérieur à l'inverse du temps de
fabrication d'une seule voiture).
- Savoir que les bibliothèques des fondeurs sont riches en modules structurels optimisés en fonction du circuit cible : les
modules LPM (Library of Parameterized Modules).
- Les synthétiseurs infèrent automatiquement des modules LPM, à partir de descriptions comportementales de haut
niveau, sous réserve que le programmeur respecte certaines règles d'écriture ou indique explicitement qu'il souhaite
utiliser les librairies correspondantes. La notice de tous les compilateurs explique la démarche à suivre.
Consommation
Les premiers circuits programmables avaient plutôt mauvaise réputation sur ce point. Tous les circuits actuels ont fait
d'importants progrès en direction de consommations plus faibles.
Le compromis vitesse consommation
Règle générale des circuits numériques, encore plus vraie dans le monde des technologies MOS que dans celui des
technologies bipolaires : pour aller vite il faut de la puissance. Les notices fournissent communément des courbes de
consommation pour des éléments classiques, comme un compteur synchrone 16 bits, en fonction de la fréquence
d'horloge. Le passage à 3.3 V des tensions d'alimentation permet une économie non négligeable de puissance, pour les
mêmes valeurs de courant.
Les cellules de certains circuits sont programmables en deux modes : faible consommation ou vitesse maximum (bit
turbo). Le gain de vitesse se paye par une consommation nettement plus élevée (pratiquement un facteur 2 pour un EPM 7032
cadencé à 60 Mhz, par exemple).
De façon générale, le courant moyen consommé par un circuit est de la forme :

F
I CC = I CC0 + k ⋅ n L ⋅ F ⋅ n S ⋅ C S ⋅ ∆V ⋅
2
où I CC0 représente le courant statique consommé au repos, n L le nombre moyen de cellules logiques qui commutent
simultanément à chaque front d'horloge, nS le nombre moyen de sorties qui commutent à chaque front d'horloge, C S
la capacité de charge moyenne des sorties, ∆V l'excursion de la tension de sortie, F la fréquence d'horloge et k un
coefficient de consommation par cellule par Hertz.
Quelques chiffres
Un ordre de grandeur du paramètre k précédent est, pour un FPGA de la fami1le FLEX 8000 d'ALTERA, de 150 par
cellule. Un circuit cadencé à 50 MHz, dans lequel 100 cellules commutent, en moyenne, à chaque front d'horloge,
consomme, sans charge extérieure, un courant moyen de l'ordre de 750 mA. Ce qui est loin d'être négligeable.
A titre de confrontation, la valeur précédente doit être comparée à la consommation de 50 compteurs binaires (dans un
compteur binaire deux cellules commutent, en moyenne, à chaque période d'horloge). Un compteur binaire de la famille TTL-AS (il faut
prendre des circuits de vitesses comparables) consomme 35 mA. Les chiffres parlent d'eux-mêmes.
Toujours dans le même ordre, un PLD 22V10 rapide à 10 cellules, consomme un courant de l'ordre de 100 mA. Dans
ce dernier cas, la fonction programmée et la fréquence d'horloge n'ont qu'une incidence faible sur le courant consommé.
6. Annexe. 16
L'organisation PREP
Nombre de portes, de cellules, de bascules, fréquence maximum, dans quelle condition? Avec quel logiciel ? Les
comparaisons ne sont pas simples.
Le consortium PREP (Programmable Electronics Performance Corporation) regroupe la plupart des fabricants de
circuits programmables. Cet organisme a défini un ensemble de 9 applications, typiques de l'usage courant des circuits
programmables, qui servent de test à la fois pour les circuits et le système de développement associé. Les fruits de la
confrontation à ce bench-mark sont fournis pour la plupart des CPLDs et FPGAs. Ces résultats contiennent des
informations de vitesse, fréquences maximums interne et externe pour chaque test, et de capacité, nombre moyen
d'exemplaires de chaque test que l'on peut instancier dans un circuit.
Les applications « types »
Les 9 épreuves de test sont :
- Datapatch : un chemin de données, sur un octet, franchit dans l’ordre un multiplexeur 4 vers 1, un registre tampon et
un registre a décalage arithmétique (avec extension de signe). Le schéma ne comporte pratiquement pas de calcul entre
les bascules des registres; les fréquences maximum obtenues sont à peu de choses près celles des circuits en boucle
ouverte. Le nombre de vecteurs d'entrée sollicite beaucoup les ressources de routage.
- Counter timer : un compteur 8 bits à chargement parallèle parcourt un cycle défini par une valeur de chargement et
une valeur finale. Un comparateur provoque le rechargement du compteur quand il a atteint la valeur finale. Le schéma
comporte, outre le compteur, deux registres, un comparateur et un multiplexeur, le tout sur un octet. Le fonctionnement
place le comparateur dans la boucle de commande du compteur, limitant par là sa fréquence maximum de
fonctionnement.
- Small state machine : petite machine d'états, 8 états, 8 entrées, 8 sorties. Beaucoup de CPLDs arrivent à la faire
fonctionner à leur fréquence maximum, les résultats sont plus variables pour les FPGAs.
- Large state machine : machine à 16 états, 8 entrées et 8 sorties. La plupart des CPLDs doivent abandonner leur
fréquence de fonctionnement maximum : le nombre de variables est trop grand pour autoriser les calculs en une seule
passe dans la logique combinatoire.
- Arithmetic : un multiplieur de deux nombres de 4 bits, résultat sur 8, suivi par un additionneur accumulateur sur 8 bits.
La structure en « somme de produits » des CPLDs les rend très inefficaces dans les problèmes d'arithmétique. Les
FPGAs montrent une supériorité architecturale nette face à ces problèmes.
- Accumulateur : accumulateur-additionneur sur 16 bits. Un additionneur de deux nombres de 16 bits est suivi par un
registre dont le contenu est pris comme l'un des opérandes de l'addition. Ce test génère un schéma moins complexe que
le précédent.
- 16-bit counter : un classique compteur 16 bits, à chargement parallèle synchrone et remise à zéro asynchrone. C'est un
peu un test de vitesse pure dans une application standard.
- 16-bit prescaled counter : compteur 16 bits à prédiviseur synchrone. Pour accélérer le comptage, une technique
consiste à traiter à part l'étage de poids faible d'un compteur, quitte à perdre la possibilité d'effectuer le chargement
parallèle en un seul cycle. Pour les CPLDs il n'y a aucune différence avec l'épreuve précédente; pour les FPGAs
l'architecture en petites cellules conduit à une accélération nette du fonctionnement.
6. Annexe. 17
Figure 16 : Moyennes des tests PREP
- Décodeur d'adresses : un décodeur d'adresse génère 8 signaux de décodage mémorisés dans un registre à partir d'un
signal d'entrée sur 16 bits; il découpe ainsi l'espace d'adresses en 8 pages. Le traitement de ce schéma favorise les
circuits qui disposent de portes ET à grand nombre d'entrées. L'architecture CPLD se prête mieux à cette épreuve que
celle des FPGAs.
A chacun son interprétation
Les résultats à ces épreuves sont généralement présentés sous forme de tableaux comparatifs. Chaque constructeur
veillant, évidemment, à citer les résultats de la concurrence qui illustrent sa propre supériorité.
Une analyse générale, proposée par beaucoup de fabricants, consiste à calcu1er pour chaque circuit les moyennes des
fréquences maximums de fonctionnement, et des nombres d'instances de chaque épreuve implantable dans le circuit.
Ces deux chiffres fournissent une information globale de vitesse et une information globale de capacité. Sans entrer
dans des comparaisons chiffrées qui ne valent qu'à un instant donné, il est intéressant de délimiter dans le plan
fréquence/capacité les zones de prédilection des différentes catégories de circuits programmables. C'est le sens de la
figure 16.
Les petits circuits sont incapables de contenir les épreuves PREP, ils se concentrent à une capacité moyenne nulle.
Nous les avons malgré tout placé dans ce plan, bien que la comparaison entre des moyennes d'un côté et une
information ponctuelle de l'autre soit un peu trompeuse (il n'est pas difficile de trouver dans un data book un exemple particulier de
montage avec lequel un FPGA dépasse très largement les 200 MHz).
3.2. Le rôle du « fitter »
Nous avons un peu exploré les aspects matériels des circuits programmables. Terminons en retrouvant, à travers
quelques remarques, l’aspect logiciel des choses. Un circuit n’est rien sans son logiciel de développement ; un résultat
surprenant aux épreuves PREP nous en fournit un exemple.
« Mise à plat » ou logique multi-couches ?
L'une de ces épreuves concerne l'arithmétique : pour cette épreuve un CPLD qui n'est ni moins performant que son
concurrent direct, ni plus petit, s'est vu attribuer, en 1995, la note zéro en fréquence maximum de fonctionnement. Un
zéro dans une moyenne, cela pèse lourd. La règle est la synthèse automatique, optimisation comprise. Le fitter du
fondeur concerné s'est vraisemblablement fourvoyé dans la mise à plat, sous forme somme de produits logiques, des
opérateurs arithmétiques.
La bonne approche était, pour cet exemple, de conserver plus de couches logiques, au détriment de la vitesse.
Les performances des FPGAs ne se dégradent que très progressivement quand la complexité d'un schéma augmente;
cette faculté est liée à leur architecture à granularité fine, qui impose de toute façon de passer à des structures multi-
couches, même pour des fonctions combinatoires de complexité moyenne. Les constructeurs de circuits ont optimisé les
passages de retenues d'une cellule à l'autre, qui autorisent des structures de propagation des retenues sans trop ralentir le
système.
6. Annexe. 18
Certains logiciels donnent à l'utilisateur le loisir de régler manuellement le seuil de dédoublement d'équations logiques
trop larges. Il est possible de spécifier le nombre maximum de facteurs dans un produit et le nombre maximum de
termes dans une somme, par exemple. Ce genre de réglages manuels peut, bien qu'un peu délicat à manipuler, donner
de bons résultats quand les choix automatiques ne conviennent plus.
Surface ou vitesse
Les options de réglage standard d'un fitter permettent de privilégier la surface (de silicium) ou la vitesse. Les deux
choix sont, en effet, souvent contradictoires : pour diminuer la surface il faut augmenter le nombre de couches, ce qui
pénalise la vitesse (la situation réelle est un peu plus complexe : quand on diminue le nombre de couches logiques, la sortance imposée aux
opérateurs augmente ; dans les technologies MOS les temps de propagation de ces opérateurs dépendent beaucoup de leurs capacités de charge, donc
du nombre d'entrées qu'ils doivent commander; les fitter contrôlent également ce type de contraintes).
Librairies de macro fonctions
Rappelons l’importance des librairies de modules optimisés en fonction du circuit cible. L’idéal est qu’elles soient
explorées automatiquement par l’analyseur de code VHDL, mais cette recherche automatique suppose que le code
source ne brouille pas les cartes.
Le meilleur des compilateurs ne peut donner que ce que le circuit possède
Ultime remarque : le meilleur des compilateurs ne peut qu'organiser ce qui préexiste dans un circuit, il ne crée rien.
Trivialement, tenter d'implanter un compteur 16 bits dans un 22V10 est un objectif inaccessible. Cet exemple en fera
sourire plus d'un; transposé à un circuit de compression de la parole, à implanter dans un circuit plus conséquent, le
problème reste le même; même si l'analyse de faisabilité est plus ardue, elle doit pourtant être poursuivie.
__________
6. Annexe. 19
Electronique numérique VHDL Notes
VHDL NOTES
Licensing + Compilation + Simulation
1. Licensing - Obtention de la licence (fichier license.dat)

1. Aller sur le site http://www.altera.com
2. Cliquez tout en haut de la page sur → licensing
3. Cliquez sur → Get licenses dans la rubrique Get My License File
4. Cliquez tout en bas de la page sur → MAX+PLUS II Software for Students and Universities
5. Cochez MAX+PLUS II Student Edition software → Version 10.2, 10.1, or 9.23 puis → Continue
6. → Enter your hard disk volume serial number, obtenu en tapant dir /p dans une fenêtre Terminal
(exemple 62E4-5A74) puis → Continue
7. Remplir les questionnaires (donner une adresse e-mail valide, le reste est sans importance)
8. Recuperer par mail le fichier license.dat et l'inclure sous le compilateur ALTERA Max++ Baseline par la commande :
Options → License Setup → Browse
9. Le fichier license.dat a l'allure suivante :
FEATURE maxplus2web alterad 2010.03 permanent uncounted 3DB5C8857B8C \
HOSTID=DISK_SERIAL_NUM=182fc3d1
FEATURE maxplus2vhdl alterad 2010.03 permanent uncounted 41E79E188D5C \
HOSTID=DISK_SERIAL_NUM=182fc3d1
FEATURE maxplus2verilog alterad 2010.03 permanent uncounted \
A52A49FB166D HOSTID=DISK_SERIAL_NUM=182fc3d1
2. Compilation - Fichier source d'exemple : inverseur.vhd pour le test du compilateur ALTERA Max++
-- le fichier source .vhd doit porter le même nom que l’entité
entity inverseur is
port (e : in bit;
s : out bit);
end inverseur;
architecture test of inverseur is
begin
s <= not e;
end test;
3. Simulation - Tutorial du compilateur ALTERA Max++ Baseline

1. Ouvrir ou saisir le fichier inverseur.vhd
2. File → Project → Set project to current file
3. Compilation : Max+plusII → Compiler → Compile
4. Simulation :
4.1. File → New → Waveform Editor File → Save (SCF File)
4.2. Signaux a visualiser + Initialisation
4.3. Node → Enter Nodes from SNF → List
4.4. File → End time
4.5. Simulation → Run
4.6. File → Project → Save, Compile and Simulation : Start + Open SCF
__________
VHDL Notes. 1
Electronique Numérique Projets
ELECTRONIQUE
NUMERIQUE
PROJETS
Projets. 1
Projets d’Electronique - VHDL

- ~ 3 élèves par groupe de projet.
- Projet libre possible (soumis à l’accord du professeur).
- Projet à rendre à [email protected] sous forme de fichier zip (dont le nom est le nom du projet suivi de tous les noms des membres du groupe de projet)
avec sources + rapport électronique (pdf) + documentation éventuelle + programme exécutable éventuel.
- Outil VHDL obligatoire (sauf indication contraire) : Simulation uniquement.
- Facultatif : Simulation de la solution VHDL sous Circuit Maker (et réciproquement, simulation VHDL pour le projet sous Circuit Maker).
- Facultatif : Programmation du FPGA de la carte de développement VHDL ALTERA.
- Examen oral individuel de soutenance du projet (possibilité de notes différenciées pour les membres d’un même projet).
- Temps de réalisation d’un projet (temps moyen estimé) : 5 séances de 4h.
- Soutenance du projet au plus tard la semaine du 15 au 19 mai 2006
- S’inscrire (choix du projet + membres du groupe) au plus tard la semaine du 27 au 31 mars 2006
L’idée qui vient naturellement à l’esprit est de choisir le codage en fonction des sorties à générer.
1. Compteur synchrone 4 bits cadencé à la milliseconde, comptant en décimal dans la séquence (décimal/binaire) :
0 → 1 → 2 → 3 → … → 9 → 0 →…
0000 → 0001 → 0010 → 0011 → … → 1001 → 0000 →…
Un signal UpDown autorise la sélection Incrémentation/Décrémentation du compteur.

Un signal RAZ permet d’interrompre la séquence de comptage en ramenant à zéro les sorties du compteur de façon
asynchrone.
Synthèse et Simulation.
Facultatif : Affichage du digit sur l’afficheur de la carte de développement VHDL ALTERA.
2. Séquenceur (train électrique) :
A, C, B
Synthétiser et simuler la commande des aiguillages pour un parcours : du train électrique.
Train électrique
Soit un train électrique devant effectuer 3 boucles A, B, C sélectionnables par aiguillages p et q. Le passage dans une
boucle est détecté par un contact (T) remontant après le passage du train → (le train roule en marche avant uniquement
(pas de marche arrière) ou peut aussi se trouver à l’arrêt).
a
T
A
Départ
p q
B b
T
c
C T
Aiguillages (sorties) :
p ⎧0 : non devie
=⎨
q ⎩1 : devie
Contacts (entrées) : (T)
a
⎧0 : repos
b =⎨
1 : passage du train(retombee a 0 apres passage)
c ⎩
Etat initial :
Train au départ sorties p et q à 0
2
3. Serrure électronique (digicode) :

Décodage de la séquence (clé) de 4 digits (décimal/binaire) :
2 → 0 → 0 → 8
0010 → 0000 → 0000 → 1000
Dans cet ordre sur un clavier à 12 touches :

7 8 9
4 5 6
1 2 3
* 0 #
4. Compteur synchrone modulo 16 (à Comptage interruptible en = ‘0’)

L’un des intérêts principaux des bascules de type T est qu’elles permettent de générer de façon extrêmement simple des
compteurs binaires synchrones. Un compteur binaire est une fonction séquentielle dont l’état interne est un nombre
entier naturel codé en binaire dont chaque chiffre binaire est matérialisé par une bascule. A chaque transition active de
l’horloge ce nombre est incrémenté de 1, quand le nombre maximum est atteint, toutes les bascules sont à 1, la
n
séquence recommence à partir de 0. Si le nombre de bits utilisés est n, on parlera d’un compteur modulo 2 .
La simple observation d’une table des entiers naturels écrits en base 2 nous fournit la clé du problème : la bascule de
rang i doit changer d’état quand toutes les bascules de rang inférieur sont à 1.
Déduire une réalisation VHDL d’un compteur synchrone modulo 16 dont on peut interrompre le comptage (en = ‘0’).
5. Commande de feux tricolores pour piétons

Un passage pour piétons traverse une avenue : il est protégé par un feu tricolore qui fonctionne à la demande des
piétons : en l’absence de toute demande, les feux sont à l’orange clignotant (un nombre Tor de secondes
allumés, Tor secondes éteints). Quand un piéton souhaite traverser l’avenue, il est invité à appuyer sur un
bouton, ce qui provoque le déclenchement d’une séquence (vue des voitures) :
- orange fixe pendant 2Tor secondes,
- rouge pendant Tr secondes,
- vert pendant Tv secondes, pour laisser passer le flot de voitures pendant un minimum de temps,
- retour à la situation par défaut.
Subdivisons la solution du problème en sous-ensembles . 3 blocs fonctionnels peuvent être identifiés :
1. La commande des feux proprement dite, les sorties de 3 bascules du registre d’état commandant
directement l’allumage, ou l’extinction, des lampes rouge, verte et orange.
2. Une temporisation qui, suite à une commande d’initialisation, fournit les 3 durées Tor, Tr et Tv.
3. Une mémorisation de l’appel des piétons, qui évite de se poser des questions concernant la durée
pendant laquelle le demandeur appuie sur le bouton; une simple pression suffit, l’appel est alors
enregistré, quel que soit l’état d’avancement de la séquence de gestion des feux.
Outre les commandes des feux proprement dites, le bloc principal fournit un signal d’initialisation (cpt) à la
temporisation, qui doit durer une période d’horloge, et un signal d’annulation (raz) de la requête, mémorisée,
d’un piéton.
Nous sommes en train de définir 3 processus qui se commandent et/ou s’attendent mutuellement. Le danger de ce type d’architecture, très
fréquente, est de générer des interblocages : un processus en initialise un second et attend une réponse de ce dernier. Si l demandeur oublie de
relâcher la commande d’initialisation, le système est bloqué. Ce type de situation porte, en informatique, le doux nom d’étreinte fatale
(deadly embrace). La solution adoptée ici est d’envoyer des signaux fugaces (amis synchrones !), ce qui oblige le demandeur à attendre la
réponse dans un état différent de celui où il a passé la commande d’initialisation.
Les signaux d’entrée de ce bloc sont la requête (piet) et les 3 indications de durée Tor, Tr et Tv ; nous
supposerons que ces dernières passent à ‘1’, pendant une période d’horloge, quand les durées correspondantes se
sont écoulées. Conduisant au schéma synoptique :
R
hor O
piet V
Tor
Tor
svp cpt Tr
Tr Tv
Appel Tv Feux raz Tempo
3
6. CAN + CNA
CAN par dichotomie
Algorithme
Début
V MAX V
V = ; V0 = ; i = m -1
2 2
NON OUI
Vin ≥ V ?
N [ i ] =0 ; V = V - V N [ i ] =1 ; V = V+ V
0 0
V
0
V = ; i = i -1
0
2
NON OUI
i = -1 ?
Le résultat est dans N [ ]

STOP
N [ m- 1 ] N [0 ]
Vin : Signal analogique d'entrée (on suppose : 0 < Vin < VMAX )
VMAX : Valeur maximale possible pour Vin
m: Nombre de bits pour le codage
V0 : « Pesée » successive
N: Mot binaire de sortie codé en binaire pur
Principe
On découpe l’intervalle [0, VMAX ] en 2 parties égales et on compare par rapport à Vin → Selon le résultat, on met 0 ou
VMAX V
1 dans le bit de poids fort de N puis on re-découpe en 2 intervalles égaux l’intervalle [0, ] si Vin < MAX (et
2 2
VMAX
l’intervalle [ , VMAX ] sinon) et on regarde à nouveau dans quel intervalle se situe Vin etc ...
2
VMAX
VMAX
2 VMAX
4 Vin 0 t
CNA algorithmique
bi : bit : 0 ou 1
N = bm−1 bm− 2 L b0 avec : m : nombre de bits pour le codage.
0 ≤ i ≤ m−1
et a pour valeur décimale (≡ en base 10) :
[bm−1 bm− 2 L b0 ]2 = bm−1 2 m−1 + bm− 2 2 m− 2 + L+ b1 2 1 + b0 2 0 (= b m −1 2 m−1 + bm− 2 2 m− 2 + L+ b1 ⋅ 2 + b0 )

Le CNA a pour rôle de délivrer une tension Vs proportionnelle à N (en valeur décimale).
MSB (Most Significant Bit), le bit de plus fort poids : bm−1
LSB (Less Significant Bit), le bit de plus faible poids : b0
4
7. Ascenseur
Gestion/Commande d’un ascenseur d’immeuble à n étages.
8. Distributeur automatique
Gestion/Commande d’un distributeur automatique de billets ou de boissons.
9. Registre à décalage synchrone 8 bits

Synthèse du composant ainsi décrit :.
CLOCK
ES
Registre
à
décalage
B
synchrone
8 bits
CDE
avec : CDE = 001 Rotation → (d’un cran de tous les bits du registre)
CDE = 101 Rotation ← (d’un cran de tous les bits du registre)
CDE = 011 Entrée Série Gauche → (du bit ES) et Décalage de tous les bits du registre d’un cran →
CDE = 110 Entrée Série Droite ← (du bit ES) et Décalage de tous les bits du registre d’un cran ←
CDE = 111 Chargement ≡> (du mot de 8 bits B)
CDE = 000 RAZ (Effacement) (≡> mot de 8 bits B = 00000000)
L’horloge (CLOCK) est active sur front montant.
10. Sujet libre (proposition de la part des étudiants).
5
ANNEXE
1 Microprocesseur 4 bits en VHDL (voir annexe).

2 Microprocesseur 4 bits sous Circuit Maker (voir annexe).
3 Calculatrice en VHDL.
4 Contrôle (régulation) en VHDL : algorithme PID numérique.
5 Filtrage en VHDL : Filtre numérique 1er ordre.
6 Conversion Analogique-Numérique (CAN) software par approximations successives sous VHDL.
7 Conversion Analogique-Numérique (CAN) hardware par carte basée autour du composant AD7569JN.
8 Mini carte d’acquisition-restitution (CAN/CNA) à base de convertisseur AD7568JN + driver logiciel.
__________

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Electronique Numérique 2007 - 2008

EISTI Guy Almouzni

Différentes solutions électroniques :

p entrées Système Logique m sorties

Système logique combinatoire

Entrées logiques Système Logique

Système logique séquentiel

Ex: Mot binaire M formé de m = 3 variables logiques binaires a 2 , a1 , a 0 → M = a 2 a1 a 0 peut prendre 23 = 8

b) La somme logique (≡ opérateur OU (OR)) de deux variables booléennes.

c) Le produit logique (≡ opérateur ET (AND)) de deux variables booléennes :

Le diagramme de Venn correspondant conduit à écrire a ∩b :

1.2. Propriétés des opérations logiques élémentaires ET, OU, NON

a ⋅ (b + c) = a ⋅ b + a ⋅ c (Distributivite de ⋅ par rapport a +)

1.3. Les théorèmes de De Morgan

1.4. Principe de dualité

1.5. Autres fonctions élémentaires de deux variables

a ⊕ b peut évidemment s'exprimer à partir des opérations élémentaires : a ⊕ b = a ⋅b + a ⋅b .

Le OU exclusif de deux variables a, b traduit l'inégalité de ces deux variables.

La fonction inverse, traduisant l'égalité, est la coïncidence, notée . : a . b = a⊕b

b) Les fonctions NOR et NAND

La fonction NOR est le complément de OU (NOR ≡ NO OR) : a NOR b = a + b (entre 2 variables a et b)

La fonction NAND (NO AND) est le « ET complémenté » : a NAND b = a ⋅ b (entre 2 variables a et b)

Par exemple, la fonction logique de 3 variables : f = f ( a , b , c) = a + b ⋅ c + a ⋅ b ⋅ c

1.6. Représentation des fonctions logiques

C'est la représentation issue de la théorie des ensembles.

C'est une forme particulière de la table de vérité.

Diagramme de Karnaugh à 2 variables a, b. ( 22 = 4 cases)

Représentons la fonction OU exclusif : s = a ⊕ b sur ce diagramme :

La fonction s = ab + ca dont la table de vérité est :

a pour diagramme de Karnaugh :

Diagramme de Karnaugh à 4 variables a, b, c, d

( 24 = 16 cases). On retombe sur un carré.

L'ordre des variables est le même que le précédent : 00-01-11-10

Exemple : s = abcd + abc

Diagramme de Karnaugh à 5 variables a, b, c, d, e

1.7. Minimisation (≡ simplification) des fonctions logiques

1.7.1. Méthode algébrique

Soit par exemple, la fonction logique : S={

En groupant les termes 2 et 4: A B + A D = A( B + D ) = A B D

mais: 1 + 6 → A C + A C = A(C + C ) = A , terme identique à 8 donc inutile ( A + A = A)

donc finalement : S=A+B (résultat qui serait obtenu aussi en faisant 3 + 7= B )

1.7.2. Méthode graphique : Diagramme de Karnaugh

La méthode de simplification de Karnaugh consiste à mettre à profit la relation : x A + x A = x

La simplification se fera en regroupant les 1 en boucles d'ordre 2, 4, 8, etc ... ordre 2n .

Soit la fonction logique : S = ABC D + ABC D + A BC D + A BC D

On peut former deux boucles aves les cases adjacentes 7 - 11 et 2 - 14.

Soit la fonction logique : S = ABC D+ ABC D+ A BC D

Une boucle d'ordre 4 n'est pas forcément carrée. Par exemple :

qui pourrait s'écrire : S = A B C D+ A B C D + A B C D+ A B C D+ A B C D = AC D+C B

Les boucles d'ordre 4 font disparaître 2 variables dans les mintermes.

Les deux boucles d'ordre 4 : (1 - 5 - 9 - 13) et (4 - 8 - 12 - 16) donnent : A B + AB = B :

f) Fonctions Booléennes X (ou φ )

Chiffre de 0 à 9 Code DCB : ABCD

En toute rigueur : L = A BC D + A BC D correspondant au diagramme de Karnaugh ci-dessous sur lequel

Amenant ainsi une simplification optimale de L : L= BC

Complément sur la simplification :

2. Matérialisation des fonctions logiques

⎧Vc = 0 si T est saturé

2.2. Symboles logiques

Symboles logiques fondamentaux (ancien ≡ américain ; nouveau ≡ européen)

Note : Le petit cercle représente la complémentation

Symboles logiques de portes élémentaires à 3 et 4 entrées