Spice 2

www.upct.
es
LTSPICE
Linear Technology Simulation Program with Integrated
Circuits Emphasis (Programa de simulación con
énfasis en circuitos integrados).
• Circuitos digitales combinacionales (y secuenciales) en LTSpice

• Generación de pulsos para componentes de potencia
• Elementos de control automático (PID, PWM, Soft Limiter, etc.)
• Nuevos elementos digitales en LTSpice
ETSII. Dpto. de Tecnología Electrónica. Pedro Díaz Hernández

[email protected]
Circuitos digitales en LTSpice
Tecnología HCT
Para simplificar el interface de las salidas TTL a las entradas CMOS de alta velocidad, Texas
Instruments introdujo los circuitos HCT como un subgrupo de la familia HC. La tecnología HCT es
idéntica en características y funcionalidades a los dispositivos HC, a excepción del circuito de entrada,
el cual hace la tensión umbral de entrada compatible con los circuitos TTL. Las salidas HCT son
similares a la familia HC.
Las tensiones de salida TTL y las tensiones de entrada HC son incompatibles.
Los circuitos HC pueden trabajar desde 2V a 6V de VCC. Si los dispositivos HCT trabajan por debajo de
4.5V los márgenes de ruido se incrementan, empezando a ser incompatibles con los niveles TTL.
3
Catálogo de puertas digitales (Lógica combinacional)
Función Símbolo ANSI Símbolo IEC Notación Tabla de verdad

A B C
0 0 0
AND C=A∙B 0 1 0
1 0 0
1 1 1
A B C
0 0 0
OR C=A+B 0 1 1
1 0 1
1 1 1
A B
NOT B=A 0
1
1
0
A B C
0 0 1
NAND C=A∙B 0
1
1
0
1
1
1 1 0
A B C
0 0 1
NOR C=A+B 0 1 0
1 0 0
1 1 0
A B C
C = A∙B + A∙B 0 0 0
XOR
C=AB
0 1 1
1 0 1
1 1 0
A B C
C = A∙B + A∙B 0 0 1
XNOR 0 1 0
4 C=AB 1
1
0
1
0
1
Catálogo de puertas lógicas en LTSpice (74HCT)

Basado en la librería de Gary Hecht
http://www.spot.pcc.edu/~ghecht/LTspice.html
Función Símbolo ANSI Símbolo IEC Notación Tabla de verdad

A B C
U1
0 0 0
AND C=A∙B 0 1 0
1 0 0
74HCT08 1 1 1
A B C
U1
0 0 0
OR C=A+B 0 1 1
1 0 1
74HCT32 1 1 1
U1 A B
NOT B=A 0
1
1
0
74HCT04
A B C
U1
0 0 1
NAND C=A∙B 0
1
1
0
1
1
74HCT00 1 1 0
A B C
U1
0 0 1
NOR C=A+B 0 1 0
1 0 0
74HCT02 1 1 0
U1 A B C
Librería PDH para
C = A∙B + A∙B 0 0 0
símbolos y modelos
XOR
C=AB
0 1 1
1 0 1
74HCT86 1 1 0
U1 A B C
C = A∙B + A∙B 0 0 1
XNOR 0 1 0
5
74HCT266
C=AB 1
1
0
1
0
1
Ejemplo de simplificación de funciones lógicas

U1 U4
Pulso
A Simplificación de funciones
Time=800ns .tran 1.7us
74HCT04
74HCT08
U2 U8
B U5
Pulso
Time=400ns
74HCT04
= + + +
U10
74HCT32
74HCT11
U3 Salida = + + +
C U6
Pulso U9
74HCT32 = + + +
Time=200ns
74HCT04
= + +
74HCT11 = + +
74HCT32
U7 = +
=( + )·( + )·( + )
74HCT11
= +
U13 U15
U16
74HCT04 Simplificada
74HCT08
74HCT32
6 Los circuitos digitales no es necesario alimentarles

con VCC y GND, sólo con señales de entrada.
Ejemplo de simplificación de funciones lógicas

U1 U4
Pulso
A Simplificación de funciones
Time=800ns .tran 1.7us
74HCT04
74HCT08
U2 U8
B U5
Pulso
Time=400ns
74HCT04
U10
74HCT32
74HCT11
U3 Salida
C U6
Pulso U9
74HCT32
Time=200ns
74HCT04
74HCT11
74HCT32
U7
74HCT11
U13 U15
U16
= +
74HCT04 Simplificada
74HCT08
74HCT32
7 000 011 111

Diferencias entre ambas salidas

• Existe tiempo de propagación (tp=10‐13ns) entre
puertas y es diferente entre ambas salidas.
8
Diferencias entre ambas salidas
• El menor tiempo de respuesta de la salida

“simplificada” hace que se noten cambios, que de
otra forma pasarían desapercibidos.
Se producen dos cambios en las entradas al mismo tiempo,
no sigue el código Gray.
9
Diferencias entre ambas salidas (mejora…)
• Si modificamos la entrada B (400ns  396ns), el

“Hazard” del circuito desaparece.
10
Ejemplo de simplificación por Karnaugh
A B C D Q
Uno de nuestros clientes nos ha enviado el circuito siguiente, del cual nos ha 0 0 0 0 0 0
suministrado la tabla de verdad. Requiere nuestros servicios para obtener la 1 1 0 0 0 0
máxima simplificación del mismo. Nos solicita la simulación electrónica para 2 0 1 0 0 0
la comprobación/verificación del correcto funcionamiento del resultado. 3 1 1 0 0 0
4 0 0 1 0 0
5 1 0 1 0 0
6 0 1 1 0 0
7 1 1 1 0 0
8 0 0 0 1 0
9 1 0 0 1 0
10 0 1 0 1 1
11 1 1 0 1 0
12 0 0 1 1 0
13 1 0 1 1 0
14 0 1 1 1 1
11 15 1 1 1 1 0
Tabla de verdad
A B C D Q
CD 0 0 0 0 0 0
00 01 11 10 1 1 0 0 0 0
00 0 0 0 0 2 0 1 0 0 0
01 0 1 1 0 3 1 1 0 0 0
AB
11 0 0 0 0 4 0 0 1 0 0
10 0 0 0 0 5 1 0 1 0 0
6 0 1 1 0 0
7 1 1 1 0 0
8 0 0 0 1 0
9 1 0 0 1 0
10 0 1 0 1 1
11 1 1 0 1 0
12 0 0 1 1 0
13 1 0 1 1 0
14 0 1 1 1 1
12 15 1 1 1 1 0
Tabla de verdad
A B C D Q
CD 0 0 0 0 0 0
00 01 11 10 1 1 0 0 0 0
00 0 0 0 0 2 0 1 0 0 0
01 0 1 1 0 3 1 1 0 0 0
AB
11 0 0 0 0 4 0 0 1 0 0
10 0 0 0 0 5 1 0 1 0 0
6 0 1 1 0 0
7 1 1 1 0 0
CD 8 0 0 0 1 0
00 01 11 10 = + 9 1 0 0 1 0
00 0 0 0 0 10 0 1 0 1 1
01 0 1 1 0 11 1 1 0 1 0
AB 0 0 1 1 0
11 0 0 0 0 12
10 0 0 0 0 13 1 0 1 1 0
14 0 1 1 1 1
13 15 1 1 1 1 0
Tabla de verdad
A B C D Q
CD 0 0 0 0 0 0
00 01 11 10 1 1 0 0 0 0
00 0 0 0 0 2 0 1 0 0 0
01 0 1 1 0 3 1 1 0 0 0
AB
11 0 0 0 0 4 0 0 1 0 0
10 0 0 0 0 5 1 0 1 0 0
6 0 1 1 0 0
7 1 1 1 0 0
CD 8 0 0 0 1 0
00 01 11 10 = + AND 9 1 0 0 1 0
00 0 0 0 0 10 0 1 0 1 1
01 0 1 1 0 11 1 1 0 1 0
AB 0 0 1 1 0
11 0 0 0 0 12
10 0 0 0 0 13 1 0 1 1 0
14 0 1 1 1 1
14 = 15 1 1 1 1 0
Tabla de verdad
Ejemplo de simplificación por Karnaugh (Comprobar ambas funcionalidades)
=  ·(  ) + ·
x5
x2
15

=  ·(  ) + ·
16

=  ·(  ) + ·
=
17
Implementamos la nueva función

Ejemplo de simplificación por Karnaugh (Con puertas de 2 entradas)
18
19
Con puertas de dos entradas el circuito es más rápido
Si modificamos la entrada B (200ns  195ns), el

“Hazard” del circuito desaparece.
20
Ejemplo con buses digitales Place BUS tap
• Nombre_del_Bus[LSB:MSB]
• Nombre_del_Bus[Bit]
21
Ejemplo con buses digitales (Señales de entrada al circuito)
22
Ejemplo con buses digitales (Señales de entrada/salida del circuito)
23
Ejemplo con buses digitales (Conectando dos buses)
No es necesario nombrar el bus, pero si no se hace, al menos

una vez, desaparecerá el “concepto” de bus  línea gruesa.
24
Ejemplo con buses digitales (Señales de ambos buses)
25
Ejemplo con buses digitales (Uniendo dos buses sin nombrarles)
El circuito funciona de igual forma
26
Ejemplo con buses digitales (Array de componentes)
27
Ejemplo con buses digitales (Array de componentes)
28
Ejemplo con buses digitales (Array de componentes: Señales de entrada/salida)
29
Simulación híbrida (Analógica y Digital simultáneamente)
Tabla de verdad del SN74LS74A
30
Simulación híbrida (Entradas y salidas para el BC547B)
31
Simulación híbrida (Entradas y salidas para el 2N2222)
BC547B
2N2222
32
Circuito secuencial (Sumador)
33
74HCT283
34
Suma decimal
4 + 14 = 18
Suma binaria
0100
+ 1110
------
10010
35
Ejercicio digital resuelto (Circuito combinacional)

En el circuito de la figura se muestra el esquema de llenado de un pantano. El pantano se llena a través
de una bomba y se controla con tres sensores. Uno de llenado máximo (Mx), otro de cantidad mínima (Mn) y un
sensor crepuscular (Cr) para aprovechar, en lo posible, la tarifa eléctrica nocturna.
Las condiciones de activación de la bomba y los sensores son las siguientes:

• Bomba (B) = 0 Paro, 1 Marcha.
• Sensores altura agua (Mx, Mn) = 0 No detecta, 1 Sí detecta.
• Sensor crepuscular (Cr) = 0 Día, 1 Noche.
Las condiciones de trabajo son las siguientes:

• Día = Pantano debe contener al menos el mínimo de agua.
• Noche = El pantano se llenará al máximo.
Suposiciones de partida:
• La bomba puede suministrar al agua que sea necesaria en el tiempo que sea necesario.
• No se considera la evaporación del agua por la incidencia solar.
• No se considera el aumento del agua almacenada por lluvia.
• No existen fugas por paredes o suelo.
• Otros casos…
36
Circuito y revisión: José Alfonso Vera


a) Se realiza la tabla de la verdad con las especificaciones de los sensores y de funcionamiento.
Mx Mn Cr Bomba
0 0 0 0 1 • Es de día y los sensores no indican agua.
1 0 0 1 1 • Es de noche y los sensores no indican agua.
2 0 1 0 0 • Es de día y el agua mínima sí se cumple.
3 0 1 1 1 • Es de noche, el agua mínima se cumple, pero las condiciones de trabajo no.
4 1 0 0 X • De día. El máximo se cumple y el mínimo no. X = Caso indeterminado. (Imposible salvo avería).
5 1 0 1 X • De noche. El máximo se cumple y el mínimo no. X = Caso indeterminado. (Imposible salvo avería).
6 1 1 0 0 • El pantano está lleno de día.
7 1 1 1 0 • El pantano está lleno de noche.
37

Mx Mn Cr Bomba
b) Se rellena la tabla de Karnaugh con los datos de la tabla de verdad que son “1” → Minterm.
Mn, Cr
00 01 11 10
0 1 1 1 0
Mx
1 X X 0 0
38

Mx Mn Cr Bomba
b) Se rellena la tabla de Karnaugh con los datos de la tabla de verdad que son “1” → Minterm.
Mn, Cr
00 01 11 10
0 1 1 1
Mx
1
c) Se agrupan los unos en potencias de dos: 1, 2, 4, 8, 16… Los unos que estén desagrupados no son simplificables, se
deja la función Booleana como está. Cuanto mayor sea la agrupación, mayor será la simplificación.
Mn, Cr
00 01 11 10
0 1 1 1
Mx
1
39

d) Se escriben las funciones de la tabla de verdad de los “unos adyacentes”. Si está a “0” se niega la variable, si a “1”
se deja sin negar.
Mn, Cr Mx Mn Cr Bomba
00 01 11 10 0 0 0 1
0 1 1 1 0 0 1 1
Mx
1
0 1 1 1
0 0 0 →
0 0 1 →
0 0 1 →
0 1 1 →
40

d) Se escriben las funciones de la tabla de verdad de los “unos adyacentes”. Si está a “0” se niega la variable, si a “1” se
deja sin negar. Se realiza una AND lógica a estas funciones.
00 01 11 10 0 0 0 1
0 1 1 1 AND AND
Mx 0 0 1 1
1
0 1 1 1
0 0 0 →
0 0 1 →
0 0 1 →
0 1 1 →
41

deja sin negar. Se realiza una AND lógica a estas funciones. Minterm = Suma de productos.
00 01 11 10 0 0 0 1
0 1 1 1 AND AND
Mx 0 0 1 1
1
0 1 1 1
0 0 0 →
0 0 1 →
0 0 1 → B = Mx Mn + Mx Cr
0 1 1 →
42

deja sin negar. Se realiza una AND lógica a estas funciones. Minterm = Suma de productos.
00 01 11 10 0 0 0 1
0 1 1 1 AND AND
Mx 0 0 1 1
1
0 1 1 1
0 0 0 →
0 0 1 →
0 0 1 → B = Mx Mn + Mx Cr
0 1 1 →
e) Implementar el circuito y comprobar sus resultados.
43

• OR de dos entradas
• AND de dos entradas
B = Mx Mn + Mx Cr • AND de dos entradas
44

Mx Mn Cr Bomba
0 0 0 1
0 0 1 1
0 1 1 1
45

Mx Mn Cr Bomba
0 0 0 1
0 0 1 1
0 1 1 1
Mx
Mn
Cr
46
Generación de pulsos para componentes de potencia
Inversor no modulado monofásico en puente completo (Pulsos complementarios)
Módulo para generar las señales de disparo para MOSFET de potencia mediante pulsos complementarios
• Tiempo de activación (Time) de disparo ON.

• El ciclo de trabajo (Duty).
• El “delay” entre pulsos (Retraso).
• La tensión de disparo del dispositivo (Vout).
47
Circuito y revisión: Jacinto Jiménez Martínez

Inversor no modulado monofásico en puente completo (Señales de disparo/salida)
48
FFT de la señal de salida
49
Código del Subcircuito
* ---- Pulsos complementarios. Para semipuente y puente completo.

* Subcircuito basado en la idea de Kurt Moermann (http://home.scarlet.be/nap0/ltspice/)
* Genera pulsos complementarios, con posibilidad de desfase temporal entre módulos,
* para montaje en puente completo.
* TIME: Período de los pulsos a generar (ms).
* DUTY: Relación cíclica entre unos pulsos y los complementarios (0 -> 1).
* RETRASO: Si se colocan dos módulos (puente completo), se pueden retrasar
* los pulsos entre los módulos (us).
* VOUT: Tensión de salida de los pulsos (V).
.SUBCKT Pulsos_Compl OUT_A OUT_B OUTN_A OUTN_B PARAMS: TIME=2ms DUTY=0.5 RETRASO=0ms VOUT=10V
V1 N002 0 PULSE(0V {VOUT} {RETRASO} 0.2us 0.2us {TIME*DUTY} {TIME}) Rser=1m
V2 N001 0 PULSE(0V {VOUT} {RETRASO + (TIME*DUTY)} 0.2us 0.2us {TIME*(1-DUTY)} {TIME}) Rser=1m
E1 OUTN_A OUTN_B N001 0 1
50 E2 OUT_A OUT_B N002 0 1
.ENDS Pulsos_Compl
Inversor modulado monofásico en medio puente (PWM)
Módulo para generar las señales de disparo para MOSFET mediante PWM
• Tensión de disparo de los dispositivos (V_Out)

• Frecuencia y tensión para onda triangular (Freq_Tri y V_Tri).
51 • Frecuencia y tensión para onda senoidal (Freq_Sine y V_Sine).
• Desfase, en grados, de una salida con respecto a otra (Phi_deg).
Inversor modulado monofásico en medio puente (PWM)
Señales de disparo de los MOSFET, tensión a la salida y señales Triangular/Senoidal
52
Inversor modulado monofásico en puente completo (PWM) con filtro inductivo
Módulo para generar las señales de disparo para MOSFET mediante PWM en puente completo
• Tensión de disparo de los dispositivos (V_Out)

• Frecuencia y tensión para onda triangular (Freq_Tri y V_Tri).
• Frecuencia y tensión para onda senoidal (Freq_Sine y V_Sine).
• Desfase, en grados, de una salida con respecto a otra (Phi_deg).
Un módulo puede tener desfasadas las señales frente a otro módulo. = =2 ·

53
=
2
= =2 ·
=
2
54
Señales de disparo de los MOSFET, tensión a la salida y señales triangular y senoidales desfasadas (Sin filtro)
= →0< <1
= → > 21 FFT de la señal de salida

sin filtro
= · · sin =
2
_ 120
= 100 · · sin =
_ 2
= 100 · 0,5 · 0,866 =
= 43,301 = 30,618
470
= = 374
2 · · 200
55
Fundamental Armónico más importante

Señales de disparo de los MOSFET, tensión a la salida (sin filtro), disparo sincronizado,
señal a la salida (con filtro) y señales triangular y senoidales desfasadas
56

sin filtro

con filtro
57

* ---- Generación PWM. Para semipuente y puente completo.
* Subcircuito basado en la idea de Kurt Moermann http://home.scarlet.be/nap0/ltspice/)
* Genera pulsos PWM, con posibilidad de desfase entre módulos, para montaje en puente completo.
* V_OUT: Tensión de salida (disparo) de los pulsos (V).
* FREQ_TRI: Frecuencia onda triangular (Hz).
* V_TRI: Tensión señal triangular (V).
* FREQ_SINE: Frecuencia onda senoidal (Hz).
* V_SINE: Tensión señal senoidal (V).
* DESFASE: Si se colocan dos módulos (puente completo), se pueden retrasar temporalmente
* Tri_O: Salida de la señal triangular de comparación.
* Sin_O: Salida de la señal senoidal de comparación.
.SUBCKT PWM TRI_O SIN_O OUT_A OUT_B OUTN_A OUTN_B GND PARAMS: V_OUT=10V FREQ_TRI=2kHz V_TRI=1V REQ_SINE=50Hz V_SINE=0.5V Phi_deg=0
V1 TRI_O GND PULSE({-V_TRI} {V_TRI} 0s {0.5/FREQ_TRI} {0.5/FREQ_TRI} 0s {1/FREQ_TRI})
V2 SIN_O GND SINE(0V {V_SINE} {FREQ_SINE} 0 0 {Phi_deg})
V3 V+ GND 15V
V4 V- GND -15V
XU1 TRI_O SIN_O V+ V- N001 LT1007
E1 OUTN_A OUTN_B N001 0 TABLE=(-1mV,{-V_OUT},1mV,{V_OUT})
XU2 SIN_2 TRI_O V+ V- N004 LT1007
E2 OUT_A OUT_B N004 0 TABLE=(-1mV,{-V_OUT},1mV,{V_OUT})
Señales de disparo de los MOSFET, tensión a la salida (sin bobina), disparo sincronizado,
V5 SIN_2 0 SINE(0V {V_SINE} {FREQ_SINE} 0 0 {Phi_deg})
.lib LTC.lib
.ENDS PWM señal a la salida (con filtro) y señales triangular y senoidales desfasadas
58

* ---- Generación PWM. Para semipuente y puente completo.
* Subcircuito basado en la idea de Kurt Moermann http://home.scarlet.be/nap0/ltspice/)
* Genera pulsos PWM, con posibilidad de desfase entre módulos, para montaje en puente completo.
* V_OUT: Tensión de salida (disparo) de los pulsos (V).
* FREQ_TRI: Frecuencia onda triangular (Hz).
* V_TRI: Tensión señal triangular (V).
* FREQ_SINE: Frecuencia onda senoidal (Hz).
* V_SINE: Tensión señal senoidal (V).
* DESFASE: Si se colocan dos módulos (puente completo), se pueden retrasar temporalmente
* Tri_O: Salida de la señal triangular de comparación.
* Sin_O: Salida de la señal senoidal de comparación.
.SUBCKT PWM TRI_O SIN_O OUT_A OUT_B OUTN_A OUTN_B GND PARAMS: V_OUT=10V FREQ_TRI=2kHz V_TRI=1V REQ_SINE=50Hz V_SINE=0.5V Phi_deg=0
V1 TRI_O GND PULSE({-V_TRI} {V_TRI} 0s {0.5/FREQ_TRI} {0.5/FREQ_TRI} 0s {1/FREQ_TRI})
V2 SIN_O GND SINE(0V {V_SINE} {FREQ_SINE} 0 0 {Phi_deg})
V3 V+ GND 15V
V4 V- GND -15V
XU1 TRI_O SIN_O V+ V- N001 LT1007
E1 OUTN_A OUTN_B N001 0 TABLE=(-1mV,{-V_OUT},1mV,{V_OUT})
XU2 SIN_2 TRI_O V+ V- N004 LT1007
E2 OUT_A OUT_B N004 0 TABLE=(-1mV,{-V_OUT},1mV,{V_OUT})
V5 SIN_2 0 SINE(0V {V_SINE} {FREQ_SINE} 0 0 {Phi_deg})
.lib LTC.lib
.ENDS PWM
59
Librería de componentes de control (PID, PWM, Soft Limiter, etc.)
Librería de Kurt Moerman (http://home.scarlet.be/nap0/ltspice/)
60
Nuevos elementos digitales en LTSpice
Librería de modelos y símbolos nuevos para circuitos digitales

* ---- Nivel alto digital
.SUBCKT HIGH OUT
V1 OUT 0 5V Rser=1m
.ENDS HIGH
*
* ---- Nivel bajo digital
.SUBCKT LOW OUT
V1 OUT 0 0V Rser=1m
.ENDS LOW
*
* ---- Pulso digital, inicialmente bajo
* Pulso digital de anchura "Time", inicialmente parte de nivel digital bajo.
* Con un retraso inicial (Delay) de "Time".
* Se repite cíclicamente cada "2 x Time".
.SUBCKT PULSO_D OUT PARAMS: TIME=100ns
V1 OUT 0 PULSE(0V 4.5V {Time} 1ns 1ns {Time} {2*Time}) Rser=1m
.ENDS PULSO_D
*
* ---- Reloj digital, inicialmente alto
* Reloj digital de anchura "Time/2", inicialmente parte de nivel digital alto.
* Se repite cíclicamente cada "Time".
.SUBCKT RELOJ_D OUT PARAMS: TIME=200ns
V1 OUT 0 PULSE(0V 4.5V 0s 1ns 1ns {Time/2} {Time}) Rser=1m
.ENDS RELOJ_D
*
* ---- Impulso digital, inicialmente bajo
* Pasado un "Delay" ofrece un único pulso alto de "Time"
.SUBCKT IMPULSO_H OUT PARAMS: DELAY=300ns TIME=100ns
V1 OUT 0 PULSE(0V 4.5V {Delay} 1ns 1ns {Time} {2*Time} 1) Rser=1m
.ENDS IMPULSO_H
*
* ---- Impulso digital, inicialmente alto
* Pasado un "Delay" ofrece un único pulso bajo de "Time"
.SUBCKT IMPULSO_L OUT PARAMS: DELAY=300ns TIME=100ns
61 V1 OUT 0 PULSE(4.5V 0V {Delay} 1ns 1ns {Time} {2*Time} 1) Rser=1m
.ENDS IMPULSO_L
Nuevos elementos digitales en LTSpice
Librería de modelos y símbolos nuevos para circuitos digitales

* ---- Escalón digital (Step Down), inicialmente alto
* Pasa de alto a bajo transcurrido "Time".
.SUBCKT ESCALON_HL OUT PARAMS: TIME=100ns
V2 OUT 0 PWL(0 4.5 {Time} 4.5 {Time+1ns} 0) Rser=1m
.ENDS ESCALON_HL
*
* ---- Escalón digital (Step Up), inicialmente bajo
* Pasa de bajo a alto transcurrido "Time".
.SUBCKT ESCALON_LH OUT PARAMS: TIME=200ns
V2 OUT 0 PWL(0 0 {Time} 0 {Time+1ns} 4.5) Rser=1m
.ENDS ESCALON_LH
*
* ---- Palabra digital de 4 bits
.SUBCKT PALABRA_4B A0 A1 A2 A3 PARAMS: BIT3=0 BIT2=0 BIT1=0 BIT0=0
V1 A0 0 {4.5*Bit0} Rser=1m
V2 A1 0 {4.5*Bit1} Rser=1m
V3 A2 0 {4.5*Bit2} Rser=1m
V4 A3 0 {4.5*Bit3} Rser=1m
.ENDS PALABRA_4B
*
* ---- Puerta NOR Exclusiva de 2 entradas
.SUBCKT 74HCT266 A B Y
XU1 A B salida VCC 0 74HCT86 VCC=5 SPEED=1.0 TRIPDT=1e-9
XU2 salida Y VCC 0 74HCT04 VCC=5 SPEED=1.0 TRIPDT=1e-9
.lib PDH\74HCT.LIB
.ENDS 74HCT266
62
BIBLIOGRAFÍA
BIBLIOGRAFÍA
• LTspice IV (SwitcherCAD III). www.linear.com/software

• Kurt Moerman, Librería de componentes de control (PID, PWM, Soft Limiter, etc.), http://home.scarlet.be/nap0/ltspice/
• Gary Hecht, Librería de componentes digitales 74HCTXXX, http://www.spot.pcc.edu/~ghecht/LTspice.html
• Texas Instruments, SN54/74HCT CMOS Logic Family Applications and Restrictions, SCLA011 May 1996.
• LTspice World Tour 2009, Arrow Nu Horizons Electronics, http://www.nuhorizons.com/LTspice
• Texas Instruments, Data Sheet SN74LS74A, http://www.ti.com
• NXP, 74HCT283 4‐bit binary full adder with fast carry, http://www.nxp.com
Fin
63

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www.upct.

• Circuitos digitales combinacionales (y secuenciales) en LTSpice

ETSII. Dpto. de Tecnología Electrónica. Pedro Díaz Hernández

Las tensiones de salida TTL y las tensiones de entrada HC son incompatibles.

Catálogo de puertas digitales (Lógica combinacional)

Función Símbolo ANSI Símbolo IEC Notación Tabla de verdad

Catálogo de puertas lógicas en LTSpice (74HCT)

Función Símbolo ANSI Símbolo IEC Notación Tabla de verdad

Ejemplo de simplificación de funciones lógicas

6 Los circuitos digitales no es necesario alimentarles

Ejemplo de simplificación de funciones lógicas

7 000 011 111

Diferencias entre ambas salidas

Diferencias entre ambas salidas

• El menor tiempo de respuesta de la salida

Diferencias entre ambas salidas (mejora…)

• Si modificamos la entrada B (400ns  396ns), el

Ejemplo de simplificación por Karnaugh

Ejemplo de simplificación por Karnaugh

Ejemplo de simplificación por Karnaugh

Ejemplo de simplificación por Karnaugh

Ejemplo de simplificación por Karnaugh (Comprobar ambas funcionalidades)

Ejemplo de simplificación por Karnaugh (Comprobar ambas funcionalidades)

Ejemplo de simplificación por Karnaugh (Comprobar ambas funcionalidades)

Implementamos la nueva función

Ejemplo de simplificación por Karnaugh (Con puertas de 2 entradas)

Ejemplo de simplificación por Karnaugh (Con puertas de 2 entradas)

Ejemplo de simplificación por Karnaugh (Con puertas de 2 entradas)

Si modificamos la entrada B (200ns  195ns), el

Ejemplo con buses digitales Place BUS tap

Ejemplo con buses digitales (Señales de entrada al circuito)

Ejemplo con buses digitales (Señales de entrada/salida del circuito)

Ejemplo con buses digitales (Conectando dos buses)

No es necesario nombrar el bus, pero si no se hace, al menos

Ejemplo con buses digitales (Señales de ambos buses)

Ejemplo con buses digitales (Uniendo dos buses sin nombrarles)

El circuito funciona de igual forma

Ejemplo con buses digitales (Array de componentes)

Ejemplo con buses digitales (Array de componentes)

Ejemplo con buses digitales (Array de componentes: Señales de entrada/salida)

Simulación híbrida (Analógica y Digital simultáneamente)

Tabla de verdad del SN74LS74A

Simulación híbrida (Entradas y salidas para el BC547B)

Simulación híbrida (Entradas y salidas para el 2N2222)

Circuito secuencial (Sumador)

Circuito secuencial (Sumador)

Circuito secuencial (Sumador)

Ejercicio digital resuelto (Circuito combinacional)

Las condiciones de activación de la bomba y los sensores son las siguientes:

Las condiciones de trabajo son las siguientes:

Circuito y revisión: José Alfonso Vera

Ejercicio digital resuelto (Circuito combinacional)

Ejercicio digital resuelto (Circuito combinacional)

Ejercicio digital resuelto (Circuito combinacional)

Ejercicio digital resuelto (Circuito combinacional)

Ejercicio digital resuelto (Circuito combinacional)

Ejercicio digital resuelto (Circuito combinacional)

Ejercicio digital resuelto (Circuito combinacional)

e) Implementar el circuito y comprobar sus resultados.