DEPTO.

DE ELECTRÓNICA Y COMPUTACIÓN
ÁREA DIGITALES - PLAN 2003
TÉCNICAS Y DISPOSITIVOS DIGITALES I

TP Nº 6 : SISTEMAS SECUENCIALES SIMPLES

Temas:
- Sistemas secuenciales completos. Análisis Temporal: Cálculo de Frecuencia máxima de operación.
Diagramas temporales
- Registros de desplazamiento: Tipos, funcionamiento, diagramas temporales, aplicaciones.
- Contadores con registros de desplazamiento: Johnson y Anillo
- Contadores: Funcionamiento, diagramas temporales, Estructura interna
- Aplicaciones CI contadores comerciales. Conexionado y aplicaciones.
- Diseño de contadores: Contadores Asincrónicos y Sincrónicos.

EJERCICIOS
1) Dado el circuito secuencial que se presenta en la Fig. 1 y las características temporales, que el
fabricante del elemento de memoria presenta en la tabla 1.

Fig. 1.Sistema secuencial simple Tabla 1. Datos temporales FF D

a) Indique la máxima frecuencia a la que este sistema puede operar.

b) Complete el siguiente diagrama temporal
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2) A continuación se presentan circuitos secuenciales, ¿Cuál será la máxima frecuencia de operación en

cada caso? Considere los mismos tiempos que se presentaron en la Tabla 1. El retardo de la lógica
combinacional Tlc es de 9ns.

Fig. 2 a) Fig. 2 b)

Fig. 2 c)

3) Dado el circuito secuencial que se presenta en la Fig. 3, indique cuál es el camino crítico (en cuanto a
retardo) y obtenga la frecuencia máxima de operación. Considere los mismos tiempos que se
presentaron en la Tabla 1. ¿Qué restricción existe sobre la señal presente en A? ¿Cómo podría
solucionarlo?

Fig. 3. Sistema secuencial completo

4) Un registro de desplazamiento de 8 bits serie-serie tiene la salida de datos conectada a la entrada de

datos. El contenido de cada uno de los Flip-flops es el siguiente: 000011002=1210. Indique cuál es el
contenido del registro luego de:
a) Tres desplazamientos a la izquierda.

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b) Dos desplazamientos a la derecha.

c) Compare los resultados obtenidos en a) y b) con el número original 1210 e indique qué operación
matemática se efectuó en cada caso.
5) La generación de una secuencia pseudo aleatoria de números binarios es muy útil en ciertos ambientes
de test y desarrollo. Un generador de secuencia binaria pseudo aleatoria es un circuito que genera una
serie de números binarios de n-bits, un número por ciclo de reloj, sin seguir un patrón determinado,
pero que se repite luego de 2n-1 ciclos de reloj.
a) Se pide realizar un generador de secuencia binaria pseudo aleatoria de 4 bit con registros de
desplazamiento y compuertas. Asumir que el estado inicial del registro es “1000”.
b) Si accidentalmente se cae en el estado “0000” ¿Qué pasa?
c) Intente modificar el circuito para que se evite el problema anterior.
6) Contadores con registros. A partir de la figura 4:
a) Indique cuál es la secuencia de conteo y realice un diagrama temporal. Suponga un pulso para la
inicialización.
b) ¿Qué tipo de contador es el presentado?¿Cuál es el módulo del contador?
c) Indique qué sucede si el contador cae en un estado no permitido.
d) ¿Qué modificación podría realizar para que el contador siempre retorne a su secuencia permitida?

Fig. 4. Diagrama de un contador.

7) A partir del CI74HC194 se le pide realizar dos tipos de contadores: contador en anillo y contador Johnson
(si necesita puede utilizar compuertas). En ambos casos se debe indicar claramente todas las conexiones
y realizar un diagrama temporal con las señales más relevantes. Además se debe indicar el módulo del
contador y la secuencia de conteo.
Hoja de datos: https://pdf1.alldatasheet.com/datasheet-pdf/view/529862/TI/74HC194N.html
8) Para el contador asincrónico de la Fig. 5, donde tpd(FF)MAX=20 nseg y fCLK = 20 Mhz:
a) Dibuje las formas de onda de las salidas A y B para una cuenta completa del contador, considerando
retardo nulo. ¿Cuál es la secuencia generada?
b) Dibuje las formas de onda de las salidas A y B para una cuenta completa del contador, considerando
el retardo correspondiente. ¿Cuál es la secuencia generada? ¿Es idéntica a la anterior? ¿Por qué?

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c) ¿Cuál es la frecuencia máxima de trabajo para un contador de este tipo? ¿Qué sucede si se trabaja a
mayor frecuencia?
d) Si tomamos las salidas A y B en forma individual como la frecuencia de entrada dividida por 2 y 4
respectivamente, ¿cuál será la frecuencia máxima de trabajo? ¿Cuál será la frecuencia de la señal de
salida en Q1?
e) ¿Se pueden reemplazar los FF JK por FF Tipo T?

Fig. 5. Contador sincrónico

9) Dado el circuito de la Fig. 6, donde todas las entradas J y K están conectadas a "1":
a) ¿Cuál es el módulo del contador? Asuma estado inicial 000.
b) ¿Cuál es la frecuencia máxima de trabajo (suponga retardo cero de CLEAR a SALIDA)? Grafique.
¿Cómo influye el tpdgate en el conteo?
c) Determine la frecuencia máxima de trabajo considerando todos los retardos. Considere los siguientes
retardo máximos: Tpd(FF)=20ns, Tpd(clear)=35 ns, Tpd(gate)HL= Tpd(gate)LH= 10 ns.

Fig. 6. Contador asincrónico, realizado a partir de flip fliop JK, con entradas J=K=1

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10) Determinar el valor de la frecuencia máxima para el contador que se muestra en la Fig. 7. Considere:
Tpd(FF)=50ns, Tpd(AND)= 20 ns. Indicar la secuencia de conteo.

Fig. 7. Contador sincrónico.

11) Suponga que usted cuenta con un CI7490 y un CI7493 y:

- ¿Se quiere obtener una frecuencia de 1.5MHz a partir de una de 24MHz? ¿Cuál utilizaría? ¿Por qué?
¿Qué conexión realizaría?
- Quiere obtener una frecuencia de 7.5MHz con mínima cantidad de integrados. ¿Cuál utilizaría? ¿Por
qué? ¿Qué conexión realizaría?
HOJA DE DATOS: https://pdf1.alldatasheet.com/datasheet-pdf/view/5753/MOTOROLA/74LS93.html

12) El circuito que se muestra en la Fig. 8, se realiza utilizando el CI7493 y una compuerta AND. Conteste:
a) ¿Cuál es el módulo del contador?
b) Dibuje las formas de onda de las cuatro salidas (Q3Q2Q1Q0) sin considerar retardos de propagación
en los FF internos del contador.
c) Si la frecuencia de entrada es de 18 KHz, ¿cuál es la frecuencia de la señal de salida?

Figura 8.

13) Con dos CI’s 7493 en la configuración divisor x8 (Ingresando señal de reloj por CP1) y ninguna compuerta
adicional, diseñe:
- un divisor módulo 10. Dibuje los diagramas temporales relevantes.
- un divisor módulo 9. Dibuje los diagramas temporales relevantes.

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14) A partir del CI 74193 configurado como se muestra en la Fig. 9, dibuje las formas de onda de PR, QA, QB,
QC y C0=L. Luego conteste: ¿En alguna de las salidas aparece la frecuencia de entrada dividida por 3?
¿Por qué?
Datos ⇒ C0: Carry ; B0: Borrow; Cl:Clear; L: Load; CU: Conteo UP y CD: Conteo DOWN

Figura 9. CI 74193 con entradas configuradas.

https://pdf1.alldatasheet.com/datasheet-pdf/view/85753/TI/SN74LS193.html

15) Utilizando un CI 74193 y su entrada de conteo descendente implemente un divisor por 5. Indique
claramente la salida.
16) Diseñe un contador asincrónico binario, de 8 estados, descendente utilizando FF’s del tipo JK disparados
por flanco negativo
17) Diseñe un contador asincrónico con FF JK, disparados por flanco negativo, tal que cumpla con la
siguiente secuencia de salida: 001-010-100-111-001-….. Luego:
a) Indique qué sucede si el contador cae en un estado no permitido.
b) Agregue en el diseño los estados no permitidos de manera que retornen a la secuencia permitida
en un ciclo de reloj.
c) Agregue al contador diseñado originalmente la lógica combinacional necesaria para que detecte los
estados no permitidos y actúe sobre las entradas de preset y/o clear.
d) Calcule la frecuencia máxima de operación.

18) Diseñe un contador sincrónico, en código binario natural, de módulo 4 con FFs T. Se dispone de una
señal de entrada "X" que cuando es "0" la cuenta es incremental (UP) y cuando vale "1" es en
disminución (DOWN). Dibuje el diagrama de estados.
19) Dibuje el diagrama de estados de un contador sincrónico de módulo 5, que siga la
secuencia que se presenta en la tabla 1.
a) Diséñelo utilizando FFs R-S. No utilice como redundancia los estados no
incluidos en la secuencia.
b) Suponga que el contador diseñado cae, debido al ruido, en alguno de los
estados no permitidos. Verifique si a partir de dichos estados se llega a la
secuencia permitida. Dibuje el diagrama de estados correspondiente.
c) Explique cómo podría mejorar el desempeño del diseño cuando cae en estados
no permitidos.
d) Calcule la Frecuencia máxima.
Tabla 1. Secuencia

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20) Diseñe un contador sincrónico en código Johnson de 3 bits, que cuente desde el 000 al 100:
a) en base a un FF J-K disparado por flanco negativo para Q0, seguido de un FF D disparado por flanco
positivo y luego un FF R-S disparado por flanco negativo. Todos los FF poseen entrada de CLEAR
activo bajo. Utilice los estados “010”y “101” , como redundancias en el diseño. Considere que el
reloj cuenta con su salida y su salida negada en simultáneo.
b) Verifique si se llega a la secuencia original a partir de alguno de los estados no permitidos.
c) Si no se verifica b), indique dos soluciones generales y verifique para este caso particular.

EJERCICIO PROPUESTO
a) Explique el funcionamiento del circuito presentado en la figura. Indique el módulo del
contador.
b) ¿Cuál es la frecuencia máxima de operación? Realice el diagrama temporal de la situación
limitante. Considere: , ,.
.
c) ¿Cuál es el tiempo mínimo de salida del monoestable? Justifique
d) Si la compuerta NOT1 tuviera que ser cambiada ¿Cuál de las siguientes opciones elegiría?
¿Por qué?: NOT 1A ⇒ Tp=25ns ; NOT 1B ⇒ Tp=32ns ; NOT 1C ⇒ Tp=35ns
DATOS DEL CI 74193