Sesion 5 CD Msi

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CIRCUITOS DIGITALES

SISTEMAS COMBINACIONALES
EN C.I.
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PROPÓSITO DE LA SESIÓN
Al finalizar la sesión, los estudiantes estarán en la capacidad de
Implementar sistemas combinacionales aritméticos con C.I. que les
permita obtener la más sencilla implementación en el diseño de los
circuitos lógicos utilizando hojas técnicas.
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ARITMÉTICA BINARIA
SUMA BINARIA
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SUMA BINARIA

Sumar los siguientes números binarios:

Solución:
La suma decimal equivalente también se muestra como referencia.
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SEMI-SUMADOR
Un semi-sumador admite dos dígitos binarios en sus entradas y genera dos dígitos
binarios en sus salidas: un bit de suma y un bit de acarreo.

Reglas básicas de la suma binaria

Ecuaciones
Símbolo lógico de un semi-sumador.
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SEMI-SUMADOR

Tabla de verdad de un semi- Diagrama lógico de un semi-


sumador. sumador.
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SUMADOR COMPLETO
Un sumador acepta dos bits de entrada y un acarreo de entrada, y genera una salida de
suma y un acarreo de salida.

. Símbolo lógico de un sumador completo

Ecuación : Σ = (A ⊕ B) ⊕ Cin

Cout = AB + (A ⊕ B) Cin
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SUMADOR COMPLETO

Tabla de verdad de un sumador Circuito lógico de un sumador completo


completo. (cada semi-sumador se representa por un
área sombreada)
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SUMADOR COMPLETO

Sumador completo implementado mediante semi-sumadores.


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SUMADOR COMPLETO
Para cada uno de los tres sumadores completos de la figura siguiente, determinar
las salidas para las entradas indicadas.

Solución:
(a) Los bits de entrada son A= 1, B= 0 y Cin= 0.
1 + 0 + 0 = 1 sin acarreo
Por tanto, Σ = 1 y Cout= 0
(b) Los bits de entrada son A = 1, B = 1 y Cin = 0.
1 + 1 + 0 = 0 con acarreo de 1
Por tanto, Σ = 0 y Cout = 1
(c) Los bits de entrada son A= 1, B = 0 y Cin = 1.
1 + 0 + 1 = 0 con acarreo de 1
Por tanto, Σ = 0 y Cout= 1
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SUMADORES BINARIOS EN PARALELO


Bit de acarreo de la columna
de la derecha

En este caso, el bit de acarreo


de la segunda columna se
convierte en un bit de suma.

Formato general de la suma de dos


números de 2 bits:
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SUMADORES BINARIOS EN PARALELO


Determinar la suma generada por el sumador paralelo de tres bits mostrado en la figura siguiente e indicar
los acarreos intermedios cuando se están sumando los números 101 y 011.

Solución:

Los bits menos significativos (LSB) de los dos números se suman en el sumador completo situado más a la
derecha. En la figura se indican los bits de suma y los acarreos intermedios en negrita.
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SUMADORES EN PARALELO DE 4 BITS


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SUMADORES BINARIOS EN PARALELO


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SUMADORES BINARIOS EN PARALELO


Utilizar la tabla de verdad del sumador en paralelo de 4 bits para hallar la
suma y el acarreo de salida correspondientes a los siguientes dos números
binarios de 4 bits, siendo el acarreo de entrada (Cn-1) igual a 0:

Solución:
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SUMADORES PARALELO DE 4 BITS


74LS283
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SUMADORES PARALELO DE 4 BITS


74LS283
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EXPANSIÓN DE SUMADORES

Sumadores de 4 bits conectados en cascada que forman un sumador


de 8 bits
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EXPANSIÓN DE SUMADORES

Ejemplos de expansión de sumadores.


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EXPANSIÓN DE SUMADORES
Mostrar cómo se pueden conectar dos sumadores 74LS283 para formar un
sumador en paralelo de 8 bits. Obtener los bits de salida para los siguientes
números de entrada de 8 bits:
A8 A7 A6 A5 A4 A3 A2 A1 = 10111001 y
B8 B7 B6 B5 B4 B3 B2 B1 = 10011110

Solución :
Se utilizan dos sumadores paralelo de 4 bits 74LS283 para implementar el sumador
de 8 bits. La única conexión entre los dos 74LS283 es la que une la salida de
acarreo (pin 9) del sumador de menor orden a la entrada de acarreo (pin 7) del
sumador de orden superior, como se muestra en la figura. El pin 7 del sumador de
orden inferior se conecta a masa (no hay entrada de acarreo).
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EXPANSIÓN DE SUMADORES
La suma de los dos números de 8 bits es:

Dos sumadores 74LS283 conectados como un sumador en paralelo de 8 bits (la numeración de los
pines se indica entre paréntesis).
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COMPARADOR DE DESIGUALDAD

Símbolo lógico para un comparador de 4 bits con indicación de desigualdad.


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COMPARADOR DE DESIGUALDAD
Ejemplo:
Determinar las salidas A = B, A > B y A < B para los números de entrada mostrados
en el comparador de la figura.

Solución:
El número que hay en las entradas A es 0110 y el número que hay en las entradas
B es 0011. La salida A > B está a nivel ALTO y las restantes salidas están a nivel
BAJO.
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COMPARADOR DE MAGNITUD DE 4
BITS 74HC85
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COMPARADOR DE MAGNITUD DE 4 BITS


74HC85

Diagrama de pines y símbolo lógico del comparador de magnitud de 4 bits 74HC85


(la numeración de los pines se muestra entre paréntesis).
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COMPARADOR DE MAGNITUD DE 4 BITS


74HC85
Ejemplo:
Utilizar comparadores 74HC85 para comparar las magnitudes de dos números de 8
bits. Dibujar los comparadores con sus correspondientes interconexiones.
Solución:

Comparador de 8 bits formado por dos 74HC85.


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MISELANIA DE
SISTEMAS
COMBINACIONALES
EN CI
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DECODIFICADOR DE 4 BITS

Símbolo lógico de un decodificador de 4-líneas a 16-líneas (1 de 16).


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DECODIFICADOR DE 4 BITS

Funciones de decodificación y tabla de verdad para un decodificador de 4-líneas a


16-líneas con salidas activas a nivel BAJO.
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EL DECODIFICADOR 1 DE 16 74HC154
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EL DECODIFICADOR 1 DE 16 74HC154

Diagrama de pines y símbolo lógico para el decodificador 1 de 16 74HC154.


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EL DECODIFICADOR 1 DE 16 74HC154
Ejemplo:
Una cierta aplicación requiere decodificar un número de 5 bits. Utilizar decodificadores
74HC154 para implementar el circuito lógico. El número binario se representa de la
forma:
Solución:

Decodificador de 5 bits construido con dos 74HC154.


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EL DECODIFICADOR BCD A DECIMAL

Funciones de decodificación BCD.


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EL DECODIFICADOR BCD A DECIMAL


Ejemplo:
El 74HC42 es un CI decodificador BCD-decimal. Su símbolo lógico se muestra en la figura. Dibujar las
señales de salida si se aplican las señales de entrada de la Figura 6.33(a) a las entradas del 74HC42.

Solución:

El decodificador BCD a decimal


74HC42.
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EL DECODIFICADOR BCD A 7 SEGMENTOS

Símbolo lógico de un decodificador/controlador BCD a 7-segmentos con salidas


activas a nivel BAJO.
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EL DECODIFICADOR /CONTROLADOR BCD


A 7-SEGMENTOS 74LS47
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EL DECODIFICADOR /CONTROLADOR BCD


A 7-SEGMENTOS 74LS47

Diagrama de pines y símbolo lógico para el codificador/controlador BCD


a 7-segmentos 74LS47.
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EL DECODIFICADOR /CONTROLADOR
BCD A 7-SEGMENTOS 74LS47

Ejemplo de supresión de cero mediante un decodificador/controlador BCD a 7-segmentos 74LS47.


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EL DECODIFICADOR /CONTROLADOR BCD


A 7-SEGMENTOS 74LS47

Ejemplo de supresión de cero mediante un decodificador/controlador BCD a 7-segmentos


74LS47.
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CODIFICADORES
CODIFICADOR DECIMAL -BCD

Símbolo lógico de un codificador


decimal a BCD.
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EL CODIFICADOR DECIMAL-BCD 74HC147


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EL CODIFICADOR DECIMAL-BCD
74HC147

Diagrama de pines y símbolo lógico del codificador con prioridad decimal-BCD 74HC147
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EL CODIFICADOR 8-LÍNEAS A 3-
LÍNEAS 74LS148
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EL CODIFICADOR 8-LÍNEAS A 3-LÍNEAS


74LS148

Símbolo lógico del codificador de 8 líneas a 3 líneas 74LS148.


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EL CODIFICADOR 8-LÍNEAS A 3-LÍNEAS


74LS148

Un decodificador de 16 líneas a 4 líneas usando dispositivos 74LS148 y lógica


externa.
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MULTIPLEXORES

Símbolo lógico de un Selección de datos de un multiplexor de 1


selector/multiplexor de datos de salida y 4 entradas.
una salida y cuatro entradas.
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EL CUÁDRUPLE MULTIPLEXOR/SELECTOR DE
DATOS DE 2 ENTRADAS 74HC157
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EL CUÁDRUPLE MULTIPLEXOR/SELECTOR DE
DATOS DE 2 ENTRADAS 74HC157

Diagrama de pines y símbolo lógico para el cuádruple selectorde datos/multiplexor


de dos entradas 74HC157.
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EL MULTIPLEXOR/SELECTOR DE DATOS DE 8
ENTRADAS 74LS151
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EL MULTIPLEXOR/SELECTOR
DE DATOS DE 8 ENTRADAS 74LS151

Diagrama de pines y símbolo lógico para el multiplexor/selector de datos de 8


entradas 74LS151
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EL MULTIPLEXOR/SELECTOR DE DATOS DE 8
ENTRADAS 74LS151

Multiplexación de 16 líneas de datos en una única línea de salida de datos.


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EL MULTIPLEXOR/SELECTOR DE DATOS
DE 8 ENTRADAS 74LS151
Ejemplo:
Implementar la función lógica especificada en la tabla , utilizando un
multiplexor/selector de datos de 8 entradas 74LS151. Comparar este método con
una implementación discreta con puertas lógicas.

Multiplexación de 16 líneas de datos en una única línea de salida de datos.


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EL MULTIPLEXOR/SELECTOR DE
DATOS DE 8 ENTRADAS 74LS151
Mediante puertas lógicas requeriría cuatro puertas AND de 3 entradas, una puerta
OR de 4 entradas y tres inversores.

Multiplexor/selector de datos conectado como generador


de funciones lógicas de 3 variables.
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EL DEMULTIPLEXOR 74HC154

El decodificador 74HC154 utilizado como demultiplexor.


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EL GENERADOR/COMPROBADOR
DE PARIDAD DE 9 BITS 74LS280

El generador/comprobador de paridad de 9 bits 74LS280


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IDEAS FUERZA
1) Los sumadores completos permiten implementar sumadores en paralelo
binarios de múltiples bits.
2) Los comparadores de magnitud permiten determinar la relación entre
dos números binarios y los comparadores en cascada permiten realizar
comparaciones de números más grandes.
3) Se pueden utilizar decodificadores como demultiplexores.
4) Los generadores y comprobadores de paridad permiten detectar
errores de bits en los sistemas digitales.
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GRACIAS !!!!

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