Torres Gonzalez Paloma Florisel - Practica 3

Manual de Prácticas Diseño
Digital
Fecha de elaboración: Grupo: 5 Elaboró: Jesús Ramírez

5 marzo 2022 Ortega
Práctica 3
Circuitos aritméticos y decodificadores
Nombre completo del alumno: Firma
Torres González Paloma Florisel.

Manual de Prácticas Diseño Digital
División: Ingeniería Eléctrica Departamento: Electrónica
Fecha de elaboración: 5 marzo 2022 Grupo: 5 Elaboró: Jesús Ramírez Ortega
Objetivo general
Analizar, diseñar simular e implementar arquitecturas aritméticas y decodificadores

digitales.
Material y equipo
Computadora, software de descripción de hardware, tarjeta de desarrollo, osciloscopio
Trabajo previo
Analizar, diseñar y simular circuitos aritméticos y decodificadores, descritos en HDL bajo

estilo RTL, atendiendo las especificaciones del profesor.
Leer el enunciado de la práctica y realizar el diseño de un sumador combinacional de un

bit.
ENUNCIADO:
Diseñar e implementar un sumador combinacional de 3 bits empleando tres sumadores de

1 bit con acarreo (ver Figura 1), formados únicamente con compuertas lógicas. La
implementación se deberá realizar usando el software de descripción de hardware y la
tarjeta de desarrollo.
Figura 1. Esquema del sumador de 3 bits.

Antes de comenzar a trabajar, crear el directorio de trabajo para la práctica de esta sesión.
Resultados del trabajo previo:
Figura 1. Sumador de 1 bit con VHDL.
Figura 2. Sumador de 1 bit: RTL Viewer

Figura 3. Sumador de 3 bits (usando sumador de 1 bit) con VHDL.
Figura 4. Sumador de 3 bits: RTL Viewer.

CARACTERÍSTICAS DEL CIRCUITO
El circuito tiene siete entradas:
– Tres bits correspondientes al primer número (A2, A1 y A0),

– Tres bits correspondientes al segundo número (B2, B1 y B0), y
– Un bit correspondiente al acarreo de entrada (C0).
Y cuatro salidas:
– Tres bits correspondientes a la suma

(S2, S1 y S0), y
– Un bit correspondiente al acarreo final
(C3).
Como entradas se utilizarán los interruptores de la tarjeta de desarrollo y como salida se
utilizarán los LEDs de la misma.
Desarrollo
Actividades:
- Implementar, medir y caracterizar cada uno de los circuitos indicados en el trabajo
previo.
- Analizar, diseñar, Implementar, medir y caracterizar los circuitos indicados en el
momento por el profesor.
DISEÑO
Realice los siguientes pasos de diseño:

– la tabla de verdad de un sumador de 1 bit:
Entradas Salidas
A B Cin Cout S
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1
– la simplificación lógica:
De la tabla tenemos que:

Para el Cout:
Para S:
– el diseño de un circuito sumador de 1 bit utilizando solamente compuertas lógicas:

– el diseño de un circuito sumador de 3 bits utilizando solamente sumadores de 1 bit:

¿Qué valor debe tener la entrada C0 del sumador de 3 bits, para que funcione
correctamente?
Respuesta: El valor de la entrada C0 debe ser cero para que no interfiera en los cálculos
del sumador y funcione correctamente.
ESQUEMA
Dibuje el esquema del sumador de 1 bit en una ventana de diseño de Quartus II y guárdelo
con el nombre Sum1bit.bdf. A continuación, dibuje el esquema de la Figura 1, guárdelo con
el nombre Sumador.bdf y declárelo como proyecto.
Figura 5. Sumador de 1 Bit.

Así es como se ve el sumador de 3 bits finalmente:
Figura 6. Sumador de 3 Bits.

Figura 7. Acercamiento del sumador de 3 Bits.
Asigne las terminales de la FPGA indicadas en la Tabla 1 a las entradas y salidas del
circuito. Consulte para ello el manual de usuario de la tarjeta de lógica programable
Tipo Terminal Componente

Señal FPGA
A2 Entrada PIN_F15 Switch 1
A1 Entrada PIN_B14 Switch 2
A0 Entrada PIN_A14 Switch 3
B2 Entrada PIN_A13 Switch 4
B1 Entrada PIN_B12 Switch 5
B0 Entrada PIN_A12 Switch 6
C3 Salida PIN_B10 Led 1
S2 Salida PIN_A10 Led 2
Tabla 1. Asignación de terminales de la FPGA a las señales del circuito.
Para una mejor comprensión, aquí se muestra el esquema de asignación en Quartus:
Compile el circuito para el dispositivo.
Realice la simulación del circuito comprobando las operaciones. Muestre al profesor los
resultados de la simulación:
Al observar la señal de reloj, se ve lo siguiente:


CONFIGURACIÓN
Configure la FPGA y compruebe el correcto funcionamiento con la tarjeta realizando

diferentes operaciones.
Nota importante: Debido a que la tarjeta FPGA Altera Cyclone IV E solo cuenta con 4
entradas, en esta ocasión se utilizó una DE10 Lite Altera Max que cuenta con muchas más:
La simulación se ve de la siguiente manera:


Enseñe al profesor dicho funcionamiento:
Desconocemos el motivo del por que en nuestra tarjeta suma un número de más, es decir, si
yo quisiera sumar 3 + 3, debería dar 6, sin embargo, como resultado me da un número más o
sea 7.
Programa en la tarjeta (mal sumado)

Resultados y conclusiones:
Con esta práctica adquirí un panorama general de lo que son las arquitecturas aritméticas y su
importancia, ya que al realizar el sumador de 3 bits observamos que la estructura del sumador de
un bit estuvo presente en su análisis, y al momento de realizar su implementación en el diseño
del sumador de 3 bits, se simplificó significativamente todo el proceso, con esto concluimos que
dichas estructuras estarán presentes en operaciones más complejas, por lo que consideramos
que son elementales en el diseño digital.
Además, observamos que podemos trabajar en Quartus de una manera gráfica (con el editor de
diseño) y una manera textual (utilizando VHDL). También, observé que es posible agrupar un
conjunto de elementos en un solo componente (como lo fue con el sumador de un bit), esto es
importante ya que al momento de diseñar en Quartus se reduce significativamente la carga de
trabajo, pues no fue necesario escribir todas las compuertas que comprende al sumador de un
bit.
El trabajo colaborativo con mis compañeros de mesa fue esencial ya que nos permitió solucionar
de manera oportuna las fallas que se fueron presentando, y aunque algunas perduraron, como se
vio en la tarjeta, se entendieron los conceptos y los aplicamos correctamente ya que nuestra
simulación fue correcta.
Bibliografía:
• Introduction to the Quartus II Software:

https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/manual/in
tro_t o_quartus2.pdf

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Figura 1. Esquema del sumador de 3 bits.

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Resultados del trabajo previo:

Figura 1. Sumador de 1 bit con VHDL.

Figura 2. Sumador de 1 bit: RTL Viewer

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Figura 3. Sumador de 3 bits (usando sumador de 1 bit) con VHDL.

Figura 4. Sumador de 3 bits: RTL Viewer.

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CARACTERÍSTICAS DEL CIRCUITO

El circuito tiene siete entradas:

– Tres bits correspondientes al primer número (A2, A1 y A0),

– Tres bits correspondientes a la suma

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– la tabla de verdad de un sumador de 1 bit:

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De la tabla tenemos que:

– el diseño de un circuito sumador de 1 bit utilizando solamente compuertas lógicas:

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– el diseño de un circuito sumador de 3 bits utilizando solamente sumadores de 1 bit:

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Figura 5. Sumador de 1 Bit.

Figura 6. Sumador de 3 Bits.

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Figura 7. Acercamiento del sumador de 3 Bits.

Tipo Terminal Componente

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Para una mejor comprensión, aquí se muestra el esquema de asignación en Quartus:

Compile el circuito para el dispositivo.

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Al observar la señal de reloj, se ve lo siguiente:

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Configure la FPGA y compruebe el correcto funcionamiento con la tarjeta realizando

La simulación se ve de la siguiente manera: