UNIVERSIDAD SURCOLOMBIANA

INGENIERÍA ELECTRÓNICA
LABORATORIO ELECTRÓNICA DIGITAL
PREINFORME PRÁCTICA # 4 IMPAR
APLICACIÓN DEL CODIFICADOR DE PRIORIDAD Y EL DECODIFICADOR MANEJADOR DE
DISPLAY
PAULA DANIELA AZUERO GARCÍA 20182174360
NICOLAS AUGUSTO COQUECO TOVAR 20142131187
24 DE FEBRERO 2021

1. Análisis Teórico
a) PROBLEMA
Usando codificadores de prioridad de octal a binario con entradas y salidas activas en bajo, implementar un
sistema codificador de prioridad de decimal a BCD. El funcionamiento de este sistema se debe visualizar en
un display de ánodo común para el cual debe elegir el decodificador apropiado.

b) Escribir la tabla de verdad del sistema codificador (como si fuera sólo 1 C.I.) designándola Tabla 1 y
dibujar el símbolo lógico de dicho sistema.

Etapa Codificadora
Iniciamos implementando la etapa codificadora, para implementar un sistema codificador de prioridad de
Decimal a BCD haremos uso de dos codificadores 74LS148 conectados en cascada, cuyas entradas y salidas
son activas en bajo.

Para realizar el sistema de codificación de decimal a BCD, usamos dos codificadores 74LS148 en cascada,
para tener 10 entradas (para números decimales) y 4 salidas (para números BCD) , para la tabla de verdad se
considera que cada integrado tiene 8 entradas, por lo que hay un total de 16 entradas, y solo usamos 10, las
entradas restantes se conectarán a VCC, por lo que siempre quedan deshabilitadas.

La tabla de verdad para dicho sistema se presenta a continuación:

ENTRADAS SALIDAS
1er CODIFICADOR 2do CODIFICADOR CODIFICADOR 2 CODIFICADOR 1
E I I I I I I I I I I EI E G Gs
I 0 1 2 3 4 5 6 7 8 9 I10 I11 I12 I13 I14 I15 o s B2 B1 B0 A2 A1 A0
0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 0
1 0 x 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 0 0
2 0 x x 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 0
3 0 x x x 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 0 0 0
4 0 x x x x 0 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 0 1 1 0
5 0 x x x x x 0 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 0 1 0 0
6 0 x x x x x x 0 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 0 0 1 0
7 0 x x x x x x x 0 1 1 1 1 1 1 1 1 0 0 1 1 1 1 0 0 0 0
8 1 x x x x x x x x 0 1 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1
9 1 x x x x x x x x x 0 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 1
Tabla 1.0. Tabla de verdad etapa codificadora.

Nota: el Eo para el primer codificador no se agrega en la Tabla 1 ya que este terminal no va conectado a nada
en el circuito.
Figura 1. Etapa codificadora.

Para acoplar cada codificador, usamos la primera entrada de habilitación (EI) y la segunda salida de
habilitación (EO). Para que el segundo habilite los números (de 0 a 7) y deshabilite los números restantes.

Etapa adicional entre la etapa codificadora y la etapa decodificadora

ENTRADAS SALIDAS CODIFICADOR SALIDAS SALIDA EN

CODIFICADO BINARIO
R 2do 1er D C B A
CODIFICADOR CODIFICADOR
B2 B1 B0 A2 A1 A0 GS2 GS1
0 1 1 1 1 1 1 1 0 0 0 0 0
1 1 1 1 1 1 0 1 0 0 0 0 1
2 1 1 1 1 0 1 1 0 0 0 1 0
3 1 1 1 1 0 0 1 0 0 0 1 1
4 1 1 1 0 1 1 1 0 0 1 0 0
5 1 1 1 0 1 0 1 0 0 1 0 1
6 1 1 1 0 0 1 1 0 0 1 1 0
7 1 1 1 0 0 0 1 0 0 1 1 1
8 1 1 1 1 1 1 0 1 1 0 0 0
9 1 1 0 1 1 1 0 1 1 0 0 1
Tabla 1.1: Tabla de verdad de la lógica adicional.

Debido a que la etapa codificadora debe disponer de salida selectora de grupo, sabremos que la GS1 (1er
codificador) estará activa en bajo para los dígitos del 0 al 7, mientras que la salida GS2 (2do codificador)
estará activa en bajo para los dígitos del 8 al 9, con base en estos criterios obtenemos los valores de GS2 Y
GS1 de la tabla 1.1.

Para la lógica adicional para la obtención del código BCD de salida de la etapa codificadora la obtendremos
por medio de la utilización de compuertas NAND.
Ecuación 1: ecuación booleana de la salida A

A=A 0 ´ + A 1´ A 0 ´ + A 0 ´ A 2 ´ + A 0 ´ A 1´ A 2 ´ + B 0´

A=A 0 ´ (1+ A 1´ + A 2´ + A 1 ´ A 2´ )+ B 0 ´

A=A 0 ´ +B 0 ´ , Por demorgan tenemos

A= A 0´B 0; Expresión de compuerta NAND

Ecuación 2: ecuación booleana de la salida B

B= A 1 ´ + A 1´ A 0 ´ + A 1 ´ A 2´ + A 0 ´ A 1 ´ A 2´
B= A 1 ´ (1+ A 1 ´ + A 2´ + A 0´ A 2 ´ )
B= A´ 1
Ecuación 3: ecuación booleana de la salida C

C= A 2´ + A 2´ A 0 ´ + A 1 ´ A 2´ + A 0´ A 1 ´ A 2´

C= A 2´ (1+ A 0 ´ + A 1´ + A 1´ A 0 ´ )
C= A´ 2

Ecuación 4: ecuación booleana de la salida D

D=GS 1
Figura 2. Lógica adicionada entre la etapa codificadora y la decodificadora.

Etapa Decodificadora.
Para la etapa decodificadora haciendo uso de un decodificador 74LS47 de BCD a 7 segmentos con entradas
activas en alto y salidas activas en bajo, al seleccionar el decodificador, consideramos que el display a utilizar
es un ánodo común, por lo que esta entrada debe ser de niveles lógicos bajos.

ENTRADA SALIDA DECODIFICADOR

DECODIFICADOR
LT RB BI/RBO D C B A a b c d e f g
I
X 0 x 1 x x x x 0 0 0 0 0 0 0
0 1 0 1 0 0 0 0 1 1 1 1 1 1 1
X x x 0 x x x x 1 1 1 1 1 1 1
0 1 1 1 0 0 0 0 0 0 0 0 0 0 1
1 1 x 1 0 0 0 1 1 0 0 1 1 1 1
2 1 x 1 0 0 1 0 0 0 1 0 0 1 0
3 1 x 1 0 0 1 1 0 0 0 0 1 1 0
4 1 x 1 0 1 0 0 1 0 0 1 1 0 0
5 1 x 1 0 1 0 1 0 1 0 0 1 0 0
6 1 x 1 0 1 1 0 0 1 0 0 0 0 0
7 1 x 1 0 1 1 1 0 0 0 1 1 1 1
8 1 x 1 1 0 0 0 0 0 0 0 0 0 0
9 1 x 1 1 0 0 1 0 0 0 1 1 0 0
Tabla 1.2. Tabla de verdad del decodificador 74LS47.

Figura 3. Etapa decodificadora.

c) Escribir la tabla de verdad y de tensiones del decodificador sin las entradas de control y para las
combinaciones del 0 al 9 sólo para las salidas a, d y g designándolas Tabla 2 y Tabla 3.

ENTRADA SALIDA
DECODIFICADO DECODIFICADOR
R
D C B A a d g
0 0 0 0 0 0 0 1
1 0 0 0 1 1 1 1
2 0 0 1 0 0 0 0
3 0 0 1 1 0 0 0
4 0 1 0 0 1 1 0
5 0 1 0 1 0 0 0
6 0 1 1 0 0 0 0
7 0 1 1 1 0 1 1
8 1 0 0 0 0 0 0
9 1 0 0 1 0 1 0
Tabla 2. Tabla de verdad del decodificador 74LS47.

ENTRADA SALIDA
DECODIFICADOR DECODIFICADOR
D C B A a d g
0 0.8V 0.8V 0.8V 0.8V 0.35V 0.35V 2.7V
1 0.8V 0.8V 0.8V 2V 2.7V 2.7V 2.7V
2 0.8V 0.8V 2V 0.8V 0.35V 0.35V 0.35V
3 0.8V 0.8V 2V 2V 0.35V 0.35V 0.35V
4 0.8V 2V 0.8V 0.8V 2.7V 2.7V 0.35V
5 0.8V 2V 0.8V 2V 0.35V 0.35V 0.35V
6 0.8V 2V 2V 0.8V 0.35V 0.35V 0.35V
7 0.8V 2V 2V 2V 0.35V 2.7V 2.7V
8 2V 0.8V 0.8V 0.8V 0.35V 0.35V 0.35V
9 2V 0.8V 0.8V 2V 0.35V 2.7V 0.35V
Tabla 3: Tabla de tensiones del decodificador 74LS47.

d) Calcular el valor y la potencia de las resistencias protectoras de los LEDS y de las resistencias conectadas
a las entradas del sistema codificador (si las usan) y aproximarlo al valor comercial más cercano.
Resumir esos resultados en una tabla designándola Tabla 4.

Cálculo de las resistencias conectadas a las entradas del sistema codificador (Pull Up)

( V cc −V T ) ( 5V −3.5 )
R( pull up)= =
I IH 20 µA

R( pull up)=75 KΩ

Como el valor de 75 KΩ no es un valor comercial, entonces R( pull up)=68 KΩ

Potencia:
P pull up=( V cc −V T )( I IH )=30 µW

Cálculo de las resistencias de protección de los leds del Display

V OL −V CC +V D + I OL ( R)=0

−V OL + V CC−V D −0.35 V +5 V −2.2 V

R= =
I OL 24 mA
R=102Ω
Un valor comercial

R=100Ω
Potencia:

V R=I D × R=30 mA ×100 Ω=3V

P Ro=V R × I D=3 V ×30 mA =90 mW

Cálculo de las resistencias de protección de entrada BI/RBO, RBI y LT del decodificador

V CC −V IH −I IH ( R )=0

−V CC +V IH −5 V +2V
R= =
−I IH −20 µA
R=150 KΩ
Un valor comercial

R=180 KΩ
Potencia:

P R=V R × I IH =(v ¿ ¿ CC −v IH ) × I IH =3 V × 20 µ A=0.06 mW ¿

Valor resistencia R( pull up) 68 KΩ

Potencia R( pull up ) 30 µW
Valor resistencia de protección 100 Ω
de los leds del Display
Potencia resistencia del Display 90 mW
Valor resistencia de protección 180 KΩ
de entrada BI/RBO, RBI y LT
del decodificador
Potencia resistencia de 0.06 mW
 protección de entrada BI/RBO,
RBI y LT del decodificador
Tabla 4. Resistencias protectoras y potencias.

VIH 2V (mín)
VIL 0.7V (Máx)
IIH 40µA (Máx)
IIL 0.8mA (Máx)
VOH 2.5V (mín)
VOL 0.25V (Tip)
IOH 0.4 mA (Máx)
IOL 4 mA (Máx)
Tabla 4.1. Datos Técnicos 74LS148 (Codificador).

VIH 2V (mín)
VIL 0.8V (Máx)
IIH 20µA (Máx)
IIL 0.4mA (Máx)
VOH 2.7V (mín)-3.4V(Tip)
VOL 0.35V (Tip)-0.5V(Máx)
IOH 50µA (Máx)
IOL 24mA (Máx)
Tabla 4.2. Datos Técnicos 74LS47 (Decodificador).

VIH 2V (mín)
VIL 0.8V (Máx)
IIH 20µA (Máx)
IIL 0.36mA (Máx)
VOH 2.7V (mín)-3.4V(Tip)
VOL 0.35V (Tip)-0.5V(Máx)
IOH 0.4mA (Máx)
IOL 8mA (Máx)
Tabla 4.3. Datos Técnicos 74LS00 (Integrado compuertas NAND).

VIH 2V (mín)
VIL 0.8V (Máx)
IIH 20µA (Máx)
IIL 0.4mA (Máx)
VOH 2.7V (mín)-3.5V(Tip)
VOL 0.35V (Tip)-0.5V(Máx)
IOH 0.4mA (Máx)
IOL 8mA (Máx)
Tabla 4.4. Datos Técnicos 74LS04 (Integrado compuertas NOT).

e) Escribir el valor del voltaje en directo (VF) y la corriente en directo (IF) de los LEDS del display.

Referenci Color Electrodo Segmento Número Corriente Voltaje en Voltaje

a Común s de pines de trabajo directo inversor
(typ) (máx)
5611BS Rojo Ánodo 7 10 30mA 2.2V 5V
Tabla 4.4. Datos Técnicos Display de ánodo común 5611BS.

Corriente en directo de los leds del display 5611BS: 30mA

Voltaje en directo de los leds del display 5611BS: 2.2V

f) Explicar en forma breve la prueba de las entradas de control del decodificador.

 ¿ (Prueba de Lámpara): Cuando esta entrada es baja, todos los segmentos del display se iluminan,
pero la entrada BI / RBO debe estar en un estado alto y no importará el estado de RBI.
 RBI (Entrada de propagación de borrado): Cuando esta entrada es de nivel bajo, todos los
segmentos del display se apagarán sólo cuando LT sea de nivel alto y las entradas A , B , C y D son
bajos (es decir, se muestra cero en el display.)
 BI / RBO (Borrado Prioritario de Nivel): Cuando esta entrada es de nivel bajo, todos los segmentos
de la pantalla se apagan independientemente de otras entradas y también se utiliza como indicador de
pantalla apagada.
Anexo 1, circuito del sistema.