Analisis Articulos Metro-Ethernet y 100Gbps

Eth.
Josue D. Pazmiño
Electronica y Telecomunicaciones
Universidad de Cuenca
[email protected]
May 14, 2020

Abstract
En este artı́culo se realiza un resumen de 3 artı́culos que se relacionan
con el Ethernet de Alta Velocidad en el orden de los Gbps. Además, se
analiza los diferentes esquemas y configuraciones que han surgido frente
a la creciente demanda de recursos y velocidad.

1 Articulo 1: 100GBE PHY e Implementaciones

en capa MAC
Este artı́culo analiza la implementación lógica del control de acceso a medios
y la capa fı́sica de Ethernet de 100 Gb/s. El objetivo es un MAC/PCS LSI,
compatible con MAC y la subcapa de codificación fı́sica, y una caja de cambios
LSI, proporcionando intercambio de ancho de carril 10: 4 paralelo dentro de un
modulo optico.

1.1 Estado de la Estandarización 100GBE

Inicialmente el HSSG solo tenı́a como objetivo una velocidad de datos de 100
Gb/s para Ethernet de mayor velocidad, pero después de considerar las aplica-
ciones para el servidor y el almacenamiento, se agregó una velocidad de datos
de 40 Gb/s. Ahora, las dos velocidades de datos se están especificando si-
multáneamente. Se aprobaran cuatro tipos de dispositivos de capa fı́sica (PHY)
para Ethernet de 100 Gb/s (100 GbE) y otros cuatro para Ethernet de 40 Gb/s
(40 GbE).

Un aspecto único de la PHY 100GbE/40GbE es la adopción de una trans-

misión escalable de varias vıas para alcanzar la alta velocidad de datos. De esta
forma, la velocidad de sen˜al necesaria en cada carril en la interfaz puede ser

1
mas lenta que la velocidad de datos total de 100 Gb/s. Para 100 GbE, se utiliza
una interfaz eléctrica y óptica de 10 Gb/s y 25 Gb/s.

1.2 Especificaciones Funcionales 100GBE

La subcapa MAC no se ha modificado con respecto a los estándares de Ethernet
existentes, aparte de la velocidad de comunicación de 100 Gb/s. La subcapa
MAC procesa para convertir los paquetes recibidos de la capa superior en tra-
mas Ethernet y para convertir las tramas Ethernet recibidas nuevamente en
paquetes.

La capa fısica se divide además en una subcapa de codificación fısica (PCS),

una subcapa de unión de medio fısico (PMA) y una subcapa fısica dependiente
del medio (PMD). PCS realiza codificación y decodificación. El PMA realiza
multiplexación y demultiplexacion a nivel de bit, y recuperación de reloj y datos.
El PMD se conecta al medio fısico a través de la interfaz dependiente del medio
(MDI) y traduce las señales de datos hacia y desde.

También hay una subcapa opcional de corrección de errores hacia delante

(FEC) para mejorar la tasa de errores de bit (BER) cuando se utiliza un PHY
de cobre o plano posterior. Se requiere una subcapa Auto-Negotiation (AN) que
permita a los lados transmisor y receptor negociar el uso de una función FEC
para el PHY de cobre o plano posterior.

1.3 Especificaciones de la capa fısica

El 100GbE PHY adopta el método de transmisión de múltiples carriles. El
numero de carriles debe ser el mınimo posible para usar WDM en aplicaciones
de larga distancia (10 km, 40 km), mientras que para la transmisión de corta
distancia (100 m), es permisible tener muchos carriles, y el uso de 10 de bajo
costo. Se prefieren los laseres Gb/s basados en tecnologıa de 850 nm.La arqui-
tectura 100GbE PHY es la siguiente. En la PCS de 100 GbE, los bloques de
66 bits codificados con el código 64B/66B se distribuyen en 20 carriles lógicos
mediante una simple asignación round robin. Porque la tasa de señal precisa de
100 GbE después de la codificación 64B/66B es 103.125 Gb/s, la velocidad de
sen˜al de cada carril PCS es 5.15625 Gb/s.

En la subcapa PMA, los 20 carriles PCS se pueden convertir fácilmente en

varios números de carriles fısicos mediante multiplexacion de bits. Para una
configuración de carriles fısicos de 10 por 10 Gb/s, los carriles PCS se multi-
plexan en bits en diez pares paralelos. Ese método permite que los 20 carriles
de PCS se conviertan a (20,10, 5, 4, 2 o 1) lınea fısica, pero las especificaciones
preliminares definen solo 10 (10 por 10 Gb/s) y 4 (4 por 25 Gb/s) de configu-
raciones de carril fısico.

2
 La subcapa FEC se define como una función opcional en PHY de cobre y
plano posterior para obtener una ganancia extra de 2db y evitar un error de
ráfaga que se produce como resultado de la propogacion de error en el ecual-
izador de realimentación de decisión del receptor. Para 40GbE y 100GbE, se
adopto el BASE-R FEC ya especificado para el backplane 10GbE (10GBASE-
KR). El formato del bloque BASE-R FEC contiene 32 filas de bloque de código
65b y paridad de 32 bits. Debido a que BASE-R FEC usa el código Fire con
paridad de 32 bits y se aplica a cada carril PCS, puede corregir un error de
rafaga de 11 bits en cada carril PCS.

1.4 Especificaciones de la MAC

La transmisión del lado de los segmentos de la subcapa map los datos recibidos
desde la capa mas alta en tramas ethernet, y añada un encabezado de trama
ethernet, al inicio del paquete, y la trama de verificación de secuenca esta cal-
culada por la trama y se añade al final de la trama. En el lado receptor de
las subcapa MAC se hace verificación FCS que es para descartar tramas que
incluyen errores, y luego convierten las tramas en formato de datos de capas
superiores.

RS es una subcapa que convierte la interfaz abstracta entre la subcapa MAC

y la capa fısica en CGMII, una interfaz lógica. En el RS, la MAC transmite
lo convertido en el camino de datos paralelos CGMI. Otra funcion en RS es la
detección de problemas en el enlace y notifica a las capas superiores y en al lado
remoto.

1.5 Implementaciones MAC/PCS LSI

Se presentan resultados de implementar 100GbE con un ASIC o FPGA. En par-
ticular, se discute una implementación de MAC/PCS sobre FPGA. En 100GbE,
MAC y PCS generalmente se implementan en un solo chip. Además, la sub-
capa PMA 20:10 tambien suele residir en el mismo chip porque la unica interfaz
fısica retime lo definido por el borrador del estándar 100GbE es CAUI. En conse-
cuencia, la implementación de MAC/PCS requiere un circuito integrado a gran
escala.

Teniendo en cuenta el consumo de energıa y la escala del circuito, un dispos-

itivo CMOS o un FPGA a gran escala serıa adecuado para la implementación.
Discutimos los métodos de implementación para dispositivos CMOS o FPGA
desde la vista de los problemas a continuación:

1.5.1 La Necesidad de procesamiento paralelo

Aunque un reloj de frecuencia tan alta es común en las CPU generales, tal
frecuencia es difıcil de lograr en los ASIC que se usan en comunicaciones que

3
adoptan métodos de diseño basados en celdas. Dado que ya no se puede es-
perar un aumento dramático en la velocidad de operación de los transistores
después del proceso CMOS de 45 nm, la reducción de la frecuencia del reloj y
la paralelización es esencial.Sin embargo, cuando se paraleliza el procesamiento,
necesitamos dividir el proceso en procesos paralelizables y secuenciales.

En el procesamiento de conversión de código, no hay dependencia de los blo-

ques de código anteriores o subsiguientes, por lo que los circuitos de conversión
de código paralelo se pueden paralelizar de manera simple. Sin embargo, en
el procesamiento de aleatorizacion de datos, un computo de aleatorizacion de
bloques dado depende de los resultados del procesamiento del bloque anterior
en el flujo de bits en serie, por lo que no se puede aplicar el mismo método
de procesamiento paralelo utilizado para el circuito de conversión de códigos.
Por lo tanto, la aleatorizacion de datos requiere una estructura de circuito para
procesar una sen˜al de datos paralelos en un solo ciclo.

1.5.2 Método de sincronismo LSI

La frecuencia del reloj utilizada por los circuitos lógicos debe modificarse dentro
del LSI sin cambiar, o ajustando ligeramente, la velocidad de datos. Necesita-
mos dividir los circuitos lógicos en múltiples dominios de reloj, porque el MAC
/ PCS LSI requiere el uso de varios relojes. Además, el lado de recepción del
PCS necesita compensar la diferencia de velocidad del reloj, ya que el estándar
de Ethernet permite una diferencia de 100 ppm para la velocidad de datos entre
el lado local y el lado remoto del puerto.Hay dos formas de preparar múltiples
relojes de sistema. Uno es usar el mismo reloj de referencia, y el otro es usar
relojes de referencia diferentes. Usar el mismo reloj de referencia significa que
se usa un solo reloj de referencia para generar ambos relojes, un reloj de 10.3125
GHz y un reloj de 1.5625 GHz.

La ventaja de este método es que todo el MAC/PCS LSI puede operar en

un reloj común. La desventaja es que se requieren relaciones PLL distintas
de múltiplos de 2. Con diferentes relojes de referencia, se puede generar un
reloj de 10.3125 GHz, por ejemplo, a partir de un reloj de referencia de 644
MHz. Un reloj de 1.5625 GHz, por otro lado, se genera a partir de un reloj de
referencia de 195 MHz, que es lo mismo que la relación paralela de la CGMII.
Este método tiene la gran ventaja de permitir proporciones que son 2n multiplos
del PLL. Entonces al poner el peso en la ventaja de permitir relaciones que son
2n múltiplos del PLL, decidimos utilizar el método con diferentes relojes de
referencia. También colocamos un bufer FIFO tanto en el lado de transmisión
del PCS como en el lado de recepción del PCS para compensar la diferencia de
reloj entre el lado local y el lado remoto.

4
1.5.3 Método de Deskewing
El PCS realiza el procesamiento de distribución de carril en el lado de trans-
misión y el procesamiento de enderezamiento en el lado de recepción para la
transmisión de múltiples carriles. En primer lugar, el PCS del lado transmisor
distribuye los bloques codificados y codificados de códigos a los 20 carriles PCS
en la distribución por turnos. Al mismo tiempo, todos los carriles de PCS inser-
tan un marcador de alineación usando un método cıclico.La implementación uso
diferentes relojes de referencia, por lo que la relación paralela puede cambiarse
del 8 que corresponde al CGMII al 10 que corresponde a los carriles fısicos de
10 Gb / s de la CAUI en esta etapa de procesamiento de distribución de carril
para cambiar el dominio del reloj usando un bufer FIFO. Mientras tanto, los
20 carriles PCS paralelos corresponden a los dos ciclos del proceso presentado
anteriormente.

Para crear espacio para la inserción de los marcadores de alineación, es

necesario eliminar periódicamente las brechas entre paquetes (IPG) del flujo de
datos CGMII. Esto requiere memoria intermedia de flujo de datos, para lo cual
se puede usar la memoria intermedia FIFO del lado de transmisión mencionada
anteriormente. Cuando los carriles de PCS en el lado receptor detectan los
marcadores de alineación que se insertaron en el lado de transmisión, se realiza
alzando las diferencias en los tiempos de llegada de los marcadores de alineación
de todos los carriles de PCS e insertando retardos de tiempo para cancelar las
diferencias. Además, si los números de carril de PCS recibidos están fuera de
servicio, el PCS cambia las rutas de datos internas para reordenar los carriles
de PCS.

1.6 Implementaciones Gearbox LSI

La relación es 10: 4, que no es un numero entero múltiplo. Uno de los proble-
mas para la implementación de la caja de cambios LSI es el montaje de muchas
interfaces seriales de alta velocidad a 25 Gb / so 10 Gb / s. SiGe u otro dis-
positivo semiconductor compuesto de este tipo para circuitos de alta velocidad
probablemente se utilizaran para implementar las interfaces en serie de 25 Gb
/ s alrededor de 2010, cuando aparezcan los primeros productos de 100 GbE.
Sin embargo, los dispositivos semiconductores compuestos generalmente tienen
un alto consumo de energıa, por lo que se espera que la GEarbox general LSI
consuma alrededor de 10 W. Sin embargo, se espera que el futuro cambio de
la implementación al dispositivo CMOS mas eficiente reduzca el consumo de
energıa. Los problemas de la implementación de LSI de la caja de cambios son
los siguientes:

- Método de intercambio de carril de 10:4.

- Acelerar y reducir el consumo de energıa consumo de circuitos CMOS para

10 Gb/s e Interfaz de 25 Gb/s.

5
 - Acelerar y reducir el consumo de energıa, consumo de circuitos CMOS para
10 Gb/s e Interfaz de 25 Gb/s.

1.7 Prototipo 100GBE

Desarrollaron un prototipo de 100 GbE basado en el método de implementación
presentado en la sección anterior. El prototipo de 100 GbE comprende una im-
plementación de MAC / PCS sobre FPGA y la implementación de PMA sobre
una caja de cambios LSI.El MAC/PCS se desarrollo con el fin de verificar el
método de transmisión de múltiples carriles. Se divide en cuatro funciones: el
lado transmisor MAC, el lado transmisor PCS y PMA, el lado receptor PCS y
PMA, y el lado receptor MAC. Cada función se implementa como un FPGA
(Xilinx Virtex5 330LX). Para la CAUI, usa 10 Servicio LSI discretos de 10 Gb
/ s conectados al lado transmisor y PCS / PMA FPGA receptor lateral. Esta
implementación da como resultado que la escala lógica del PCS es de 135 kilo
LUT y 3.1Mbit RAM, la escala lógica del MAC es 116 kilo LUT y 2.6 Mbit
RAM, que son aproximadamente de ocho a diez veces la escala lógica de PCG
de 10GbE y MAC. Esta implementación se puede transferir al ASIC CMOS
estructurado.

Se desarrollo una placa de evaluación para la estructura mencionada anteri-

ormente, ası como un circuito lógico de la unidad de función MAC/PCS. Para
probar la unidad MAC / PCS, conectamos un modulo óptico correspondiente
a 100GBASE-SR10 y realizamos un experimento de transmisión multicanal de
10*10 Gb/s.

2 Articulo 2:Actualización de las redes metro

ethernet
Ethernet, en el lado del cliente, se esta convirtiendo rápidamente en la principal
forma de proporcionar conectividad para empresas y clientes residenciales, prin-
cipalmente debido a su simplicidad.La creciente demanda de servicios Ethernet
de extremo a extremo obliga a nuevas implementaciones Ethernet y conduce al
crecimiento del Ethernet. En el lado de la red central, algunos de los servicios
Ethernet de extremo a extremo pueden necesitar abarcar la red central a través
de un VPLS. Esto lleva a dominios de servicio Ethernet contiguos significativa-
mente mas grandes.

Por otro lado, hacia los clientes, la implementación de tecnologıas de primera

milla aptas para Ethernet, como Lınea de suscriptor digital de muy alta veloci-
dad de bits (VDSL), Red óptica pasiva (PON) o Ethernet en la Primera milla
(EFM), y opcionalmente pasarelas residenciales L2, también extienden la parte
Ethernet de las redes. Con la creciente escala de implementación, las debilidades

6
de las redes planas de Ethernet, como la escalabilidad, se están convirtiendo en
una preocupación.

2.1 Puente del backbone del Proveedor

El numero de direcciones MAC almacenadas en los puentes centrales se reduce
al menos en un orden de magnitud al separar los espacios de direcciones MAC
del cliente y del proveedor. Los puentes de borde PBB encapsulan marcos de
clientes con direcciones MAC troncales. Cada BEB emplea una funcion de
aprendizaje especıfica de BEB que aprende las direcciones MAC de destino de
la red troncal para las direcciones MAC de destino del cliente. El componente I
de ingreso agrega la direccion MAC de destino de la red troncal detectada o, en
caso de que se desconozca, multidifunde la trama hacia todos los BEB remotos
dentro de la I-SID dada. De esta forma, las direcciones MAC de los clientes se
ocultan de los puentes centrales, por lo que se soluciona el problema de escala
MAC de las redes PB.

2.2 IP/MPLS sobre una red PB

El protocolo de Internet (IP) sobre implementaciones MPLS en una red metropoli-
tana de PB comienza con la implementación de nodos IP / MPLS PE, que están
conectados entre sı a través de la red PB existente. El mantener el transporte
de PB Ethernet a corto plazo ofrece a los proveedores la oportunidad de enfo-
carse primero en implementar su nueva arquitectura de servicio y posponer las
inversiones relacionadas con el transporte puro en una fase posterior.

La principal diferencia entre PBPL nativo y PB VPLS radica en la forma

en que se maneja el trafico de difusión y multidifusion. En PBB, las tramas de
difusión y multidifusion del cliente se asignan a una dirección MAC del grupo que
contiene explıcitamente el I-SID. De esta forma, el alcance de la multidifusion de
capa PBB se puede aprovisionar por cada servicio, incluso cuando se comparte el
túnel B-VLAN. En VPLS, sin embargo, las tramas de difusión y multidifusion
se replican y se ponen en cada pseudocable individualmente como tramas de
unidifusion. Los pseudocables asignados a instancias de VPLS separadas pueden
multiplexarse en una sola S-VLAN.

2.3 Actualización Gradual de la Metro Red

La actualización de una red con capacidades PBB o IP / MPLS se realiza grad-
ualmente. La funcionalidad de PBB se introduce en puentes de borde PB en
una base de puerto de puente, es decir, la funcionalidad de PBB se agrega como
una actualización de un puerto de puente existente o como una nueva tarjeta
de red. De la misma manera, la introducción de VPLS se puede hacer mejo-
rando los puertos de los puentes existentes; alternativamente, los enrutadores
IP / MPLS con capacidad VPLS se pueden implementar por nodo de borde
como nuevos nodos de borde.Durante la fase de transición, la tecnologıa PBB

7
o IP / MPLS coexiste con PB potencialmente durante un perıodo de tiempo
relativamente largo. La partición del espacio VLAN del proveedor garantiza que
los componentes PB, ası como los componentes PBB actualizados o los nodos
IP / MPLS recién implementados, se comuniquen entre sı.

2.4 Migración In-Service

Todos los puentes de borde que participan en la prestación del servicio de VLAN
durante la migración deben actualizarse en el primer paso, un puerto de puente
debe actualizarse en cada puente de borde que proporciona el servicio de VLAN.
Los nodos de borde deben ser capaces de proporcionar una capacidad de actual-
ización en caliente para poder implementar la migración en servicio. Los nodos
de borde actualizados proporcionan funcionalidades PBB o IP / MPLS además
de las funciones PB ya soportadas. Si se implementa un nuevo enrutador IP
/ MPLS PE, el siguiente paso es configurar cada servicio proporcionado por el
antiguo puente de borde en el nuevo nodo de borde. Los nuevos nodos de borde
se configuran como puentes de borde PB para los servicios del cliente. Después
de eso, el cliente se conecta al nuevo nodo de borde en lugar del anterior.

2.5 Migración Parcial del Servicio VLAN

La principal motivación de la migración parcial al servicio de VLAN es solo
actualizar lo que se necesita para actualizarse. Si los hosts en dos lados de los
clientes se comunican entre sı de forma regular, mientras que la comunicación
con otros sitios de los clientes es rara o involucra solo unos pocos hosts, entonces
es util aplicar MAC en encapsulacion MAC entre los dos sitios que frecuente-
mente comunicar. Es posible aprovechar la MAC en encapsulacion MAC incluso
si no se actualizan todos los puentes de borde que proporcionan un servicio. Se
crea una estructura basica para proporcionar la conectividad para los servicios
de VLAN parcialmente migrados. Luego se propone una extensión a la estruc-
tura de conectividad básica para reducir el tamaño de las tablas MAC en los
puentes centrales. También se describe una mejora basada en el protocolo de
resolución de direcciones (ARP) con el fin de disminuir aun mas las tablas MAC,
que se pueden aplicar sobre la estructura de conectividad descrita.

2.6 Multipunto Combinado y Conectividad Multipunto

Enraizada
Se utiliza una conectividad multipunto arraigada con raıces múltiples para pro-
porcionar conectividad a los sitios de clientes conectados a PB. Los puentes de
borde PB se representan como raıces del árbol, mientras que los nodos de borde
actualizados corresponden a las hojas. Este diseño de conectividad permite que
los hosts de clientes conectados a PB se comuniquen entre sı y con los hosts
de los clientes que se encuentran detrás de los nodos de borde actualizados.
Además, el diseño de conectividad multipunto rooteado prohıbe explıcitamente
la comunicación de hoja a hoja; por lo tanto, la comunicación entre los nodos

8
de borde actualizados se deja completamente a la conectividad multipunto.

Los nodos de borde actualizados envıan la retransmision y los fotogramas

desconocidos, es decir, los fotogramas con dirección de destino desconocida
recibidos del cliente, tanto para la conectividad multipunto como para la conec-
tividad multipunto rooteada. Si tanto el origen como el destino residen detrás
de un nodo de borde actualizado, entonces la comunicación de unidifusion se
establece en la conectividad multipista después del aprendizaje de la dirección.
La razon de esto es que los nodos de borde actualizados solo reciben trafico el
uno del otro en la conectividad multipunto.

2.7 Conexión dedicada para broadcast y tramas descono-

cidas
Una opción para evitar el aprendizaje de direcciones MAC desde transmisiones
y marcos desconocidos innecesariamente en la conectividad multipunto rooteada
es que los nodos de borde actualizados reenvıan estos marcos a una estructura
de conectividad dedicada que explıcitamente evita el aprendizaje de direcciones
MAC. Para lograr esto con puentes de núcleo 802.1ad, existe la necesidad de
configurar una malla de VLAN punto a punto, entre cada puente de borde PB y
par de nodo de borde actualizado únicamente para distribuir tramas de difusión
y desconocidas desde nodos de borde actualizados a PB edge puentes, el uso de
MVRP para construir las topologıas de VLAN y permitir el filtrado mejorado en
los puentes centrales, da como resultado un conjunto de VLAN punto a punto
donde las direcciones MAC no son almacenadas por puentes de PB.

2.8 Filtrado de peticiones ARP y Tramas desconocidas

Una forma alternativa de reducir los tamaños de tabla MAC en puentes centrales
es introducir reglas de filtrado extendidas para paquetes de solicitud ARP y
opcionalmente también para tramas unicast desconocidas en nodos de borde
actualizados.

2.8.1 ARP solicitar filtrado de paquete

Los nodos de borde mejorados indagan la respuesta ARP y los mensajes ARP
gratuitos y aprenden ubicaciones de host IP activas para reenviar los paquetes
de solicitud ARP solo a la parte de red en la que se sabe que se puede acceder al
host IP objetivo.Entonces, los nodos de borde actualizados leen la dirección IP
de destino en todos los paquetes de solicitud ARP recibidos del cliente y verifican
si la ubicación del host IP se conoce a partir de mensajes ARP recientes. Si se
conoce la dirección IP objetivo, el alcance de difusión del paquete de solicitud
ARP esta limitado a la parte de red en la que el host IP es alcanzable, es
decir, el paquete de solicitud ARP se transmite en la conectividad multipunto
multipunto o arraigada. Para las direcciones IP de destino desconocidas, el

9
paquete de solicitud ARP se transmite tanto en la conectividad multipunto
multipunto, como en la raız.

2.8.2 Filtrado de tramas desconocido

Los nodos de borde actualizados pueden intentar reducir la cantidad de fotogra-
mas desconocidos transmitidos a la parte de la red PB. La forma estándar de
cumplir con esto es aumentar los tiempos de envejecimiento en los nodos de
borde actualizados. Sin embargo, al aumentar el tiempo de vejez de todas las
VLAN, aumenta significativamente el tamaño de la tabla MAC del nodo de
borde actualizado. Por lo tanto, se recomienda el uso por tiempos de envejec-
imiento VLAN.Como un incremento, los nodos de borde actualizados también
pueden implementar un enfoque mas agre- sivo y limitar el alcance de la trans-
misión de tramas desconocidas inicialmente a la conectividad multipunto. Las
transmisiones de ámbito completo, es decir, aquellas transmitidas a traves de
conectividad multipunto multipunto y rooteado, solo estan permitidas en caso
de que no se haya encontrado el servidor en la parte de red del cliente conectada
por la conectividad multipunto.

3 Articulo 3:Red de transporte óptico involu-

crada con la 100 Gigabit-Ethernet
La necesidad de una capacidad de transporte de 100 Gb se ha visto reforzada
por las expectativas de 40 Gb/100 Gb-Ethernet. El numero cada vez mayor de
usuarios finales, las oportunidades de acceso y los tipos de servicios requieren in-
terfaces de red de area local (LAN) de mayor velocidad, como 40GbE y 100GbE.
Estos requisitos se racionalizan por el gran numero de aplicaciones previstas,
como vı́deo, servicios financieros sensibles a la latencia y computación en red.

Como las interfaces LAN se fabricaran e implementaran en masa, parte de las

señales de los clientes LAN se transferirán entre estados/prefecturas/ciudades.
Según las experiencias recientes con el transporte de multiplexación por división
de longitud de onda densa (DWDM), esta porción de largo alcance sera con-
siderable, porque el patrón de trafico de los servicios recientes de Protocolo de
Internet (IP) es bastante diferente del trafico telefónico ordinario. El trafico
tiende a ir muy lejos para acceder al servidor que ofrece los servicios mas in-
teresantes y valiosos.

3.1 Ethernet de alta velocidad 40GBE y 100GBE- Re-

querimientos y tecnologı́as habilitantes
La arquitectura de las redes de transporte comprende múltiples dominios y
múltiples capas. Los clientes se conectan a través de redes de acceso, agre-
gación, metro y regionales a las redes centrales y troncales. Los clientes com-
erciales pueden necesitar servicios de transporte de red de banda ancha para

10
satisfacer sus demandas de servicios de aplicación de redes privadas virtuales
(VPN) de capa 1, capa 2 o capa 3. La tecnologıa de transporte se basa en IP /
MPLS sobre OTN y admite la transmisión de larga distancia.

Sin embargo, las interfaces de Ethernet de capa 2 estandarizadas se utilizan

en todos los dominios de red para lograr interconexiones rentables. En la actual-
idad, se requieren velocidades de interfaz de Ethernet de 1 Gb/s hasta 10 Gb/s
en las redes de acceso y agregación. El trafico agregado transportado en algunos
enlaces troncales de la red central ya supera los 40 Gb/s por canal de longitud
de onda, lo que resulta en demandas de mayores velocidades de transmisión.

• soporta solo operación full duplex.

• preserva el tamaño mınimo y máximo del estándar 802.3.

• provee apoyo a las OTN.

• la MAC soporta una tasa de 40 Gb/s de la siguiente manera:

- al menos 10km en SMF

- al menos 100m con OM3 MMF

- al menos 7m con cable de cobre

- al menos 1m sobre un plano posterior

• tasa de bits de 100Gb/s en la MAC:

- al menos 40km en SMF

- al menos 10km en SMF

- al menos 100m en OM3 MMF

- al menos 7m sobre un ensamble de cable de cobre.

3.2 Redes de transporte, requerimientos y tecnologıas

habilitantes - Técnica de OTN extendida coherente
digital
El OTN esta enfocado como una infraestructura unificada para servicios múltiples,
no solo en el teléfono heredado o SDH / SONET, sino también en Ethernet,
Protocolo de Internet (IP), Fibre Channel, etc. El estándar anterior de la in-
fraestructura del operador, SDH / SONET, también podrıa transportar Eth-

11
erNet mediante la concatenación virtual (VCAT). Por lo tanto, un requisito
de diseño estricto en el desarrollo del sistema de 40 Gb fue la compatibilidad
con enlaces diseñados de 10 Gb; es decir, un espaciado de 50 GHz/100 GHz y
cascada de multiplexor de adición óptica reconfigurable (ROADM), el mismo
rango de amplificadores en lınea, el mismo nivel de retardo de grupo diferencial
(DGD), y ası sucesivamente.

Se señala que el requisito mas importante para las redes de transporte es el

funcionamiento rentable, que esta estrechamente relacionado con la escalabili-
dad de la red. Solo las tecnologıas de red escalables a prueba de futuro como
Ethernet a través de redes OTN DWDM, escalando hasta, por ejemplo, 8 Tb/s
con 80*100 Gb/s canales DWDM en una red de 50 GHz resultando en una efi-
ciencia espectral de 2bit/s/Hz, pueden el esperado aumento de 10 veces en el
trafico en 5 años.

Dado que los mismos requisitos deben satisfacerse con sistemas de transporte
de 100 Gb, necesitamos soluciones extremadamente innovadoras. Una de esas
soluciones es la detección digital coherente; una señal codificada multinivel mul-
tiplexada por polarización es detectada por un receptor coherente con oscilador
local (LO) con un interferómetro hıbrido de 90 grados. La señal convertida OE
esta sujeta a Conversión Analogico-Digital (ADC) y las señales de múltiples bits
se lanzan a un Procesador de Señal Digital (DSP) que compensa la distorsión
de forma de onda creada por Dispersión Cromática (CD) y Dispersión de Modo
de Polarización (PMD). interferencia entre sımbolos, y la falta de coincidencia
de frecuencia entre la sen˜al transmitida y LO. Como la velocidad en baudios se
reduce mediante la codificación multinivel y la multiplexación por polarización,
en 25 Gb o por dos soluciones de subportadoras a 12,5 Gb (15 Gb), el ancho
espectral coincide el requisito y, además, la tolerancia a la dispersión (CD y
PMD) se mejora drásticamente gracias a la ecualización eléctrica sofisticada
proporcionada por el DSP.

Otros requisitos para las arquitecturas Ethernet sobre OTN incluyen una
gestión de red pan-capa y un sistema de operación, administración y manten-
imiento (OAM) de flujos de sen˜al entre las capas OTN, Ethernet e IP para
soportar la optimización de la red de transporte, la flexibilidad y la conmutación
de protección, por ejemplo, detección de falla, reenvıo y localización.

3.3 El futuro (400GBE/OTN, o 1TBE/OTN)

Los requisitos del centro de datos parecen especiales, donde 1Tb/s parece preferi-
ble para ese tipo de aplicaciones, ya que simplemente no hay suficiente fibra para
pasar de un piso a otro. Por otro lado, para el lado del transporte, las barreras
técnicas para superar son tan crıticas que el paso intermedio parece necesario;
400 Gb/s puede ser el próximo candidato. Se debe tener cuidado con el mo-
mento de la decisión, ya que depende de las tecnologıas de vanguardia, y también
porque la madurez del mercado para 40 Gb/100 Gb debe estar bien establecida

12
antes de lanzarse al siguiente paradigma para permitir a los operadores disfrutar
de los sistemas de bajo costo y alto rendimiento. Una extrapolación simple e
histórica muestra que 400 GbE/1TbE pueden aparecer en 2017 o alrededor de
esta fecha, considerando las apariencias de 10GbE y 40GbE/100GbE en 2003 y
2010, respectivamente.

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