Universidad de Guadalajara.

Centro Universitario de Ciencias Exactas e Ingenierías.

Programación de Sistemas Reconfigurables

Multiplexor 2 mensajes
Practica 06

Alumno: Luis Fernando Morales Parra

Profesor: Dr. Primitivo Emanuel Díaz Guerrero
 Multiplexor
1.- OBJETIVO
El alumno llevara a cabo la presentación e implementación de un multiplexor que
funcionara para mostrar 2 mensajes en un display de 7 segmentos, los mensajes
serán el código del alumno y el nombre con apellido del alumno, esto se presentara
en circuito de proteus al igual que se elaborara un código en VHDL el cual nos
simulara el código y devolverá un cronograma.

2.- MARCO TEORICO

El multiplexor (MUX) es un circuito combinacional que tiene varios canales de datos
de entrada y solamente un canal de salida. Sólo un canal de la entrada pasará a la
salida y este será el que haya sido escogido mediante unas señales de control.
Ejemplo: Si utiliza un multiplexor de 4 canales de entrada. Una de los cuatro canales
de entrada será escogido para pasar a la salida y ésto se logra con ayuda de las se-
ñales de control o selección.

La cantidad de líneas de control que debe de tener el multiplexor depende del nú-
mero de canales de entrada. En este caso, se utiliza la siguiente fórmula: Número de
canales de entrada =2n., donde n es el número de líneas de selección.

Para un multiplexor de 4 canales de entrada, n = 2

Si la cantidad de canales de entrada fuese 8, las líneas de control serían
3. La fórmula: 8 = 2n, n = 3
Si la cantidad de canales de entrada fuese 16, las líneas de control serían
4. La fórmula: 16 = 2n, n = 4
  Si sólo hay 6 canales de entrada, se utiliza un multiplexor de 3 líneas de
control, (don dos líneas de control no es suficiente, pues solo llega hasta
4)
Si hubiesen 13 canales de entrada se utiliza un multiplexor de 4 líneas
 Si hubiesen sólo 2 canales de entrada, sería necesario un multiplexor con
una línea de selección.
Normalmente se utilizan multiplexores con canales de entrada y salida de . Si se
desea lograr canales de dos bits o más, se ponen a trabajar multiplexores en paralelo.

Nota: en alguna literatura se considera a que multiplexores = multiplexadores

Líneas de control para un multiplexador de dos entradas

Dos canales de un solo bit. La única entrada de selección, puede tener 2n = 2 posibles
valores, donde n = 1.

 Con la línea de control en “0” se escoge el primer canal de entrada (canal

0) y lo pasa a la salida.
 Con la linea de control en “1” se escoge el segundo canal de entrada (ca-
nal 1) y lo pasa a la salida.
Líneas de control para un multiplexador de 4 entradas

Son necesarias 2 líneas de selección o control para lograr direccionar las 4 entradas.
Las combinaciones posibles de las líneas de control o selección son:
00 para la primera entrada (entrada 0) 01 para la segunda entrada (entrada 1) 10 para
la tercera entrada (entrada 2) 11 para la cuarta entrada (entrada 3)

Líneas de control para un multiplexador de 8 entradas

Son necesarias 3 líneas de selección para lograr direccionar las 8 entradas. Las com-
binaciones serían:

 000 para la primera entrada (entrada 0)

 001 para la primera entrada (entrada 1)
 010 para la primera entrada (entrada 2)
 011 para la primera entrada (entrada 3)
 100 para la primera entrada (entrada 4)
 101 para la primera entrada (entrada 5)
 110 para la primera entrada (entrada 6)
 111 para la primera entrada (entrada 7)
Como se puede observar, las líneas de selección, representan el número en bina-
rio que escoge la entrada que pasará a la salida.
Multiplexor de 4 canales de entrada de dos bits
Cada canal de entrada tiene 2 bits (A0 – A1, B0 – B1, C0 – C1 y D0 – D1) y el canal
de salida también tienen 2 bits (Q0, Q1). (ver el gráfico de la derecha). Las entradas
de selección son siempre 2. (S1 y S0).

En este caso cada vez que se selecciona una entrada, se pasar un canal (2 bits) a la
salida (también de 2 bits).

Este multiplexador se puede implementar con dos multiplexadores de 4 canales de

un bit cada uno conectados en paralelo.

El multiplexador “0” tienen las entradas X0 y la salida Q0 y el multiplexador “1” tiene

las entradas X1 y la salida Q1. donde X puede ser A, B, C o D.

Las entradas de selección S1 y S0 son comunes a ambos multiplexadores.

3.- DESARROLLO DE LA ACTIVIDAD
En esta ocasión se utilizaron 2 tablas de verdad, una para el nombre y la otra para el
código del alumno, al ser un multiplexor de 2 mensajes estamos utilizando 5 entradas
para el multiplexor, el cual 4 son para las entradas del circuito y la otra salida es para
intercalar entre el mensaje 0 y el mensaje 1, esta salida es el selector.

ENTRADAS SALIDAS

W X Y Z A B C D E F G

F 0 0 0 0 1 0 0 0 1 1 1

E 0 0 0 1 1 0 0 1 1 1 1

r 0 0 1 0 0 0 0 0 1 0 1

n 0 0 1 1 0 0 1 0 1 0 1

A 0 1 0 0 1 1 1 0 1 1 1

n 0 1 0 1 0 0 1 0 1 0 1

d 0 1 1 0 0 1 1 1 1 0 1

O 0 1 1 1 1 1 1 1 1 1 0

_ 1 0 0 0 0 0 0 1 0 0 0

M 1 0 0 1 1 0 1 0 1 0 0

O 1 0 1 0 1 1 1 1 1 1 0

r 1 0 1 1 0 0 0 0 1 0 1

A 1 1 0 0 1 1 1 0 1 1 1

L 1 1 0 1 0 0 0 1 1 1 0

E 1 1 1 0 1 0 0 1 1 1 1

S 1 1 1 1 1 0 1 1 0 1 1

Tabla de verdad de nombre y apellido.

 ENTRADAS SALIDAS

W X Y Z A B C D E F G

2 0 0 0 0 1 1 0 1 1 0 1

1 0 0 0 1 0 1 1 0 0 0 0

7 0 0 1 0 1 1 1 0 0 0 0

0 0 0 1 1 1 1 1 1 1 1 0

0 0 1 0 0 1 1 1 1 1 1 0

2 0 1 0 1 1 1 0 1 1 0 1

1 0 1 1 0 0 1 1 0 0 0 0

6 0 1 1 1 1 0 1 1 1 1 1

3 1 0 0 0 1 1 1 1 0 0 1

Tabla de verdad código del alumno.

Ya teniendo las tablas de verdad tocará hacer la parte del multiplexor, en el cual en
cada una de las salidas de las 2 tablas lo multiplicaremos por el selector se sumaran
entre si las salidas correspondientes al lugar esto es: ACODIGO*SELECTOR +
ANOMBRE*SELECTOR y esto será la primera salida de nuestra salida final del
multiplexor y haremos eso con todas las salidas de las 2 tablas.

Salidas de la tabla de verdad del código:

SCA = (X+Y+~Z)*(~X+~Y+Z)*(~W+~Y)*(~W+~X)
SCB = (~X+~Y+~Z)*(~W+~Z)*(~W+~Y)*(~W+~X)
SCC = (W+X+Y+Z)*(~X+Y+~Z)*(~W+~Z)*(~W+~Y)*(~W+~X)
SCD = (X+Y+~Z)*(~Y+Z) *(~W+~X)*(~W+~Y)
SCE = (X+Y+~Z)*(~Y+Z)*(~W)
SCF = (~Y+Z)*(Y+~Z)*(~W)*(X+Y)
SCG = (~X+Z)*(X+~Z)*(X+~Y)*(~W+~X)
Salidas de la tabla de verdad del nombre y apellido:

SNA = (W+~Y+Z)*(~X+Y+~Z)*(X+~Y+~Z)*(~W+X+Y+Z)
SNB = (~W+~X+~Y)*(X+Y)*(W+X)*(Y+~Z)*(X+~Z)
SNC =
(~W+~X+~Y+Z)*(~W+~X+Y+~Z)*(~W+X+~Y+~Z)*(X+Y+Z)*(W+X+Z)*(W+X+Y)
SND = (~X+Y+Z)*(W+~X+Y)*(~W+X+~Z)*(W+X+Z)*(W+X+~Y)
SNE = (~W+X+Y+Z)*(~W+~X+~Y+~Z)
SNF = (~W+X+Y)*(W+~Y+Z)*(W+~X+Y+~Z)*(X+~Y+~Z)
SNG = (W+~X+~Y+~Z)*(~W+X+Z)*(~W+Y+~Z)

Las ecuaciones están en producto de sumas ya que la simplificación mas pequeña

nos dio en las 2 tablas de verdad como producto de suma el cual esa simplificación
fue hecha con boole de usto.

Foto de las entradas A simplificadas en boole de usto.

Ahora debemos hacer la parte del multiplexor donde utilizaremos la entrada del
selector:

S6 = SCA*~Se + SNA*Se
S5 = SCB*~Se + SNB*Se
S4 = SCC*~Se + SNC*Se
S3 = SCD*~Se + SND*Se
S2 = SCE*~Se + SNE*Se
S1 = SCF*~Se + SNF*Se
S0 = SCG*~Se + SNG*Se
3.1.- Programación y simulación
Ya que tenemos las ecuaciones simplificadas lo que restaba era plasmarlo en VHDL
en donde definimos 4 entradas 7 salidas y como extra y para que se pudiera ver mas
ordenado, definimos variables para cada salida para que la operación donde
utilizamos el selector para mostrar un mensaje u otro sea mas fácil de entender (SCX
son para el código de alumno y SNX es para el nombre y apellido).

Imagen del código VHDL del comparador.

Se simularon los 9 casos del código del alumno y 16 del nombre y apellido, las demás
simulaciones del código aparecerán como display apagado o en este caso 0 en el
cronograma.

Foto del Testbench VHDL.

 El resultado del cronograma fue el siguiente:

Foto cronograma VHDL.

Donde la parte izquierda es el código y la parte derecha el nombre y apellido.

El ultimo paso es integrar el circuito en proteus el cual el resultado fue que el circuito
se viera de esta manera:

Foto del esquemático en Proteus.

Cuando la parte del selector esta en 0 mostrara en todas las combinaciones el
código del alumno, cuando el selector esté en 1 mostrara el nombre y apellido,
en este caso puse 3 displays, el de arriba es el multiplexor y los 2 de abajo son
el código y nombre respectivamente.

Foto displays en proteus.

4.- CONCLUSIÓN
Lo que se puede concluir de esta actividad y sobre los multiplexores en general,
es que es una gran manera de ahorrar tamaño en los circuitos, pues al tener
diferentes canales de datos en una sola salida se puede hacer varias
configuraciones muy útiles para controlar la señal en diferentes modos.

5.- BIBLIOGRAFÍA
(2020, 30 julio). Multiplexor (MUX) ¿Qué es? Electrónica Unicrom. https://uni-

crom.com/multiplexor-mux

Multiplexores - Servicio de la informatica. (s. f.). sitesgoogle. Recuperado 27 de mayo de

2021, de https://sites.google.com/site/serviciodelainformatica/multiplexores