UNIVERSIDAD NACIONAL DE SAN AGUSTÍN

FACULTAD DE PROCESOS Y SERVICIOS

ESCUELA DE INGENIERÍA ELECTRÓNICA

MICROELECTRONICA

Ejercicios 2

Integrantes:
- Cuadros Palomino, Leonardo Daniel
- Fraquet Quispe, Marco Andre
- Gomez Torres, Jhordam Maxwell
- Zevallos Huanca, Javier David

Ingeniero:
Prof. PhD. Alexander B. Hilario T
ÍNDICE
1 [6] Capítulo 5 - Ejercicio 11 2

2 [6] Capítulo 6 - Ejercicio 18 2

3 [6] Capítulo 8 - Ejercicio 20 5

4 [6]Capitulo 6 - Ejercicio 17 7

5 [6]Capitulo 7 - Ejercicio 18 8

6 [6]Capitulo 8 - Ejercicio 23 9

7 [2]Capitulo 8 - Ejercicio 6 11

8 [1]Capitulo 8 - Ejercicio 10 13

9 [6] Capítulo 6 - Ejercicio 16 22

10 [6] Capítulo 7 - Ejercicio 17 22

11 [6] Capítulo 8 - Ejercicio 22 23

12 [2] Capítulo 7 - Ejercicio 3 23

13 [2] Capítulo 9 - Ejercicio 10 24

14 [6] Cap.5-Ejercicio 12 25

15 [6] Cap.7-Ejercicio 16 26

16 [6] Capítulo 8-Ejercicio 21 27

17 [6] Capítulo 9-Ejercicio 12 28

18 [2] Capítulo 9-Ejercicio 9 28

1
1 [6] Capítulo 5 - Ejercicio 11
Considere el circuito en la figura P5.1. ¿Se puede usar este circuito como una etapa en un sumador de
ondulación? Discuta los pros y los contras.

ci

pi Si
xi

VDD

gi
yi

ci+1

Figure 1: Figura P5.1

• Solución:
Si se puede usar, debido a que la puerta N OT que produce ci no es necesaria en etapas donde
i > 0.

– Ventaja:
El aspecto positivo es que se necesitan menos transistores para producir ci+1 .
– Desventaja:
El inconveniente es la mala propagación de ci = 1 a través del transistor NMOS más alto.

2 [6] Capítulo 6 - Ejercicio 18

Considere el código VHDL en la Figura P6.2. ¿Qué tipo de circuito representa el código? Comente si el
estilo de código utilizado es o no una buena opción para el circuito que representa.

2
LIBRARY ieee;
USE ieee.std_logic_1164.all

ENTITY problem IS
PORT (w :IN STD_LOGIC_VECTOR(1 DOWNTO 0);
En :IN STD_LOGIC;
y0,y1,y2,y3 :OUT STD_LOGIC);
END problem;

ARCHITECTURE Behavior OF problem IS

BEGIN
PROCESS (w,En)
BEGIN
y0 <= '0'; y1 <= '0'; y2 <= '0'; y3 <= '0';
IF En = '1' THEN
IF w = "00" THEN y0 <= '1';
ELSEIF w = "01" THEN y1 <= '1';
ELSEIF w = "10" THEN y2 <= '1';
ELSE y3 <= '1';
END IF;
END IF;
END PROCESS;
END Behavior;

Figure 2: Figura P6.2

• Solución:

– ¿Qué tipo de circuito representa el código?

El código de la figura P6.2 es un decodificador de 2 a 4 con una entrada de habilitación (En ).
– Es o no una buena opción para el circuito que representa.
Este tipo de código es una mala opción debido a que su significado no es evidente, podemos
darnos cuenta al observar la salida y0, y1, y2, y3, donde nos indica mediante ST DLOGIC
que es una salida binaria, al final faltaria unir las salidas en un vector y para tener una mejor
representacion del codigo.
Un buen ejemplo para es decodificador podemos encontrar en la figura 6.46.

3
LIBRARY ieee;
USE ieee.std_logic_1164.all

ENTITY dec2to4 IS
PORT (w :IN STD_LOGIC_VECTOR(1 DOWNTO 0);
En :IN STD_LOGIC;
y0 :OUT STD_LOGIC_VECTOR(0 TO 3));
END dec2to4;

ARCHITECTURE Behavior OF dec2to4 IS

BEGIN
PROCESS (w,En)
BEGIN
IF En = '1' THEN
CASE w IS
WHEN "00" =>
y <= "1000";
WHEN "01" =>
y <= "0100";
WHEN "10" =>
y <= "0010";
WHEN OTHERS =>
y <= "0001";
END CASE;
ELSE
y <= "0000"
END IF;
END PROCESS;
END Behavior;

Figure 3: Figura 6.46 Una declaración de proceso que describe un decodificador binario de 2 a 4

4
3 [6] Capítulo 8 - Ejercicio 20
Diseñe un contador que cuente los pulsos en línea w y muestre el recuento en la secuencia 0, 2, 1, 3, 0,
2 ... Use flip-flops tipo D en su circuito.

• Solución:
Primero veremos como es la salida de un FLIP FLOP tipo D, por teoria sabemos que pasa datos
por lo tanto tenemos:

Qt+1 = D

Con esto pasaremos a resolver el ejercicio.

D Q

Al ser un contador sabemos que es una maquina de estados de Moore, cuando nuestras salidas solo
se ven afectadas unicamente por los estados, mas no por las entradas, usamos w como nuestra señal de
reloj. Tendriamos la siguiente tabla con los estados y sus respectivas salidas.

Estado Siguiente Salidas

Actual Estado Q1 Q0
A B 0 0
B C 1 0
C D 0 1
D A 1 1

Una vez observamos la tabla, le daremos valores a cada estado de los cuales tendremos que A = 00,
B = 01, C = 10 y D = 11.

Estado Siguiente
Salidas
Actual Estado
y1 y0 y1t+1 y0t+1 Q1 Q0
0 0 1 0 0 0
1 0 0 1 1 0
0 1 1 1 0 1
1 1 0 0 1 1

5
Fijandonos en la tabla podemos deducir lo siguiente:

y1t+1 = y1
y0t+1 = y1 ⊕ y2

Con estos valores podemos diseñar nuestro contador con FLIP FLOPS. Quedando.

D Q D Q

D1 D2

Q Q

w
Q1 Q0

6
4 [6]Capitulo 6 - Ejercicio 17
Demostrar como la funcion F = w1 w3 + w1 w3 + w2 w3 + w1 w2 puede ser realizada usando bloques
logicos Acto 1. Notar que no hay compuertas NOT in la oblea; por lo tanto complementos de la señal
deben ser generados usando los multiplexores en el bloque logico.

i1

i2

i3

i4

i5
F
i6

i7

i8
Solución:
Comenzaremos la resolución del ejercicio realizando la expansión de Shannon en términos de w3 ,
ante lo cual tenemos :
F = w3 (w1 + W1 w2 + w3 (w2 + w1 w2 )

w2 w3

0 0

0 w1

1 w2

0 1
w2 F
0 w1

0 1

7
5 [6]Capitulo 7 - Ejercicio 18
La figura presentada parece un contador. Indicar cual es la secuencia en la que el circuito cuenta.

Q0 Q1 Q2

1
T Q T Q T Q

Clock
Q Q Q

Solución:
La entrada del flip flop T esta conectada a 1 , lo que representa que el estado del flip flop sera rever-
tido en cada flanco positivo del reloj. Asumimos que el proposito del circuito sera contar el numero de
pulsos que ocurren en la entrada Clock.

Para un mejor entendimineto se hara una representacion de las salidas para cada instante de tiempo.
Tomando en cuenta que la tabla de un flipflop T es la siguiente
Clk T Qn Qn Descripcion
↑ 0 Qn+1 Qn+1 Sin cambio
↑ 1 Qn+1 Qn+1 Toggle

De esta forma los valores para las constantes para los distintos tiempos de reloj serán
Tiempo T0 Q0 T1 Q1 T2 Q2
0 0 0 0 0 0 0
1 1 1 Q0 0 = 0 0 Q1 0 = 0 0
2 1 0 1 1 Q1 1 = 0 0
3 1 1 0 1 1 1
4 1 0 1 0 1 0
5 1 1 Q0 4 = 0 0 Q1 4 = 0 0

Es evidente que a partir del tiempo 5, los valores se repetiran, ante ello, el diagrama de tiempos sera

Clock
Q0
Q1
Q2

Y la secuencia de conteo considerando a Q0 como el bit menos significativo es ; 000, 001, 010, 111

8
6 [6]Capitulo 8 - Ejercicio 23
Diseña un contador de modulo 6 , el cual cuente en la secuencia 0,1,2,3,4,5,0,1.... El contador cuenta los
pulsos de reloj si su entrada de habilitacion, w, es igual a 1 . Usar flips flops tipo D en el circuito.
Solución:
El diagrama de estados es:
Estado Siguiente Estado Salida
Actual w=0 w=1 z2z1z0
A A B 000
B B C 001
C C D 010
D D E 011
E E F 100
F F A 101

El enfoque mas conveniente y sencillo para asignar estados es codificando cada estado con el numero
binario que el contador debería dar como salida en ese estado.

Estado Siguiente Estado

Salida
Actual w=0 w=1
y2y1y0 Y2Y1Y0 z2z1z0
000 000 001 000
001 001 010 001
010 010 011 010
011 011 100 011
100 100 101 100
101 101 000 101

Ahora realizaremos la reducción por mapas de karnaugh, a partir de la tabla anterior, cabe recalcar que
los valores que no aparecen en la tabla se consideraran como sin importancia
• Mapas de Karnaugh Y 0 : • Mapas de Karnaugh Y 1 :

cd cd
00 01 11 10 00 01 11 10
ab ab
00 0 1 1 0 00 0 0 1 1
01 0 1 X X 01 0 0 X X
11 1 0 X X 11 0 0 X X
10 1 0 0 1 10 0 1 0 1

Condiderando a=w b=y2 c=y1 y d=y0 , luego Condiderando a=w b=y2 c=y1 y d=y0 , luego
de simplificar de simplificar

Y 0 = wy0 + wy0 Y 1 = y0 y1 + wy1 + wy0 y1 y2

Y 0 = w ⊕ y0

9
 • Mapas de Karnaugh Y 2 :

cd
00 01 11 10
ab
00 0 0 0 0

01 1 1 X X

11 1 0 X X

10 0 0 1 0

Condiderando a=w b=y2 c=y1 y d=y0 , luego de simplificar

Y 2 = y0 y2 + wy2 + wy0 y1

Las salidas seran z2=y2, z1=y1,z0 =y0

10
 w

SET Y0
D Q

Y0
Q
RST

SET Y1
D Q

Y1
Q
RST

SET Y2
D Q

Y2
Q
RST

clock

7 [2]Capitulo 8 - Ejercicio 6
Explicar el funcionamiento de un registro serial-in-serial-out de desplazamiento su con diagrama logico
y sus formas de onda.

11
 Q3 Q2 Q1

Din
D Q D Q D Q D Q

Clock Q0
Q Q Q Q

El circuito que analizaremos es un shifter right, que realiza un desplazamiento a la derecha y posee una
entrada de datos por la izquierda. El valor almacenado se desplaza a la derecha. Un registro de desplaza-
miento se puede usar para almacenamiento, transferencia o ciertas aplicaciones aritmeticas.
Asumiremos que en un inicio todos los valores de Q son 0. Y quedemos almacenar el valor 1111.
El bit menos significativo "1" sera dado como entrada en Din, correspondiente al primer flipflop, a
cuya entrada llamaremos D3. Primero recordaremos la tabla de un flipflop tipo D

Clk D Qn+1
0 X Qn
1 0 0
1 1 1

Si realizamos un analisis de circuito secuencial presentado. El primer valor a ingresar sera 1 que tomara
el valor de D3 y hara que Q3 sea 1. Por otro lado, la entrada D2 sigue siendo 0, ante lo cual Q2 es
0, y asi sucesivamente. En el segundo ciclo de reloj. D3 sera 1, el segundo bit de "1111". Mientras
que ahroa D2 tomara el valor anterior de Q3 que era 1, y por lo tanto Q2 sera 1, sin embargo Q1 y
Q0 tendran aun sus valores anteriores. El proceso se repite hasta que llegamos a la siguiente tabla.

Clk Q3 Q2 Q1 Q0
Inicialmente 0 0 0 0
↑ 1 0 0 0
↑ 1 1 0 0
↑ 1 1 1 0
↑ 1 1 1 1

Como se observa el valor inicial de Din se encuentra desplazandose en los nuevos registros. Y el
valor anterior del registro se desplaza una casilla hasta eliminarse al momento de llegar a ser el bit menos
significativo.

12
 Clock
Din
Q3
Q2
Q1
Q0

El diagrama de tiempos final nos muestra como el valor de Din ha ido desplazando los ceros iniciales
que se tenían como señal, hasta rellenarlos con unos. Finalmente el valor se ha almacenado en el shifter.
En este caso se han necesito 4 ciclos de reloj para almacenar un numero de bits, lo cual seria beneficioso
si tenemos una transmisión de larga distancia, solo necesitaremos una linea de cable, en comparación a
multiples lineas que se requerirían con el modo SIPO.

8 [1]Capitulo 8 - Ejercicio 10
Encuentre una tabla de estado mínima para las máquinas secuenciales síncronas cuyas tablas de estado
se dan a continuación, por:

1. Reglas de combinacion de Cardwell

2. Particion y

3. Tabla de implicacia.

Maquina 1
Siguiente
Estado estado
Actual X=0 X=1
S1 S2
S0
Z=0 Z=0
S3 S4
S1
Z=0 Z=0
S5 S6
S2
Z=0 Z=0
S0 S0
S3
Z=1 Z=0
S0 S0
S4
Z=0 Z=0
S0 S0
S5
Z=0 Z=0
S0 S0
S6
Z=0 S=1

13
 Maquina 2

Siguiente
Siguiente Estado estado
Estado estado Actual X=0 X=1
Actual X=0 X=1 S0 S0
S7
S1 S8 Z=0 Z=1
S0
Z=0 Z=0 S9 S12
S8
S2 S5 Z=0 Z=0
S1
Z=0 Z=0 S10 S11
S9
S3 S4 Z=0 Z=0
S2
Z=0 Z=0 S0 S0
S10
S0 S0 Z=0 Z=0
S3
Z=0 Z=0 S0 S0
S11
S0 S0 Z=0 Z=0
S4
Z=0 Z=1 S13 S14
S12
S6 S7 Z=0 Z=0
S5
Z=0 Z=0 S0 S0
S13
S0 S0 Z=0 S=0
S6
Z=0 S=0 S0 S0
S14
Z=0 Z=1

Solución:
• Reglas de combinacion de Cardwell
Recordando que en estas reglas de combinacion combinamos estados con los mismos estados sigu-
ientes y las mismas salidas.
Maquina 1

Siguiente
Estado estado
Actual X=0 X=1
S1 S2
S0
Z=0 Z=0
S3 S4
S1
Z=0 Z=0
S5 S6
S2
Z=0 Z=0
S0 S0
S3
Z=1 Z=0
S0 S0
S4
Z=0 Z=0
S0 S0
S5
Z=0 Z=0
S0 S0
S6
Z=0 S=1

14
 Siguiente
Estado estado
Actual X=0 X=1
S1 S2
S0
Z=0 Z=0
S3 S45
S1
Z=0 Z=0
S45 S6
S2
Z=0 Z=0
S0 S0
S3
Z=1 Z=0
S0 S0
S45
Z=0 Z=0
S0 S0
S6
Z=0 S=1

Maquina 2
Siguiente
Siguiente Estado estado
Estado estado Actual X=0 X=1
Actual X=0 X=1 S0 S0
S7
S1 S8 Z=0 Z=1
S0
Z=0 Z=0 S9 S12
S8
S2 S5 Z=0 Z=0
S1
Z=0 Z=0 S10 S11
S9
S3 S4 Z=0 Z=0
S2
Z=0 Z=0 S0 S0
S10
S0 S0 Z=0 Z=0
S3
Z=0 Z=0 S0 S0
S11
S0 S0 Z=0 Z=0
S4
Z=0 Z=1 S13 S14
S12
S6 S7 Z=0 Z=0
S5
Z=0 Z=0 S0 S0
S13
S0 S0 Z=0 S=0
S6
Z=0 S=0 S0 S0
S14
Z=0 Z=1

15
 Siguiente
Estado estado
Actual X=0 X=1
S1 S8
S0
Z=0 Z=0
S2 S5
S1
Z=0 Z=0
SA SB
S2
Z=0 Z=0
S3,6,10,11,13 S0 S0
=SA Z=0 Z=0
S4,7,14 S0 S0
=SB Z=0 Z=1
SA SB
S5
Z=0 Z=0
S9 S12
S8
Z=0 S=0
SA SA
S9
Z=0 Z=0
SA SB
S12
Z=0 Z=0

Siguiente
Estado estado
Actual X=0 X=1
S1 S8
S0
Z=0 Z=0
SC SC
S1
Z=0 Z=0
S2,5,12 SA SB
=SC Z=0 Z=0
S0 S0
SA
Z=0 Z=0
S0 S0
SB
Z=0 Z=1
S9 SC
S8
Z=0 S=0
SA SA
S9
Z=0 Z=0

• Metodo de particion

16
 Maquina 1
Siguiente
Estado estado
Actual X=0 X=1
S1 S2
S0
Z=0 Z=0
S3 S4
S1
Z=0 Z=0
S5 S6
S2
Z=0 Z=0
S0 S0
S3
Z=1 Z=0
S0 S0
S4
Z=0 Z=0
S0 S0
S5
Z=0 Z=0
S0 S0
S6
Z=0 S=1

Realizamos una particion por salidas

Estado
S0 S1 S2 S3 S4 S5 S6
Actual
x=1 0 0 0 0 0 0 1
x=0 0 0 0 1 0 0 0

Realizamos ahora una particion en funcion a los estados proximos

Estado
(S0,S1,S2,S4,S5) (S3) (S6)
Actual
x=1 S2 S4 S6 S0 S0 S0 S0
x=0 S1 S3 S5 S0 S0 S0 S0

Estado
(S0,S4,S5) (S1) (S2) (S3) (S6)
Actual
x=1 S2 S0 S0 S4 S6 S0 S0
x=0 S1 S0 S0 S3 S5 S0 S0

Estado
(S0) (S4,S5) (S1) (S2) (S3) (S6)
Actual
x=1 S2 S0 S0 S4 S6 S0 S0
x=0 S1 S0 S0 S3 S5 S0 S0

Finalmente hemos reducido los estados minimo a (S0)(S4,S5)(S1)(S2)(S3)(S6)

• Maquina 2

Realizaresmos la separacion por salidas

17
Estado
S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 S12 S13 S14
Actual
x=0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
x=1 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1

Realizaremos la separacion por estados

Estado
(S0, S1, S2, S3, S5, S6, S8, S9, S10, S11, S12,S13)
Actual
x=0 S1 S2 S3 S0 S6 S0 S9 S10 S0 S0 S13 S0
x=1 S8 S5 S0 S0 S7 S0 S12 S11 S0 S0 S14 S0
(S4,S7,14)
x=0 S0 S0 S0
x=1 S0 S0 S0

Estado
(S0, S1, S2, S3, S6, S8, S9, S10, S11,S13) (S5,12)
Actual
x=0 S1 S2 S3 S0 S0 S9 S10 S0 S0 S0 S6 S13
x=1 S8 S5 S0 S0 S0 S12 S11 S0 S0 S0 S7 S14
(S4,S7,14)
x=0 S0 S0 S0
x=1 S0 S0 S0

Estado
(S0, S1, S3, S6, S9, S10, S11,S13) (S2,S8) (S5,12)
Actual
x=0 S1 S2 S0 S0 S10 S0 S0 S0 S3 S9 S6 S13
x=1 S8 S5 S0 S0 S11 S0 S0 S0 S0 S12 S7 S14
(S4,S7,14)
x=0 S0 S0 S0
x=1 S0 S0 S0

Estado
(S0, S3, S6, S9, S10, S11,S13) S1 (S2,S8) (S5,12)
Actual
x=0 S1 S0 S0 S10 S0 S0 S0 S2 S3 S9 S6 S13
x=1 S8 S0 S0 S11 S0 S0 S0 S5 S0 S12 S7 S14
(S4,S7,14)
x=0 S0 S0 S0
x=1 S0 S0 S0

18
 Estado
( S3, S6, S9, S10, S11,S13) S0 S1 (S2,S8) (S5,12)
Actual
x=0 S0 S0 S10 S0 S0 S0 S1 S2 S3 S9 S6 S13
x=1 S0 S0 S11 S0 S0 S0 S8 S5 S0 S12 S7 S14
(S4,S7,14)
x=0 S0 S0 S0
x=1 S0 S0 S0

Finalmente la minimizacion nos otorga

(S3,S6,S9,S10,S11,S13) (S0) (S1) (S2,S8) (S5,S12) (S4,S7,14)

• Tabla de implicancia
Maquina 1
Dibujaremos la tabla de implicancia tomando en cuenta la tabla de la maquina 1
S1
S2
S3 X X X
S4 X
S5 X
S6 X X X X X X
S0 S1 S2 S3 S4 S5

Rellenamos el mapa con los estados correspondientes a cada fila y columna

s1-s3
S1
s2-s4
s1-s5 s3-s5
S2
s2-s6 s4-s6
S3 X X X
s1-s0 s3-s0 s5-s0
S4 X
s2-s0 s4-s0 s6-s0
s1-s0 s3-s0 s5-s0 s0-s0
S5 X
s2-s0 s4-s0 s6-s0 s0-s0
S6 X X X X X X
S0 S1 S2 S3 S4 S5

Realizaremos la reduccion de estados 2 no equivalentes a partir de los estados 1 no equivalentes, y

asi sucesivamente hasta que no nos queden mas
S1 2NE
S2 2NE 2NE
S3 X X X
S4 3NE 2NE 2NE X
s0-s0
S5 3NE 2NE 2NE X
s0-s0
S6 X X X X X X
S0 S1 S2 S3 S4 S5

19
 Procederemos a enlistar las equivalencias halladas.
Columna Estados equivalentes
S5 -
S4 {S4,S5}
S3 {S4,S5}
S2 {S4,S5}
S1 {S4,S5}
S0 {S4,S5}
Equivalencias {0}{1}{2}{3}{S4,S5}{6}

Podemos observar finalmente que el estado minimo hallado para la maquina 1 por el metodo de tabla
de implicancia, coincide con el hallado por el metodo de particiones

• Maquina 2

20
 s1-s2
S1
s8-s5
s1-s3 s2-s3
S2
s8-s4 s5-s4
s1-s0 s2-s0 s3-s0
S3
s8-s0 s5-s0 s4-s0
S4 X X X X
s1-s6 s2-s6 s3-s6 s0-s6
S5 X
s8-s7 s5-s7 s4-s7 s0-s7
s1-s0 s2-s0 s3-s0 s0-s0 s6-s0
S6 X
s8-s0 s5-s0 s4-s0 s0-s0 s7-s0
s0-s0
S7 X X X X X X
s0-s0
s1-s9 s2-s9 s3-s9 s0-s9 s6-s9 s0-s9
S8 X X
s8-s12 s5-s12 s4-s12 s0-s12 s7-s12 s0-s12
s1-s10 s2-s10 s3-s10 s0-s10 s6-10 s0-s10 s9-s10
S9 X X
s8-s11 s5-s11 s4-s11 s0-s11 s7-s11 s0-s11 s12-s11
s1-s0 s2-s0 s3-s0 s0-s0 s6-s0 s0-s0 s9-s0 s10-s0
S10 X X
s8-s0 s5-s0 s4-s0 s0-s0 s7-s0 s0-s0 s12-s0 s11-s0
s1-s0 s2-s0 s3-s0 s0-s0 s6-s0 s0-s0 s9-s0 s10-s0 s0-s0
S11 X X
s8-s0 s5-s0 s4-s0 s0-s0 s7-s0 s0-s0 s12-s0 s11-s0 s0-s0
s1-s13 s2-s13 s3-s13 s0-s13 s6-s13 s0-s13 s9-s13 s10-s13 s0-s13 s0-s13
S12 X X
s8-s14 s5-s14 s4-s14 s0-s14 s7-s14 s0-s14 s12-s14 s11-s14 s0-s14 s0-s14
s1-s0 s2-s0 s3-s0 s0-s0 s6-s0 s0-s0 s9-s13 s10-s13 s0-s0 s0-s0
S13 X X
s8-s0 s5-s0 s4-s0 s0-s0 s7-s0 s0-s0 s12-s14 s11-s14 s0-s0 s0-s0
s0-s0 s0-s0
S14 X X X X X X X X X X
s0-s0 s0-s0
S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11

Simplificando la tabla de implicancias superior llegaremos a la misma expresion que la hallada por el
metodo de partición.
El metodo de calculo se obviara ante el tedioso trabajo de tener 15 estados, y la falta de disponibilidad
de espacio para dibujar las tablas consecuentes.

Modelo Equivalente= (S3,S6,S9,S10,S11,S13) (S0) (S1) (S2,S8) (S5,S12) (S4,S7,14)

21
9 [6] Capítulo 6 - Ejercicio 16

S
• Actel Corporation fabrica una familia FPGA llamada Act1, que
tiene el bloque lógico basado en el multiplexor ilustrado en la
w0
Figura. Muestre como la función f = w2 w3 + w1 w3 + w2 w3 f
puede implementarse utilizando solo un bloque lógico de Act1. w1

• Solución:
– Usando la expansión de Shannon en términos de w3 se obtiene:
f = w2 w3 + w1 w3 + w2 w3
= w3 fw3 + w3 fw3
= w3 (w1 + w2 ) + w3 (w2 )

– Como el enunciado nos dice implmentar con solo un bloque lógico del multiplexor entonces
solo utilizaremos uno, pero también es necesario que a este le agreguemos la compuerta OR
y NOT:
w3

w1 w2

10 [6] Capítulo 7 - Ejercicio 17

• Repite el problema 7.16 usando Flip-Flops Tipo D.
• Solución:
U p/Down

Q0 Q1 Q2
D Q D Q D Q

D1 M1 D2 M2 D3

Q Q Q

Clock

22
11 [6] Capítulo 8 - Ejercicio 22
• Repite el problema 8.20 usando Flip-Flops Tipo T.
• Solución:
– De la tabla asignada por el estado dada en la solcuión del problema 8.20, la tabla de excitación
para los Flip-Flops Tipos T es la siguiente:

Estado Actual Entradas Flip-Flop T Salidas

y1 y0 T1 T0 z1 z0
0 0 1 0 0 0
1 0 1 1 1 0
0 1 1 0 0 1
1 1 1 1 1 1

– Las entradas de los Flip-Flops Tipo T son T1 = 1 y T2 = y1 , entonces el circuito es el

siguiente:
1 T Q T Q

T1 T2

Q Q

y1

z0 z1

12 [2] Capítulo 7 - Ejercicio 3

• ¿Cuál es la diferencia entre un Latch y un Flip-Flop?.
• Solución: Ambos son tipos de memoria que comúnmente son utilizados en los circuitos de con-
mutación. En cuanto a sus diferencias:
– Un Latch es un elemento de memoria cuyas señales de entrada de excitación controlan el
estado del dispositivo.
– Mientras que un Flip-Flop difiere de un latch por el hecho de que tiene una señal de control
llamada reloj. La señal de reloj emite una instrucción al Flip-Flop permitiéndole cambiar de
estado de acuerdo con las señales de entrada de excitación.
– Un Latch cambia de estado de inmediato, según sus señales de excitación de entrada, mien-
tras que un Flip-Flop espera la señal de su reloj (Flanco de subida o Flanco de bajada) antes
de cambiar de estado.
Señal de control Latch

Señal de control Flip-Flop (Reloj)

23
13 [2] Capítulo 9 - Ejercicio 10
• ¿Qué se quiere decir cuando decimos que un contador es preestablecido (pressetable)?.

• Solución:

– Los contadores que tienen la capacidad de comenzar a contar desde cualquier estado deseado
se denominan contadores preestablecidos o programables.
– Los contadores ascendentes generalmente comienzan la secuencia de conteo desde el estado
00...0 mientras que los contadores descendentes comienzan desde el estado 11...1. Esto se
logra aplicando un pulso momentáneo a todas las entradas CLEAR de los fli-flop’s antes de
que comience la operación de conteo. También se puede hacer un contador para comenzar a
contar en cualquier estado deseado mediante el uso de circuitos lógicos apropiados.

24
14 [6] Cap.5-Ejercicio 12
Determine la cantidad de compuertas necesarias para implementar un "n-bit carry-lookahead" Use com-
puertas AND, OR y XOR con cualquier cantidad de entradas.
SOLUCIÓN

• En un sumador completo donde ci es el bit de acarreo de entrada, xi y yi son los bits de entrada y
ci+1 es el bit de acarreo de salida. La función de ejeución para la etapa i se puede expresar como:

ci+1 = xi yi + xi ci + yi ci (1)

• Se puede factorizar esta expresión como:

ci+1 = xi yi + (xi + yi )ci (2)

• Se puede escribir como:

ci+1 = gi + pi ci (3)

• Dónde
g i = x i yi (4)

pi = xi + yi (5)

• La función g es igual a 1 cuando ambas entradas xi e yi son iguales a 1. Indidependientemente

del valor del acarreo de entrada a esta etapa, ci . Dado que en esta caso la etapa i esta garantizada
para generar una ejecución, g es llamada función de generacion.La función pi es igual a 1 cuando
al menos una de las entradas xi y yi es igual a 1. En este caso se produce un acarreo de salida si
ci =1. El efecto es que el acarreo de entrada es propagado a través de la etapa i, por lo tanto pi se
llama función propagadora.

• La expansión de la ecuación 3 enterminos de la etapa i − 1 da

ci+1 = gi + pi (gi−1 + pi ci ) = gi + pi gi−1 + pi pi ci (6)

• La misma expansión para otras etapas, que termina en la etapa 0, da

ci+1 = gi + pi gi−1 + pi pi−1 gi−2 + ... + pi pi−1 ...p2 p1 g0 + pi pi−1 ...p1 p0 c0 (7)

• La ecuación 7 representa un circuito AND-OR de dos niveles en el que ci+1 se evalua muy rapi-
damente. Un sumador basado en esta expresión se llama "n-bit carry-lookahead".

• Para cada ci requiere i compuertas AND y una compuerta OR. Por lo tanto para determinar todas
las señales ci se necesita la cantidad de puertas que muestra la ecuación 8
n
X (n2 + 3n)
(i + 1) = (8)
2
i=1

25
 • Además, se necesita 3n compuertas para generar todas las funciones g, p y s. Por lo tanto se
necesita el total de compuertas que indica la ecuación 9

(n2 + 9n)
(9)
2

15 [6] Cap.7-Ejercicio 16
diseñe un contador de tres bits hacia up/down usando flip flops T. Debe incluir una entrada de control
llamada Up/down. Si Up/down = 0, el circuito debería comportarse como un contador ascendente. Si
Up/down =, entonces el circuito debería comportarse como un contador descendente
SOLUCIÓN

1 T Q T Q T Q
Q0 0 Q1 0 Q2

1 1
Clock Q Q Q

U p/Down

26
16 [6] Capítulo 8-Ejercicio 21
Repetir el problema 20 utilizando flip flops JK
SOLUCIÓN

• La tabla de exitación para flip flops JK.

Estado presente Entradas del Flip-flop Salidas

y1 y0 J1 K1 J0 K0 z 1 z0
0 0 1 d 0 d 0 0
1 0 d 1 1 d 1 0
0 1 1 d d 0 0 1
1 1 d 1 d 1 1 1

• Las entradas del flip-flop son T1 =1 y T2 = y1 .

1 J Q J Q

K Q K Q

z1 z0

27
17 [6] Capítulo 9-Ejercicio 12
Encuentre la implementacion POS sin costo mínimo de la función

F (x1 , x2 , x3 , x4 ) = Σ(0, 2, 3, 7, 10) + D(5, 13, 15)

SOLUCIÓN

• El mapa de Karnaugh para la función se muestra a continuación

• Mapas de Karnaugh :

cd
00 01 11 10
ab
00 0 1 0 0

01 1 X 0 1

11 1 X X 1

10 1 1 1 0

Donde a=x1 , b=x2 , c=x3 , d=x4

De esta forma
f = (x1 + x2 + x4 )(x1 + x3 + x4 )(x1 + x2 +
x3 )(x2 + x3 + x4 )

18 [2] Capítulo 9-Ejercicio 9

Funcionamiento de un reloj digital

• El funcionamiento de un reloj digital empieza desde los impulsos mandados por la fuente de en-
ergía a la base de tiempos. Estos impulsos hacen que la base genere vibraciones periódicas a una
frecuencia de 1 Hz para poder emitirlas casa segundo (si se necesitan vibraciones por cada décimas
de segundo se debe generar una frecuencia 10 Hz).
Esta frecuencia pasa al contador, el cual sabe exactamente cuántas vibraciones equivalen a un
segundo y las va acumulando hasta llegar a 60, es ahí cuando el contador de minutos se activa y
empieza a acumular hasta llegar a 60 igualmente y posteriormente se activará un tercer contador
que lo mismo hacer con las horas pero llegaría hasta 12 o 24. Cada conteo se va mostrando en
un módulo de presentación en el que se puede ver mejor el conteo de segundos, minutos y horas
mediante la pantalla o display.
Un ejemplo más claro de las vibraciones de la base de tiempos son los relojes de cuarzo. Cuando el
cuarzo recibe los impulsos de la fuente de energía o alimentación, vibra 32.786 veces por segundo.
Así el contador va detectando los segundos según esta frecuencia.

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Un reloj despertador digital tiene el mismo funcionamiento y simplemente tiene un sensor adi-
cional que se acciona cuando se igualan las horas (la hora que emite el reloj con la hora que se
programa) y se desactiva por medio de un control o botón.

Figure 4: Diagrama de bloques del reloj digital

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