ELECTRÓNICA DIGITAL

TRADUCCIÓN DE VIVADO

U2
Elaborado por:
Galván Chávez Daniela

4to Semestre Ingeniería Mecatrónica grupo B

Docente:

Uruapan Michoacán

INTRODUCCIÓN
Este tutorial lo guía a través del flujo de diseño usando el software Xilinx Vivado para crear un
circuito digital simple usando VHDL. Un flujo de diseño típico consiste en crear modelo (s),
crear archivo (s) de restricción de usuario, crear un proyecto Vivado, importar los modelos
creados, asignar archivo (s) de restricción creado, ejecutar opcionalmente simulación de
comportamiento, sintetizar el diseño, implementar el diseño , generando el flujo de bits y,
finalmente, verificando la funcionalidad en el hardware mediante la descarga del archivo de
flujo de bits generado. Pasará por el flujo de diseño típico dirigido a las placas DDR Basys3 y
Nexys4 basadas en Artix-7. El flujo de diseño típico se muestra a continuación. El número en
círculo indica el paso correspondiente en este tutorial.

Figura 1. Un típico diagrama de flujo.

Los objetivos

Después de completar este tutorial, podrás:

• Cree un proyecto de Vivado con el uso de modelos HDL y un dispositivo FPGA específico
ubicado en las placas DDR Basys3 o Nexys4

• Utilice el archivo de restricción de usuario (XDC) proporcionado para restringir las

ubicaciones de los pines.

• Simular el diseño utilizando el simulador XSIM.

• Sintetizar e implementar el diseño.

• Generar el flujo de bits

• Descargar el diseño y verificar la funcionalidad.

Procedimiento

Este tutorial está dividido en pasos que consisten en declaraciones generales que
proporcionan información sobre las instrucciones detalladas que siguen. Siga estas
instrucciones detalladas para avanzar a través del tutorial.

Descripción del diseño

El diseño consta de algunas entradas conectadas directamente a los LED de salida

correspondientes. Otras entradas se operan lógicamente antes de que los resultados se
muestren en los LED restantes, como se muestra en la Figura 2.

Figura 2. Diseño completado

Flujo general para este tutorial.

• Crea un proyecto Vivado y analiza los archivos fuente.
• Simular el diseño utilizando el simulador XSIM.
• Sintetizar el diseño.
• Implementar el diseño.
• Realizar la simulación de temporización.
• Verifique la funcionalidad en hardware utilizando la placa DDR Basys3 o Nexys4

Crear un Proyecto Vivado Paso 1

 
1-1. Inicie Vivado y cree un proyecto dirigido al dispositivo xc7a35tcpg236-1 (Basys3) o
xc7a100tcsg324-1 (Nexys4 DDR) y use la VHDL. Utilice los archivos tutorial.vhd y
Nexys4DDR_Master.xdc o Basys3_Master.xdc provistos desde el directorio de fuentes /
tutorial.
1-1-1. Para abrir Vivado, seleccione Inicio> Todos los programas> Herramientas de diseño de
Xilinx> Vivado 2015.1> Vivado 2015.1.
1-1-2. Haga clic en Crear nuevo proyecto para iniciar el asistente. Verá el cuadro de diálogo
Crear un nuevo proyecto Vivado. Haga clic en Siguiente.
1-1-3. Haga clic en el botón Examinar del campo Ubicación del proyecto del formulario Nuevo
proyecto, vaya a c: \ xup \ digital y haga clic en Seleccionar.
1-1-4. Introduzca el tutorial en el campo Nombre del proyecto. Asegúrese de que la casilla
Crear subdirectorio del proyecto esté marcada. Haga clic en Siguiente.

  
Figura 3. Nombre del proyecto y entrada de ubicación
1-1-5. Seleccione la opción Proyecto RTL en el formulario Tipo de proyecto y haga clic en
Siguiente.
1-1-6. Seleccione VHDL como el idioma de destino y el idioma del simulador en el formulario
Añadir fuentes.
1-1-7. Haga clic en el botón Green Plus, luego haga clic en el botón Agregar archivos ..., vaya al
directorio c: \ xup \ digital \ sources \ tutorial, seleccione tutorial.vhd, haga clic en Abrir y
verifique que la casilla Copiar archivos de restricciones en proyectos esté marcada . Luego haga
clic en Siguiente.
1-1-8. Haga clic en Siguiente en el formulario Agregar IP existente.
1-1-9. En el formulario Agregar restricciones, haga clic en el botón Verde Plus, luego en el
botón Agregar archivos ..., busque el directorio c: \ xup \ digital \ sources \ tutorial, seleccione
Basys3_Master.xdc (para Basys3) o Nexys4DDR_Master.xdc (para Nexys4 DDR), haga clic en
Abrir y, a continuación, haga clic en Siguiente.
El archivo de restricción XDC asigna las ubicaciones físicas de E / S en FPGA a los interruptores
y los LED ubicados en la placa. Esta información se puede obtener a través del esquema de la
placa o la guía del usuario de la placa.
1-1-10. En el formulario Pieza predeterminada, utilizando la opción Piezas y varios campos
desplegables de la sección Filtro, seleccione la pieza xc7a35tcpg236-1 (para Basy3) o la pieza
xc7a100tcsg324-1 (para Nexys4 DDR). Haga clic en Siguiente.

  
Figura 4. Selección de piezas para Basys3

  
Figura 4. Selección de parte para Nexys4 DDR
1-1-11. Haga clic en Finalizar para crear el proyecto Vivado.
1-1-12. Use el Explorador de Windows y busque en el directorio c: \ xup \ digital \ tutorial.
Usted encontrará que el
Se han creado tutorial.srcs y otros directorios, y el archivo de proyecto tutorial.xpr (Vivado). Se
crean dos subdirectorios, constrs_1 y sources_1, bajo el directorio tutorial.srcs; en el fondo,
debajo de ellos, se colocan los archivos Nexys4DDR_Master.xdc o Basys3_Master.xdc
(restricción) y tutorial.vhd (fuente) copiados, respectivamente.
  
Figura 5. Estructura del directorio generado.
1-2. Abra la fuente tutorial.vhd y analice el contenido.
1-2-1. En el panel Fuentes, haga doble clic en la entrada tutorial.vhd para abrir el archivo en
modo de texto.
El diseño toma la entrada de los interruptores deslizantes 0 a 7 de la placa y alterna los LED en
la placa. Como la lógica combinatoria se inserta entre algunos interruptores, los LED se
encenderán / apagarán dependiendo del patrón de los interruptores. Esta es una
demostración de lógica combinatoria muy básica.

  
Figura 6. Apertura del archivo fuente
1-3. Abra la fuente Basys3_Master.xdc o Nexys4DDR_Master.xdc, analice el contenido y edite
el archivo.
1-3-1. En el panel Fuentes, expanda la carpeta Restricciones y haga doble clic en la entrada
Basys3_Master.xdc (Basys3) o Nexys4DDR_Master.xdc (Nexys4 DDR) para abrir el archivo en
modo texto.
  
Figura 7. Apertura del archivo de restricción
1-3-2. Descomente SW [7: 0] eliminando el signo # o resaltando SW [7: 0] y presionando
CTRL /. Uncomment LED [7: 0]. Los nombres de los pines se deberán cambiar para que
coincidan con los nombres de los pines en el archivo tutorial.vhd.

  
Figura 8. Edición del Basys3 Master XDC

  
Figura 8. Edición del Nexys4 DDR Master XDC
1-3-3. Cambie el nombre de sw [*] a swt [*], y el LED [*] a led [*], ya que los nombres de los
puertos en el modelo son swt y led.
1-3-4. Cierre el archivo Basys3_Master.xdc o el archivo Nexys4DDR_Master.xdc que guarda los
cambios.
1-4. Realizar el análisis de RTL en el archivo de origen.
1-4-1. En el panel Fuentes, seleccione la entrada tutorial.vhd y haga clic en Esquema (es
posible que tenga que expandir la entrada Abrir diseño elaborado) en las tareas de Análisis RTL
del panel Navegador de flujo.
Se muestra una vista lógica del diseño.

  
Figura 9. Una vista lógica del diseño.
Observe que algunas de las entradas del conmutador pasan por las puertas antes de enviarse a
los LED y el resto pasa directamente a los LED como se modela en el archivo.
1-5. Restricciones de E / S
1-5-1. Una vez que se realiza el análisis de RTL, está disponible otro diseño estándar
denominado diseño de planificación de E / S. Haga clic en el botón desplegable y seleccione el
diseño de planificación de E / S.

  
Figura 10. Selección de diseño de planificación de E / S
Observe que la vista Paquete se muestra en el área Vista auxiliar, la pestaña Lista de red RTL
está seleccionada y la pestaña Puertos de E / S se muestra en el área Vista de consola. También
tenga en cuenta que los puertos de diseño (led y swt) se enumeran en la pestaña Puertos de
E / S, y ambos tienen múltiples estándares de E / S.
Mueva el cursor del mouse sobre la vista del paquete, resaltando diferentes pines.
Observe que la vista Paquete se muestra en el área Vista auxiliar, la pestaña Lista de red RTL
está seleccionada y la pestaña Puertos de E / S se muestra en el área Vista de consola. También
tenga en cuenta que los puertos de diseño (led y swt) se enumeran en la pestaña Puertos de
E / S, y ambos tienen múltiples estándares de E / S.
Mueva el cursor del mouse sobre la vista del paquete, resaltando diferentes pines. Observe
que el número de sitio del pin se muestra en la parte inferior de la GUI de Vivado, junto con el
tipo de pin (User IO, GND, VCCO ...) y el banco de E / S al que pertenece.
  

Figura 11. Vista de diseño de planificación de E / S para Basys3

  
Figura 11. Vista de diseño de planificación de E / S para Nexys4 DDR
Puede expandir los puertos led y swt haciendo clic en el cuadro + y observe que led [7: 0] y swt
[7: 0] tienen pines asignados y utilizan el estándar de E / S LVCMOS33. Para cambiar el
Estándar de E / S, debe hacer clic en la E / S estándar del puerto deseado y seleccionar el
Estándar de E / S apropiado. El archivo maestro XDC ya tiene el estándar de E / S correcto al
editar el archivo en los pasos 1-3-3.
  

Figura 12. Pestaña Puertos de E / S para Basys3

  
Figura 12. Pestaña Puertos de E / S para Nexys4 DDR
Los puertos ya tienen asignados los pines. Si desea asignar pines en esta vista, debe hacer clic
en la columna Sitio a lo largo de la fila del puerto deseado para abrir un cuadro desplegable.
Escriba la variable de puerto adecuada para saltar a los pines con esa variable. Desplácese
hacia abajo hasta que vea el nombre de puerto correcto, luego selecciónelo y presione la tecla
Intro para asignar el pin.

   
Figura 13. Asignación de ubicación del pin
También puede asignar el pin seleccionando su entrada en la pestaña Puertos de E / S,
arrastrándolo a la vista Paquete y ubicándolo en la ubicación deseada
También puede asignar el estándar de E / S seleccionando su entrada en la pestaña Puertos de
E / S, seleccionando la pestaña Configurar de la ventana Propiedades del puerto de E / S, y
luego haciendo clic en el botón desplegable del campo Estándar de E / S, seleccionando
LVCMOS33.

  
Figura 14. Asignación de estándar de E / S a través del formulario Propiedades de puerto de E /
S
 
También puede asignar las restricciones de pines y los estándares de E / S mediante los
comandos tcl, escribiendo el comando en la pestaña de la consola Tcl para asignar la ubicación
del pin R13 y la E / S LVCSMOS33 como se muestra a continuación y presionando la tecla Intro
después del comando.
 
set_property -dict {PACKAGE_PIN R13 IOSTANDARD LVCMOS33} [get_ports {swt [7]}];
Simular el diseño utilizando el simulador de XSim, paso 2
 
2-1. Agregue el archivo tutorial_tb.vhd testbench.
2-1-1. Haga clic en Agregar orígenes en las tareas de Project Manager del panel de Flow
Navigator.

  
Figura 15. Añadir fuentes
2-1-2. Seleccione la opción Agregar o Crear orígenes de simulación y haga clic en Siguiente.
  
Figura 16. Selección de la opción Fuentes de simulación
2-1-3. En el formulario Agregar archivos de fuentes, haga clic en el botón verde más y luego
haga clic en el botón Agregar archivos ...
2-1-4. Vaya a la carpeta c: \ xup \ digital \ sources \ tutorial, seleccione tutorial_tb.vhd y haga
clic en Aceptar.
2-1-5. Haga clic en Finalizar.
El archivo tutorial_tb.vhd se agregará al grupo de fuentes de simulación, y tutorial.vhd se
colocará automáticamente en su jerarquía como una instancia tut1.

  
Figura 17. Jerarquía de fuentes de simulación.
2-1-6. Con el Explorador de Windows, verifique que el directorio sim_1 se haya creado al
mismo nivel que los directorios constrs_1 y sources_1 en el directorio tutorial.srcs, y que se
coloque una copia de tutorial_tb.vhd en tutorial.srcs> sim_1> importados> fuentes.
2-1-7. Haga doble clic en tutorial_tb para ver su contenido.
El banco de pruebas VHDL tiene la misma estructura que cualquier código fuente de diseño
VHDL. Hay algunas excepciones que necesitan alguna explicación. Después de las
declaraciones de la biblioteca, tenga en cuenta que la declaración de la entidad se deja vacía
en las líneas 16 y 17. La unidad bajo prueba (UUT, o el código VHDL que se está simulando) se
crea como una declaración de componente de las líneas 20 a 25. Para generar los resultados
esperados Durante la simulación, las líneas 38 a 48 simulan el comportamiento de la UUT. Las
líneas 49 a 52 son la declaración de puerto para el UUT. Las líneas 56 a 86 definen la
generación de estímulos y comparan la salida esperada con la salida UUT. La línea 87 termina
el banco de pruebas.
Para proporcionar comentarios al usuario a través de la ventana de la consola del simulador
Vivado, examine las líneas 74 a 80. Tenga en cuenta que varias líneas se han concatenado en
una línea, separadas por el carácter de final de línea VHDL ";".
2-2. Simule el diseño para 1000 ns usando el simulador XSIM.
2-2-1. Haga clic en Configuración de simulación, seleccione la pestaña Simulación. Cambia el
tiempo de simulación a 1000 ns. Haga clic en Aplicar, luego haga clic en Aceptar.
2-2-2. Seleccione tutorial_tb en el grupo Orígenes de simulación y haga clic en Ejecutar
simulación en el panel Navegador de flujo. Seleccione la opción Ejecutar simulación de
comportamiento.
Se compilarán los archivos de banco de pruebas y fuente y se ejecutará el simulador Vivado
(suponiendo que no haya errores). Verá una salida de simulador similar a la que se muestra a
continuación. Verá resultados coincidentes y no coincidentes del UUT y del procedimiento en
el banco de pruebas. Los desajustes se insertaron deliberadamente para demostrar la
funcionalidad TEXTIO del banco de pruebas VHDL.
  

Figura 18. Salida del simulador.

Verás cuatro v principales vistas: (i) Ámbitos, donde se muestra la jerarquía del banco de
pruebas (en forma contraída), (ii) Objetos, donde se muestran las señales de nivel superior, (iii)
la ventana de la forma de onda y (iv) la consola donde se muestran las actividades de
simulación. Tenga en cuenta que dado que el banco de pruebas utilizado es de
autocomprobación, los resultados se muestran a medida que se ejecuta la simulación.
Observe que el directorio tutorial.sim se crea bajo el directorio tutorial, junto con varios
directorios de nivel inferior.
 
    
Figura 19. Estructura del directorio después de ejecutar la simulación de comportamiento.
Por favor, consulte la siguiente URL:
http://www.xilinx.com/support/documentation/sw_manuals/xilinx2015_1/ug900-vivado-
logicsimulation.pdf para obtener más información sobre el simulador Vivado.
2-2-3. Haga clic en el botón de ajuste de zoom () ubicado a la izquierda de la ventana de la
forma de onda para ver la forma de onda completa.
Observe que la salida cambia cuando cambia la entrada.
2-3. Cambie el formato de visualización si lo desea.
2-3-1. Resalte el interruptor [7: 0] para seleccionarlo. Haga clic derecho para cambiar el radix a
hexadecimal. Deje los radios led_out [7: 0] y led_exp_out [7: 0] en binario, ya que queremos
ver cada bit de salida.
2-4. Agregue más señales para monitorear las señales de nivel inferior y continúe ejecutando la
simulación durante 500 ns.
2-4-1. Expanda la instancia tutorial_tb en la pestaña Instancias y procesos de la ventana de
ámbitos y seleccione la instancia UUT. Los objetos swt [7: 0] y led [7: 0] se mostrarán en la
ventana Objetos.
 
  

Figura 20. Selección de señales de nivel inferior

 
2-4-2. Seleccione swt [7: 0] y led [7: 0] y arrástrelos a la ventana de forma de onda para
monitorear las señales de nivel inferior. También puede agregar las señales haciendo clic
derecho y seleccionando Agregar a la ventana de onda.
Observe que las señales se agregan, pero el contenido no se actualiza.
2-4-3. En la ventana de forma de onda, seleccione 100 ns y escriba más de 500 ns () ya que
queremos
corre por 500 ns adicionales (un total de 600 ns) y pulsa enter o clic (la simulación se ejecutará
por los 500 ns adicionales.
2-4-4. Haga clic en el botón de ajuste de zoom y observe que swt [7: 0] se actualiza del período
de 1000 ns a 1500 ns. Esto se debe a que agregamos 500 ns adicionales del paso anterior.
  

Figura 21. Simulación de carrera para 1500 ns adicionales.

2-4-5. Cierre el simulador seleccionando Archivo> Cerrar simulación en la ventana del
simulador Vivado sin guardar la forma de onda.
Sintetiza el diseño Paso 3
 
3-1. Sintetice el diseño con la herramienta de síntesis de Vivado y analice la salida del Resumen
del proyecto.
3-1-1. Haga clic en Ejecutar síntesis en las tareas de Síntesis del panel de Flow Navigator.
El proceso de síntesis se ejecutará en el archivo tutorial.vhd (y todos sus archivos jerárquicos,
si existen). Cuando se complete el proceso, se mostrará un cuadro de diálogo Síntesis
completada con tres opciones.
3-1-2. Seleccione la opción Abrir diseño sintetizado y haga clic en Aceptar ya que queremos ver
el resultado de la síntesis antes de pasar a la etapa de implementación.
3-1-3. Seleccione la pestaña Resumen del proyecto y comprenda varias ventanas.
 

Figura 22. Vista del resumen del proyecto para Basys3

  

Figura 22. Vista del resumen del proyecto para Nexys4 DDR
Haga clic en los distintos enlaces para ver cuál proporciona información y qué le permite
cambiar la configuración de la síntesis.
3-1-4. Haga clic en el enlace Mostrar gráfico en la pestaña Resumen del proyecto.
Tenga en cuenta que se estima que se utilizan tres LUT y 16 IO (8 entradas y 8 salidas).
 

   
Figura 23. Resumen de estimación de utilización de recursos
3-1-5. Haga clic en Esquema en las tareas Diseño sintetizado de Tareas de síntesis del panel
Navegador de flujo para ver el diseño sintetizado en vista esquemática.
   

Figura 24. Vista esquemática del diseño sintetizado.

Observe que IBUF y OBUF se crean instancias automáticamente (se agregan) al diseño a
medida que la entrada y la salida se almacenan en búfer. Las compuertas lógicas se
implementan en LUTs (1 entrada, listada como LUT1, 2 entrada listada como LUT2, y 3 entrada
listada como LUT3). Cinco puertas en la salida del análisis RTL se asignan a cuatro LUT en la
salida sintetizada.
Usando el Explorador de Windows, verifique que el directorio tutorial.runs se haya creado en
el tutorial. Bajo el directorio de ejecución, se crea el directorio synth_1 que contiene varios
subdirectorios temporales junto con el Archivo de punto de verificación de Vivado
(tutorial.dcp).
 
   
Figura 25. Estructura del directorio después de sintetizar el diseño.
Implementar el Paso de Diseño 4
 
4-1. Implemente el diseño con la configuración de implementación predeterminada de Vivado
y analice la salida del Resumen del proyecto.
4-1-1. Seleccione el tutorial en el grupo Fuentes de diseño y haga clic en Ejecutar
implementación en las tareas de Implementación del panel de Flow Navigator.
El proceso de implementación se ejecutará en el diseño sintetizado. Cuando se complete el
proceso, se mostrará un cuadro de diálogo Implementación completa con tres opciones.
4-1-2. Seleccione Abrir diseño implementado y haga clic en Aceptar, ya que queremos ver el
resultado de la implementación antes de pasar a la etapa de generación de flujo de bits.
4-1-3. Haga clic en Sí para cerrar el diseño sintetizado.
El diseño implementado será abierto. Haga clic en Aceptar para ver la vista del dispositivo.
4-1-4. Selecciona el pro Haga clic en la pestaña Resumen y observe los resultados.
Observe que la utilización de recursos se muestra en el formulario de Gráfico, ya que fue el
último tipo de vista utilizado para ver el resultado de la síntesis. Para ver la utilización real de
los recursos en el formulario tabular, seleccione Mostrar tabla. Tenga en cuenta que tres LUTs
y 16 IOs. Además, como no se definieron restricciones de tiempo para este diseño, no se pudo
realizar el análisis de tiempo.
   
 Figura 26. Resultados de la implementación para Basys3

 
Figura 26. Resultados de la implementación para Nexys4 DDR
Usando el Explorador de Windows, verifique que el directorio impl_1 se cree al mismo nivel
que synth_1 en el directorio tutorial_runs. El directorio impl_1 contiene varios archivos,
incluidos varios archivos de informe (* .RPT).
 
Realizar la simulación de tiempo Paso 5
 
5-1. Ejecutar la simulación de tiempo.
5-1-1. Haga clic en Ejecutar simulación en Simulación en el panel de Flow Navigator.
5-1-2. Haga clic en Ejecutar proceso de simulación de tiempo de implementación posterior
para ejecutar la simulación en el diseño implementado.
Las ventanas del simulador aparecerán como se ven durante la simulación de
comportamiento.
Usando el Explorador de Windows, verifique que el directorio impl sea creado bajo sim_1 que
está bajo el directorio tutorial.sim. El directorio impl contiene archivos generados para
ejecutar la simulación de tiempo.
5-1-3. Haga clic en el botón Ajustar zoom para ver la ventana de la forma de onda de 0 a 1000
ns.
5-1-4. Haga clic izquierdo en 110 ns (donde la entrada del interruptor cambia a 0000010b.
Haga clic en el botón Agregar marcador).
5-1-5. Arrastre el marcador a donde cambian los leds (en la marca de 114 ns).
5-1-6. Haga clic en el botón Agregar marcador nuevamente y desplácese a donde led_exp_out
cambia (180 ns).
 
  

Figura 27. Salida de simulación de temporización.

Observe que monitoreamos la salida esperada del led a 10 ns después de que se cambia la
entrada (vea el banco de pruebas).
5-1-7. Cierre el simulador seleccionando Archivo> Cerrar simulación sin guardar ningún
cambio.
Generar el flujo de bits y verificar la funcionalidad Paso 6
 
6-1. Asegúrese de que el puente de la fuente de alimentación esté configurado en USB.
Conecte la placa y enciéndala. Genere el flujo de bits, abra una sesión de hardware y programe
el FPGA.
6-1-1. Asegúrese de que el puente de la fuente de alimentación esté configurado en USB y que
el cable Micro-USB provisto esté conectado entre la placa y la PC. Tenga en cuenta que no es
necesario que conecte la toma de alimentación y que la placa se puede alimentar y configurar
solo a través de USB.
  

Figura 28. Configuración de la placa para DDR Nexys4

  

Figura 28. Configuración de tablas para Basys3

6-1-2. Encienda el interruptor en el tablero.
6-1-3. Haga clic en la entrada Generar flujo de bits en las tareas Programa y Depurar del panel
de Flow Navigator.
El proceso de generación de bitstream se ejecutará en el diseño implementado. Cuando se
complete el proceso, se mostrará un cuadro de diálogo de generación de Bitstream
completada con tres opciones.
Este proceso tendrá un archivo tutorial.bit generado en el directorio impl_1 que se generó en
el directorio tutorial.runs.
6-1-4. Seleccione la opción Abrir administrador de hardware y haga clic en Aceptar.
Se abrirá la ventana del administrador de hardware que indica el estado "desconectado".
6-1-5. Haga clic en el enlace Abrir objetivo.

  
Figura 29. Apertura de nuevo objetivo de hardware
6-1-6. En el menú desplegable, haga clic en Conectar automáticamente.
El estado de la sesión de hardware cambia de Desconectado al nombre del servidor y el
dispositivo está resaltado. También tenga en cuenta que el estado indica que no está
programado.
    
Figura 30. Sesión de hardware abierta para el DDR Nexys4

  
Figura 30. Sesión de hardware abierta para el Basys3
6-1-7. Seleccione el dispositivo y verifique que lab1.bit esté seleccionado como el archivo de
programación en la pestaña General.
  

Figura 31. Archivo de programación.

6-1-8. Haga clic en el dispositivo de Programa> XC7A100T_0 o en el enlace XC7A35T_0 en la
barra de información verde para programar el dispositivo FPGA de destino.
Otra forma es hacer clic derecho en el dispositivo y seleccionar Dispositivo del programa ...

  
Figura 32. Seleccionando para programar el FPGA.
6-1-9. Haga clic en Programa para programar el FPGA.
La luz DONE se encenderá cuando el dispositivo esté programado. Es posible que vea algunos
otros LED encendidos dependiendo de las posiciones del interruptor.
6-1-10. Verifique la funcionalidad girando los interruptores y observando la salida en los LED.
6-1-11. Cierre la sesión de hardware seleccionando Archivo> Cerrar Administrador de
hardware.
6-1-12. Haga clic en OK para cerrar la sesión.
6-1-13. Cuando esté satisfecho, apague el tablero.
6-1-14. Cierre el programa Vivado seleccionando Archivo> Salir.

Conclusión
La herramienta de software Vivado se puede utilizar para realizar un flujo de diseño
completo. El proyecto se creó utilizando los archivos de origen suministrados (modelo
HDL y archivo de restricción del usuario). Se realizó una simulación de
comportamiento para verificar la funcionalidad del modelo. El modelo se sintetizó,
implementó y se generó un flujo de bits. La funcionalidad se verificó en hardware
utilizando el flujo de bits generado.