UNIVERSIDAD NACIONAL

MAYOR DE SAN MARCOS

FACULTAD DE INGENIERÍA ELECTRÓNICA,

ELÉCTRICA Y TELECOMUNICACIONES

Curso:
SISTEMAS DIGITALES
Tema:
INFORME PREVIO
Biestables asíncronos y sincronos
Profesor:

ING. Utrilla Salazar Dario

Alumna:

LIMA – PERU

INFORME PREVIO Nº 1

I. INTRODUCCIÓN
En el presente laboratorio, se desarrollara el análisis funcional de los biestables
asincronos (Latchs) y Sincronos (Flip Flops); los cuales representan los dispositivos
fundamentales para el diseño de registros, Contadores, Maquinas de estados,
memorias y todo circuito secuencial.

II. OBJETIVOS
1. OBJETIVOS GENERALES
 Implementar los circuitos biestables asincronos (Latch) y sincronos (Flip
Flop), utilizando puertas lógicas.
 La visualización del funcionamiento de cada una de los biestables (Latchs
y Flip Flops.) utilizando leds en las salidas.
 Implementar circuitos básicos con biestables.
2. OBJETIVOS ESPECIFICOS
Para cada función lógica implementar con circuitos integrados de tecnología TTL
(Serie 74). Buscar las referencias correspondientes en los manuales adecuados.
Se implementará como entradas lógicas DIPSWITCHs y como salidas lógicas LEDs.
(Ver en el marco teórico del presente documento sus circuitos eléctricos).
Implementar cada circuito en prothoboard, analizar su funcionamiento y luego
construya las tablas de verdad de los circuitos.

III. RESUMEN
Como primer paso para el desarrollo del presente laboratorio se debe consultar
los manuales correspondientes para cada objetivo. Luego se debe analizar los
circuitos en forma teórica y luego simularlos con algún software especializado y
depurar los errores. Por último se implementa el circuito con los circuitos
integrados realizando conjuntamente pruebas individuales de su funcionamiento
y al terminar dicho proceso se procede a hacer las pruebas y desarrollar las
tablas de estados o construir los diagramas de tiempo.

IV. MARCO TEORICO

SISTEMAS SECUENCIALES SÍNCRONOS
Según la forma de realizar el elemento de memoria nos podemos encontrar distintos
tipos de sistemas secuenciales, principalmente dos:
 Sistemas Secuenciales Síncronos
En los que su comportamiento puede definirse en instantes de discretos de
tiempo, se necesita una sincronización de los elementos del sistema mediante una
 señal de reloj, que no es más que un tren de pulsos periódico. Las variables
internas no cambian hasta que no llega un pulso del reloj.
 Sistemas Secuenciales Asíncronos
Actúan de forma continua en el tiempo, un cambio de las entradas provoca
cambios en las variables internas sin esperar a la intervención de un reloj. Son
sistemas más difíciles de diseñar. El cambio de las variables internas se puede
producir de dos maneras en un sistema secuencial síncrono:
 Por niveles
Cuando permiten que las variables de entrada actúen sobre el sistema en el
instante en el que la señal de reloj toma un determinado nivel lógico (0 ó 1).
 Por flancos, o cambios de nivel
Cuando la acción de las variables de entrada sobre el sistema se produce cuando
ocurre un flanco activo del reloj. Este flanco activo puede ser de subida (cambio de
0 a 1) o de bajada (cambio de 1 a 0).
El elemento de memoria básico de los circuitos secuenciales síncronos es el biestable.
Almacena el estado 0 ó el estado 1, y de ahí su nombre, tienen dos estados estables de
funcionamiento. También se les suele conocer como FLIP-FLOPS. Fundamentos de
Computadores. Sistemas Secuenciales. T7-4 TIPOS DE BIESTABLES

V. CUESTIONARIO

1. Describir el concepto de Biestable Asíncrono, analice su funcionamiento y

mencione los tipos de latches.

BIESTABLE: Que tiene dos estados estables. Los flip-flops y los latches son
multivibradores biestables.

BIESTABLE ASÍNCRONO:

LATCH:
- Es un circuito electrónico biestable asíncrono usado para almacenar
información en sistemas lógicos digitales.
- Un latch puede almacenar un bit de información, asimismo los latches se
pueden agrupar de tal manera que logren almacenar más de 1 bit.
- Los latches son dispositivos biestables asíncronos que no tienen entrada de
reloj y cuyo cambio en los estados de salida es función del estado presente en
las entradas y de los estados previos en las salidas (retroalimentación).
- Los latches a diferencia de los flip-flops no necesitan una señal de reloj para su
funcionamiento.

TIPOS DE LATCH:
 LATCH SR
R y S representan los estados 'reset' y 'set' respectivamente. El latch es
construido mediante la interconexión retroalimentada de puertas lógicas NOR
(negativo OR), o bien de puertas lógicas NAND (aunque en este caso la tabla
de verdad tiene salida en lógica negativa para evitar la incongruencia de los
datos). El bit almacenado está presente en la salida marcada como Q, y Q´ su
complementación (valor negativo a Q).

LATCH D
El nivel presente en D se almacenará en el latch en el momento en que la
entrada Habilitar,sea activada, generalmente mediante un estado alto, es decir
1.

Al tener dos entradas para el ingreso de datos (EN y D), tenemos 4 posibles
combinaciones (recordando que 2n representa las combinaciones posibles con
datos binarios, donde 'n' representa el número de bits a trabajar). Cada
combinación define el estado presente en Q, de esta manera tenemos la
siguiente tabla de verdad:

2. Describir el concepto de Biestable síncrono, analice su funcionamiento y

describa los tipos de Flip flops convencionales.

BIESTABLE SINCRONO: es un multivibrador capaz de permanecer en uno de dos

estados posibles durante un tiempo indefinido en ausencia de perturbaciones.1
Esta característica es ampliamente utilizada en electrónica digital para memorizar
información. El paso de un estado a otro se realiza variando sus entradas.
Dependiendo del tipo de dichas entradas los biestables se dividen en:
Además de las entradas de control posee una entrada de sincronismo o de reloj.

Flip-Flops

Los circuitos secuenciales son aquellos en los cuales su salida depende de la entrada
presente y pasada. Dentro de estos circuitos se tienen a los Flip-Flops.

Los Flip-Flops son los dispositivos con memoria mas comúnmente utilizados. Sus
características principales son:
 1. Asumen solamente uno de dos posibles estados de salida.
2. Tienen un par de salidas que son complemento una de la otra.
3. Tienen una o mas entradas que pueden causar que el estado del Flip-Flop
cambie.

Flip-Flop S-R  (Set-Reset)

La siguiente figura muestra una forma posible de implementar un Flip-Flop S-R. Utiliza
dos compuertas NOR. S y R son las entradas, mientras que Q y Q’ son las salidas (Q
es generalmente la salida que se busca manipular.)

Como existen varias formas de implementar un Flip-Flop S-R (y en general cualquier

tipo de Flip-Flop) se utilizan diagramas de bloque que representen al Flip-Flop. El
siguiente diagrama de bloque representa un FF S-R. Nótese que ahora, por
convención, Q se encuentra en la parte superior y Q’ en la inferior.

 Para describir el funcionamiento de un FF se utilizan las llamadas Tablas de Estado y

las Ecuaciones Características. La siguiente tabla muestra la tabla de estado para un
FF S-R.

 S R Q Q+
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 -
1 1 1 -

 Como encabezado de las columnas tenemos las entradas S y R, y una de las salidas
Q. La salida Q es la salida que en un tiempo t se puede detectar en el FF, es decir, es
la salida en el tiempo actual. Q+ es la salida en el tiempo   , una vez que se ha
propagado la señal en el circuito (recuerde que los FF tienen un componente de
retroalimentación.) Por lo tanto   , es decir, es la salida que tendrá Q en
el futuro – una vez que se haya realizado la propagación.

 Si analizamos la tabla de estado, vemos que para si S = 0, R = 0 y Q = 0 ó 1, la salida

futura de Q (Q+) será siempre lo que se tenía antes de la propagación. A este estado
(S = 0, R = 0) se le conoce por tanto como estado de memoria.

 Viendo ahora el caso S = 0, R = 1, se aprecia que siempre Q+ = 0 sin importar el valor

de Q antes de la propagación, es decir, se hace un reset de Q. Si por el contrario, se
tiene S = 1, R = 0, entonces Q+ = 1 en ambos casos, por tanto se hace un set de Q.

 Finalmente, nótese que la combinación S = 1, R = 1 no es valida en el FF S-R. La

razón es que dicho estado vuelve inestable al circuito y, como una de las
características de todo FF es que el estado es estable, al usar dicha combinación se
esta violando este principio de los FF.

 Ahora, si se mapea la información de la tabla de estado del FF S-R en un mapa de

Karnaugh, se obtiene la siguiente ecuación característica:   . Esta
ecuación describe también el funcionamiento. Nos dice que Q+ será 1 siempre y
cuando se haga un set del FF o el reset no esta activado y la salida tiene un 1 en ese
momento.

 Flip-Flop T

El Flip-flop T cambia de estado en cada pulso de T. El pulso es un ciclo completo de

cero  a 1. Las siguientes dos figuras muestran el diagrama de bloque y una
implementación del FF T mediante un FF S-R y compuertas adicionales.

Nótese que en la implementación del FF T, las dos entradas del FF S-R están
conectadas a compuertas AND, ambas conectadas a su vez a la entrada T. Además,
la entrada Q esta conectada a R y Q’ a S. Esta conexión es así para permitir que el FF
S-R cambié de estado cada que se le mande un dato a T. Por ejemplo, si Q = 1 en el
tiempo actual, eso significa que Q’ = 0, por lo tanto, al recibir T el valor de 1, se
pasaran los valores de R = 1 y S = 0 al FF S-R, realizando un reset de Q.

 La siguiente tabla muestra el comportamiento del FF T y del FF S-R en cada pulso de
T

 T   S R   Q Q´
0   0 0   0 1
1   1 0   1 0
0   0 0   1 0
1   0 1   0 1
0   0 0   0 1
 1   1 0   1 0

 La tabla de estado para el FF T se presenta a continuación. Es muy sencilla: cuando

T = 0 el estado de Q no cambia, es decir Q = Q+ (estado de memoria), cuando T =
1,  Q es complementada y, por lo tanto, Q+ = Q’.

 Tabla de estado para el FF T

T Q Q+
0 0 0
0 1 1
1 0 1
1 1 0

 De la tabla de estado anterior, se obtiene la siguiente ecuación característica para el

FF T

Q+ = T ’Q + TQ´ = T Å Q

Ahora bien, analicemos un poco más el comportamiento del FF T y tratemos de

responder la siguiente pregunta: ¿Qué pasa si T=1 por mucho tiempo?

Los valores de S y R cambiarían constantemente de la siguiente manera:

S =   0-> 1 -> 0 -> 1

R=    1-> 0 ->1 -> 0

es decir, el FF empezaría a oscilar y por tanto no mantendría el estado (inestable.) Por

lo tanto, la mayoría de los FF utilizan un reloj para determinar en que momento se
tomará en cuenta el valor que se encuentre en la entrada del FF. La siguiente figura
muestra un FF T con reloj (CK)

                                          

Nótese que la entrada marcada como CK tiene un

círculo. Este círculo indica que el FF tomará en
cuenta la entrada del FF cuando el pulso del reloj
sea cero (0). Si es uno (1), la entrada no será
tomada en cuenta.

 Flip-Flop   J-K

 El flip-flop J-K es una mezcla entre el flip-flop S-R y el flip-flop T. Esto ocurre de la
siguiente manera:
 En J=1, K=1  actúa como Flip-flop T
De otra forma, actúa como flip-flop S-R

El siguiente diagrama de bloque es el perteneciente el FF J-K

Una implementación tentativa de un FF J-K a partir de un FF S-R sin reloj es la

siguiente:

La tabla de estado aparece a continuación. Note que es muy parecida a la del FF S-R
solo que ahora los estados de J=1 y K=1 sí son validos.

Tabla de estado del FF J-K

J K Q Q+
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0

 
De la tabla anterior se obtiene la siguiente ecuación característica mediante mapas de
Karnaugh:   . Este flip-flop es uno de los más comunes con reloj. El
siguiente diagrama lo muestra con  entrada para reloj:

Flip-Flop D (Delay)

El flip-flop D  es uno de los FF más sencillos. Su función es dejar pasar lo que entra
por D, a la salida Q, después de un pulso del reloj. Es, junto con el FF J-K, uno de los
flip-flops mas comunes con reloj. Su tabla de estado se muestra a continuación:

 D Q Q+
0 0 0
0 1 0
1 0 1
1 1 1

 De la tabla se infiere que la ecuación característica para el FF D es: Q+= D. El

siguiente diagrama de bloques representa este flip-flop.  

3. De los manuales tecnicos obtener los IC TTL y CMOS; que

realizan la funcion de match y Flip Flops, analice su tabla de
verdad y funcionamiento.
De los manuales tecnicos, se obtuvieron los siguientes flip flops:

a) El 7473 y el 74HC73 tienen la misma

representación, poseen una salida a reset y se
activan en flanco de ajada
2

4 15
S

J Q
1
CLK
16 14
K Q
R
3
b) El 74HC76 o tamien se encontro el 74ls76 y 7476 son los slip flor
comerciales, con dos salidas de reset y clear, se activan en flanco de
bajada.

U4
c) El 74HC78 se comporta como un flip flop JK 3
J0 Q0
13
doble con un clock comun y un master reset 14
10
K0 Q0
12
8
J1 Q1
comun, y dos salidas para los dos set 7
K1 Q1
9

diferentes. Se lo puede usar para implementar 1

2
CLK un
S0
master-slave. Se activan en flanco de bajada. 6
5
S1
MR
74LS78

d) El 7472 o 74HC72 se comporta como un flip U1

13
flop triple con entradas J y K independientes, 3 8

S
J1 Q
4
posee un reset comun y un set comun, tambien 5
J2
J3

comparten el mismo clock. Se activan en flanco 12

CLK de
bajada. 9
10
K1
K2
11 6
K3 Q

R
2
7472

U2:A
74107

e) El 74107 o 74HC107 se comporta como un flip 1

J Q
3

flop JK con una salida para reset, se activa en 12

CLK
flanco de bajada. 4 2
K Q

R
13
U3:A

4
3 5
S
J Q

f) El 74ALS112, 741LS12, 74HC112 o 74S112 se 1

CLK

comporta como un flip flop JK con dos salidas 2

K Q
6
R

para reset y set, se activa en flanco de bajada.

15

74HC112
4

g) El 74LS113, 74S113 o 74ALS113 se comporta como 3 5

S

J Q
un flip flop JK con una salida para set, se activa en 1
CLK
flanco de bajada. 2 6
K Q

U4:A
74LS113

U5
3 5
1J 1Q
h) El 74S114, 74ALS114 o 74LS114 se comporta como 2
4
1K
1S 1Q
6

un flip flop doble con clock comun, posee una enttrada 11

12
2J
2K
2Q
9

10 8
comun para reset y dos diferentes de set. Tienen 2S 2Q
1
salidas independientes y se activan en flanco de 13
MR
CLK

bajada. 74LS114

U6:A
5

2 6
S

J Q
4
CLK
3 7
K Q
R
1

74LS109
 i) El 7479, 74ALS109, 74F109, 74HC109 o 74LS109 se comporta como
un flip flop JK con dos entradas para reset y set, se activan en flanco de
subida.

U7

13
3 8
j) El 7470 se comporta como un flip flop JK con

S
J1 Q
4
J2
5
J
entradas JK, tambien poseen dos entradas J y K 12
CLK

diferentes, se activan en flanco de subiday tiene dos 10

11
K1
K2
entradas para reset y set. 9
K Q
6

R
2
7470

4. Cual es la diferencia principal entre un latch y el Flip Flop.

La diferencia principal es que en un circuito latch, las salidas de este circuito solo
dependen del nivel de las entradas, ademas estas salidas corresponden
directamente de una combinacion de las entradas a otra, sin diferenciar el estado
siguiente; mientras que en un flip flop, las salidas de este dispositivo depende de las
entradas y de una entrada de reloj, sus entradas son secuenciales, corresponden de
un estado a otro obedeciendo cierta secuencia, la cual lo estable el clock o tren de
pulsos.

5. Analice el funcionamiento del Flip Flop Maestro-Esclavo;

investigar sus ventajas.
Un biestable maestro-esclavo está formado por varias compuertas y flips-flops
conectados de manera que se usa el pulso completo de reloj (tiempo que el reloj está
a nivel alto) para transmitir el dato de la entrada a la salida.

Esquema del slip

flor maestro-esclavo

La señal de reloj controla el maestro, se invierte y controla el esclavo. Así, cuando

CLK=1 (reloj alto) el maestro registra los datos presente en las entradas RS,
permaneciendo inhibido el esclavo, por lo que no hay transferencia de información al
mismo. Con el reloj en nivel bajo (CLK=0) el maestro se inhibe, no hay modificaciones
en sus salidas, y éstas actúan como entradas al esclavo, transfiriéndose su estado a la
salida del mismo. O sea, la entrada sólo se transfiere a la salida cuando ha
terminado el pulso (como si fuera disparado por un flanco de bajada), pero se pueden
detectar los cambios producidos en la entrada mientras que CLK=1.
6. Describir las caracteristicas de disparo de Flip Flops por
pulso y por flanco.
Existen dos modos de activar un flip flop, por nivel o pulso, y por flanco.
En un flip flop activado por nivel, los cambios que se produzcan en las entradas de
información se realizan cada vez que el nivel de la entrada de reloj este en alto o en
bajo; bajo estas circunstancias se produce el cambio en los estados del flip flop. Ahora,
un flip flop activado por flanco se caracteriza porque la salida del dispositivo cambia
cada vez que la señal de reloj esta alcanzando el nivel alto (flanco de subida), o cuando
este alcanzando el nivel bajo (flanco de bajada), es decir, el cambio de los estados se
realiza cada vez que ocurre un cambio en la onda cuadrada de sincronismo, ya sea el
paso de nivel alto a bajo (flanco de bajada) o el paso de nivel bajo a alto (flanco de
subida). Esta forma de control soluciona el prolema del tiempo de duracion del nivel y
nos permite traajar a mayores velocidades.

Modo de activación por flancos

Modo de activación por niveles

7. Utilizando Flip Flop J-K, desarrollar los circuitos para
convertir a :
Flip Flop R-S. Flip Flop D.
Flip Flop T.

a) FLIP FLOP R-S.

J K Qn Qn+1 S R
0 0 0 0 0 X
0 0 1 1 X 0
0 1 0 0 0 X
0 1 1 0 0 1
1 0 0 1 1 0
1 0 1 1 X 0
1 1 0 1 1 0
1 1 1 0 0 1
 El circuito queda como:
S=J Q̄n y
R=KQ n
b) FLIP FLOP D.
J K Qn Qn+1 D
0 0 0 0 0
0 0 1 1 1
0 1 0 0 0
0 1 1 0 0
1 0 0 1 1
1 0 1 1 1
1 1 0 1 1
1 1 1 0 0

El circuito queda como:

D=J Q̄n + K̄ Qn
c) FLIP FLOP T.
J K Qn Qn+1 T
0 0 0 0 0
0 0 1 1 0
0 1 0 0 0
0 1 1 0 1
1 0 0 1 1
1 0 1 1 0
1 1 0 1 1
1 1 1 0 1

El circuito queda como:

T =J Q̄ n +KQ n