Informe de laboratorio # III:

Memoria RAM
Miguel Ángel Castellanos Gabriel Fernando Suárez G.
Programa de Ingeniería de sistemas Programa de Ingeniería
VI semestre V semestre
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Abstract- En este informe de laboratorio se expone la elaboración, el desarrollo y el resultado de la construcción de dos
memorias RAM estáticas sincrónicos (SRAM) por medio de circuitos digitales, la cual una consta de 8 x 1 bits expuesta en
un software de simulación proteus y la otra de 2 x 1 bits expuesta de forma física en una protoboard. La cual estas dos
memorias (SRAM) constan principalmente de la utilización de flip flops D además de compuertas lógicas como NOT, AND,
BUFFER TRIESTADOS y un OSCILADOR BIESTABLE la cual por medio de un circuito dedicado a el oscilador se
encargará de simular de salida la frecuencia de un reloj de un sistema; además de la utilización de la conceptualización del
funcionamiento de la memoria (SRAM) y sus mecanismos para poder guardar y leer la información de manera no
permanente. Todo esto con el objetivo de que sin importar la cantidad de celdas de memoria posibles, la funcionalidad de
los dos ejercicios sea de la lectura y escritura de un bit de información por medio de direccionamiento de memoria

Palabras clave-- Memoria RAM, Memoria RAM sincrónico, SRAM, escritura, lectura, computación, direccionamiento de
memoria, compuertas lógicas, buffer triestados, Oscilador biestable, frecuencia de reloj.

por el reloj de un sistemas, la cual por medio de un oscilador

I. INTRODUCCIÓN biestable se encargará de simular dicho sistema.
Para poder observar y evaluar el funcionamiento de la memoria
La memoria RAM o más conocido como memoria de acceso ram estático sincrónico (SRAM sincronico) este laboratorio
aleatorio (Random Access Memory,) “RAM” se encarga plantea la construcción de dos memorias SRAM sincrónicos de
de almacenar todas las instrucciones que manda la unidad 8 x1 bits y otra de 2 X 1 bits el cual mediante la interconexión
central de procesamiento, este tipo de memoria se utiliza más de un conjunto de compuertas AND, NOT Además de flip-flops
que todo en computadoras o dispositivos las cuales haga uso de D, un reloj y un BUFFER TRI ESTADOS asociados permitan
un software u aplicación digital. la denominación (acceso leer y escribir un bit de información mediante el
aleatorio) o (Random Access) se debe a que su funcionalidad es direccionamiento de memoria.
el de leer y escribir en una posición de memoria aleatoria “sin
seguir un orden de acceso secuencial” con un periodo de tiempo
de espera determinado, actualmente se manejan dos tipos de
memoria RAM las cuales son “SRAM” (Static Random
II. MATERIALES YMÉTODOS
Access Memory) y las “DRAM” (Dynamic Random
Access Memory), las cuales las principales características de A. Concepto del funcionamiento de la memoria en la
las “SRAM” esque es un tipo de tecnología digital basada en computación.
semiconductores , la cual sea capaz de mantener los datos,
mientras esta siga siendo alimentada por electricidad a La memoria en la computación es un término para
diferencia de la “DRAM” la cual esta tecnología digital está referirse a aquellos instrumentos digitales que nos
basada en condensadores, las cuales si necesita de un refresco permiten almacenar datos e instrucciones del sistema
dinámico de sus cargas [1]. o programa. Las memorias se componen
El tipo de memoria RAM estática por función expuesto en este principalmente de celdas de memoria las cuales son
documento es el sincrónico la cual se caracteriza espacios en los que se almacena la información que es
principalmente porque todas sus operaciones son controladas leída o escrita por la misma por medio de una
dirección específica, existen tres tipos de memoria en

1
 la computación las cuales son la memoria caché, la almacenados en Q y Q se transfieren a los
memoria principal (RAM Y ROM) y la memoria buses de datos, dejando BL en su valor
secundaria (CD-ROM, DVD) [2], el proceso de la previo, y ajustando BL a través de M1 y M5
funcionalidad de una memoria “lectura y escritura de al 0 lógico. En el caso que el dato contenido
información” es el siguiente: en la memoria fuera 0, se produce el efecto
1. Lectura: contrario: BL será ajustado a 1 y BL a 0.” [1].
3. Escritura:
“Se asume que el contenido de la
memoria es 1, y está almacenado en “El ciclo de escritura se inicia aplicando el
Q. El ciclo de lectura comienza valor a escribir en el bus de datos. Si se trata
cargando los buses de datos con el 1 de escribir un 0, se ajusta, almacena, se activa
lógico, y luego activa WL y los el bus WL, y el dato queda almacenado.” [1].
transistores de control. A continuación, Nota: La anterior información maneja una semántica
los valores almacenados en Q y Q se parecida al uso de los Flip- Flops
transfieren a los buses de datos, Respecto a la frecuencia de reloj y potencia eléctrica
que este necesita, y considerando la memoria (RAM)
dejando BL en su valor previo, y
que abarca este documento es sincrónico (odas las
ajustando BL a través de M1 y M5 al 0
lógico. En el caso que el dato operaciones son controladas por el reloj del
contenido en la memoria fuera 0, se sistema.)el consumo eléctrico varía dependiendo de
la frecuencia con la que accede a una celda de
produce el efecto contrario: BL será
memoria, pero por lo general este tipos de memoria
ajustado a 1 y BL a 0.”[1]
RAM utilizan una frecuencia Baja , del orden de micro
2. Escritura:
Vatios.
“Transfiere un dato ingresado en el registro C. Funcionamiento de la célula de memoria en una
de datos de memoria (MDR), proveniente del memoria (SRAM)
procesador o un dispositivo entrada/salida, a
La célula de memoria es un espacio que tiene toda
la dirección especificada por el registro de
memoria para guardar información del orden de un bit
direcciones de memoria (MAR). La
. la cual al ingresar la información dependiendo del
operación de escritura reemplaza y
tamaño este mismo se crea virtualmente una matriz la
sobrescribe los bits que había originalmente
cual depende del tamaño de la información (bits) y de
en esa dirección de memoria.” [4].
la capacidad de la memoria, la cual de la capacidad de
B. Memoria SRAM
la memoria existen un número finito de direcciones
La memoria Estática (Static Random Access Memory) posibles, la cual esta información posee en cada bit
es una memoria basada en semiconductores, la cual una dirección determinada, en el siguiente FIGURA se
tiene la capacidad de mantener los datos sin la puede observar como se ve una matriz en una memoria
necesidad de tener un circuito de refresco, Estas (SRAM):
memorias son como su nombre lo indica de acceso
aleatorio, lo cual significa que las posiciones en la
memoria pueden ser escritos o leídas en cualquier
orden, un bit de información se termina almacenando
en un Biestable, los circuitos biestables son utilizados
para almacenar información la cual se representan con
un 1 o un 0. Los modos operacionales de una
memoria Ram son tres
1. Reposo:

“Si el bus de control (WL) no está activado,

los transistores de acceso M5 y M6
desconectan la celda de los buses de datos.
Los dos biestables formados por M1 – M4
mantendrán los datos almacenados, en tanto
dure la alimentación eléctrica.”[1].
2. Lectura:

“Se asume que el contenido de la memoria es Figura 1. Matriz virtual de una memoria (SRAM) de
1, y está almacenado en Q. El ciclo de lectura 8 x 6 Bits [4]
comienza cargando los buses de datos con el D. Buffer triestado
1 lógico, y luego activa WL y los transistores
de control. A continuación, los valores

2
 Se caracteriza por poseer una salida con tres estados
posibles, los estados son conocidos como alto
representado con un (1), bajo representado con un cero
y de alta impedancia o Enable para establecer las
salidas del circuito en el estado de alta impedancia,
cuando el circuito está en alta impedancia, la salida se
comporta como si aún no estuviera conectada al
circuito , estos circuitos son diseñados principalmente
de modo que “el retardo de la habilitación de salida ,
de (hi-z) sea a bajo o a alto, sea más largo que el
retardo de des habilitación de salida, bajo o alto hacia
(hi-z)” [5].
El concepto del tercer estado (Hi-Z) es quitar con
totalidad la influencia del dispositivo del resto del
circuito. Si más de un dispositivo está conectado Figura 3. Ejemplo de salida de un Flip Flop D
eléctricamente, poner una salida en Hi-Z el estado es sincronico [2]
de uso frecuente prevenir cortocircuitos (cuando un
dispositivo conduce arriba (1 lógico) contra otro
dispositivo que conduce el punto bajo (0 lógico).
A continuación, se muestra el esquema lógico de un
Buffer Tri-estado:

Figura 4. Tabla de verdad de un Flip Flop D

F. Proteus 8 profesional.

Es un software de modelamiento de circuitos la cual

permite por medio de esquemas lógicos ver el
comportamiento de un circuito sin siquiera tener que
fabricarlo, nos servirá para poder ver de qué manera
podemos probar un esquema lógico la cual nos de un
sumador de cuatro bits tomando en cuenta los
Figura 2. tabla de verdad de un Buffer tri estado y su conectores lógicos.
representación lógica.
E. Flip flop D G. Reloj

“El "flip-flop" tipo D, sigue a la entrada, haciendo El reloj es un circuito la cual su parte principal es un
transiciones que coinciden con las de la entrada. El oscilador biestable, la cual su salida es una frecuencia
término "D", significa dato; este "flip-flop" almacena que dependiendo de un potenciómetro esta frecuencia
el valor que está en la línea de datos. Se puede puede ser bastante alta o baja, es utilizado una
considerar como una celda básica de memoria. Un frecuencia de reloj ya que el tipo de memoria (SRAM)
"flip-flop" D, se puede hacer con un "flip-flop" del cual está basado este informe es sincrónico. A
"set/reset", uniendo la salida set (estado alto) con la continuación, se muestra una simulación de este en un
salida reset (estado bajo), a través de un inversor. El software de simulación llamado proteus utilizando un
resultado se puede sincronizar.” [3] Oscilador Biestable (N555):

3
 - 1 buffer triestado (74125)

- 1 dip-switch (3 posiciones)

- 1 dip-switch (8 posiciones)

- 1 LED

- 4 resistencias de 1k ohm

- Alambre de cobre (cable utp)

2. Memoria Ram (8 direcciones)

Figura 5 Simulación de un circuito que conforma la señal de un Nota--para el de 8 direcciones fue simulado
reloj de un sistema por ende no se hizo uso de una protoboard,
pinzas, alambre de cobre y pinzas.
III. DESARROLLO DEL
LABORATORIO - 6 compuertas AND (7408)

A. Diseño de la memoria Ram

- 2 compuerta NOT (7406)

Para el diseño de la memoria Ram se necesito de ayuda

- 1 reloj
conceptual sobre el uso de los materiales utilizados en
el circuito además de como una memoria RAM
estática almacena la información de entrada en cada - 4 flip-flop D (7474)
una de sus células de memoria. Principalmente se
utilizó de un diagrama lógico para almacenar un bit, la - 4 buffer triestado (74125)
cual tenía como funcionalidad verificar en qué
momentos dependiendo de las operaciones que hagan
las compuertas lógicas,el circuito leía o escribía la - 1 dip-switch (3 posiciones)
información en la memoria RAM por medio de la
utilización de un Flip Flop D y un buffer triestado, de - 1 dip-switch (8 posiciones)
paso se utilizó el programa proteus la cual nos ayudaba
a verificar y evaluar el correcto funcionamiento de
- 1 LED’S
este. También cabe recalcar que este diagrama lógico
fue implementado para guardar y leer un bit de
información en dos y ocho direcciones disponibles. - 6 resistencias de (1k ohm)

B. Lista de materiales. 3. Reloj

1. Memoria Ram (2 direcciones) - 1 Potenciometro (10K 0hm)

-Protoboard - 1 oscilador biestable (N555)

- 2 compuertas AND (7408) - 1 resistencia (1k Ohm)

- 1 compuerta NOT (7406) - condensador electrolítico ( 100 Uf.

- 1 flip-flop D (7474) C. Diagrama lógico.

- 1 reloj CE (Chip Enable): Habilita o deshabilita el

funcionamiento de la célula de memoria.

4
 - Bit in: En operaciones de escritura, esta entrada 3. Memoria RAM (8 direcciones)
recibe el dato a ser ingresado en la célula de memoria
.
W/R: Selecciona la operación a realizar, escritura
(ALTO) o lectura (BAJO)

CLK: Entrada de reloj

- Bit Out: En operaciones de lectura, accede al bit

almacenado en la célula memoria y lo transmite a la
salida.

1. Celda de memoria RAM (Principal):

Figura 6. Diagrama lógico del almacenado y lectura de 1x

1 bit
Figura 8. Diagrama lógico del almacenado y lectura de 8 x 1
2. Memoria RAM (2 direcciones): bit

D. Simulación.

Para el proceso de simulación se uso un software de simulación

Proteus Professional, la cual por medio de él se pudo verificar
y evaluar el correcto funcionamiento de la Memoria SRAM y
sus diagramas Lógicos.

1. Memoria SRAM (2 x 1 bits)

La Figura 9 muestra la simulación en Proteus 8.8 Professional

de la memoria SRAM de 2 x 1 bits , mediante la interconexión
de las compuertas lógicas, flip flops D con bits de entrada
simulando la escritura y lectura del bit in, el bit in, el reloj
aunque en este caso es asincrónico, y las dos direcciones
posibles con sus respectivas células de memorias,de la Figura
7.

2. Memoria SRAM (8 x 1 bit)

Figura 7. Diagrama lógico del almacenado y lectura de 2 x 1 La Figura 10 muestra la simulación en Proteus 8.8 Professional
bit de la memoria SRAM de 8 x 1 bits, mediante la interconexión

5
de las compuertas lógicas, flip-flops D con bits de entrada en los que se encontraban los datos entrantes al igual que el
simulando la escritura y lectura del bit in, el bit in, el reloj segundo ejercicio de este laboratorio son los siguientes:
aunque en este caso es asincrónico, y las ocho direcciones -W/R: Se coloca en cero la cual simula el modo WRITE, por en
posibles con sus respectivas células de memorias, de la Figura del uno simula el READ.
8. -ClK: Al ser un diagrama lógico simulado, este circuito y/ o
sistema es asincrónico; lo que significa que no depende de la
E. Circuito Digital frecuencia de un reloj, la cual por ende no importa en qué estado
se coloque, para fines prácticos colocamos el número uno.
-Bit in: el estado del bit de entrada al cual queremos guardar es
el uno.
-CE: La dirección al cual queremos almacenar este bit de
entrada es el número 1, lo que significa que quedará
almacenado en la célula de memoria número dos, décimos uno
ya que la nomenclatura computacional a diferencia de la
aritmética convencional las secuencias no comienzan desde uno
sino desde cero.
Por ende, nos muestra el bit de salida (Bit Out) de la Figura 10
que la dirección de memoria la cual quedó almacenado el bit
Figura 9 Montaje de la memoria RAM de 2 x 1 bits
entrante (Bit In) es uno.
Después de haber verificado, pero principalmente evaluados
Para el ensamblaje de este circuito se utilizó como base al este caso en los dos ejercicios de memorias RAM damos como
diagrama lógico de la figura 6, utilizando como entrada el dip- conclusión que en el aspecto de simulación para estas dos
switch de 4 opciones para el dato, W/R y CE de cada celda de memorias RAM es el correcto.
memoria. A adicionalmente la entrada de CLK de cada celda
está conectada al circuito de reloj de la figura 5, y la salida da a
una resistencia y un led que nos muestra lo almacenado en cada
celda de memoria, como se muestra en la figura 9.

IV. RESULTADOS
El funcionamiento de las dos memorias RAM fueron
verificados y evaluados tanto en el simulador como en la
protoboard en el caso de la memoria RAM de (2 x 1 bit).
Partamos analizando el segundo ejercicio de este laboratorio ya
que es netamente simulado, la Figura 12 (memoria RAM de 8
x 1 bits) en donde se colocan los siguientes estados como datos
de entrada: Figura 10 simulación de la Memoria SRAM de 2 bits
-W/R: Se coloca en cero la cual simula el modo WRITE, por
ende, el uno simula el READ.
-ClK: Al ser un diagrama lógico simulado, este circuito y/ o
sistema es asincrónico; lo que significa que no depende de la
frecuencia de un reloj, la cual por ende no importa en qué estado
se coloque, para fines prácticos colocamos el número uno.
-Bit in: el estado del bit de entrada al cual queremos guardar es
el uno.
-CE: La dirección al cual queremos almacenar este bit de
entrada es el número 1, lo que significa que quedará
almacenado en la célula de memoria número dos, décimos uno
ya que la nomenclatura computacional a diferencia de la
aritmética convencional las secuencias no comienzan desde uno
sino desde cero.
Por ende nos muestra el bit de salida (Bit Out) de la Figura 12
que la dirección de memoria la cual quedó almacenado el bit
entrante (Bit In) es uno.
Continuamos analizando el primer ejercicio de este laboratorio
la cual antes de ser implementado de forma digital en una
protoboard, se plasmó en una simulación en el software de
Proteus la cual podemos ver en la Figura 10 la cual los estados Figura 11 Simulación de Memoria Ram de 8 bits

6
Figura 12 datos colocados en la simulación de la memoria RA
de 8 x1 bits

Figura 15. Salida celda 1

Figura 16. Entrada a celda 2 de 0.

Figura 13 Simulación de la memoria RAM de 8 x 1 bits

correspondiendo a los datos de salida (Bit Out)

En cuanto al montaje en la protoboard de la memoria RAM

(2x1) se realizaron dos pruebas para cada celda de memoria
leyendo y mostrando un bit de entrada (0 o 1), verificando que
el bit de entra sea igual al de salida como se puede observar en Figura 17 Salida celda 2.
las siguientes imágenes:

Figura 14. Entrada a celda 1 de 0.

Figura 18. Entrada a celda 1 de 1.

7
 esperado fue óptimo, aunque cabe destacar que la
implementación del primer ejercicio como circuito en una
protoboard nos costó bastantes intentos, al final fue el
representado en las simulaciones, el cual a diferencia del de
anterior es síncrono, pero dado que cuando la onda dada por el
reloj es 0 le circuito memoriza el estado anterior y por lo tanto
no hay cambios en los datos entrantes como en los de salida,
manteniéndose funcionando en los dos estados del reloj.

REFERENCIAS
Figura 19. Salida celda 1.
[1] Wkipedia.ORG. (30 de julio de 2019). SRAM. Obtenido de
Wikipedia.Org: https://es.wikipedia.org/wiki/SRAM.
[2] hyperphysics. (10 de 10 de 2019). hyperphysics. Obtenido
de hyperphysics.phy: http://hyperphysics.phy-
astr.gsu.edu/hbasees/Electronic/Dflipflop.html
[3] Brunings, M. (3 de julio de 2016). slideshare. Obtenido de
slideshare.net:
https://www.slideshare.net/MiguelBrunings/diferentes-tipos-
de-flip-flops-jk-sr-d-t-sus-tablas-de-verdad.
[4] sosa, G. (2019). Memoria Ram de 8 Bits. Bogotá D.C.:
Universidad Central.
[5] Rodríguez, C. E. (2010). Salidas lógicas TRI-Estados.
Figura 20. Entrada a celda 2 de 1.

Figura 21. Salida celda 2.

Como se puede observar en las figuras 14 a 21 los datos

almacenados previamente son mostrados correctamente en el
led tanto en la celda 1 como en la 2.
V. CONCLUSIONES
Este informe de laboratorio se expone la elaboración, el
desarrollo y el resultado de la construcción de dos memorias
RAM estáticas sincrónicos (SRAM) por medio de circuitos
digitales. En donde la elaboración de estos dos ejercicios de
memoria parte del conocimiento acerca de los diagramas lógicos
para la representación de sistemas y / o circuitos funcionales, la
cual esto nos conlleva a la utilización especial de los Flip-Flops
D y Buffer Triestados , por el lado del desarrollo de este
laboratorio partimos del diseño lógico de estos dos memorias
RAM en donde a pesar de que su finalidad estas dos sean
sincrónicos, para la implementación de un simulador y de que
para fines prácticos pudiéramos verificar y evaluar el correcto
funcionamiento del diseño lógico de estas dos memorias se optó
a que fueran asincrónicas. Dando como resultado un correcto
funcionamiento en función a lo que se esperaba que hiciera el
diseño del diagrama lógico planteado. ya por último el resultado