PRIMERA TAREA DE SISTEMAS DIGITALES

Pregunta 1:

Analizar su funcionamiento y construir su tabla de verdad del circuito

mostrado

A) IMPLEMENTACION

FIG N°2:Circuito usando compuertas y usando un clock.

 B) TABLA DE VERDAD:
R S P C CLK Q Q´
0 0 0 0 ↓ 1 0
0 0 0 1 ↓ 0 1
0 0 1 0 ↓ 1 0
0 0 1 1 ↓ 1 1
0 1 0 0 ↓ 1 0
0 1 0 1 ↓ 0 1
0 1 1 0 ↓ 1 0
0 1 1 1 ↓ 1 1
1 0 0 0 ↓ 0 1
1 0 0 1 ↓ 1 0
1 0 1 0 ↓ 1 0
1 0 1 1 ↓ 0 1
1 1 0 0 ↓ CLK 0
1 1 0 1 ↓ 0 CLK
1 1 1 0 ↓ 1 0
1 1 1 1 ↓ 1 1

C) ANALISIS:
El estado NP es en el 0-0-0-0 según el simulador de proteus ya que en el circuito
implementado no se puede determinar.

Pregunta 2:

Analizar el funcionamiento del circuito mostrado y graficar su diagrama

de tiempos.
 IMPLEMENTACION:

Tabla 2: Tabla de verdad del circuito anterior

D1 D2 CLK Q1 Q2
0 0 ˩ 0 1
0 1 ˩ 1 0
1 0 ˩ 0 0
1 1 ˩ NP NP
X X X Q1-1 Q2-1

Diagrama 1: Diagrama de tiempo del circuito anterior

Pregunta 3:

Utilizando el Flip Flop D, diseñar un circuito que el permita convertir a Flip Flop JK. Implementar
el circuito utilizando solamente Puertas Logicas NAND y verifique su tabla de verdad.
 D = J(KQ)’ + J’K’Q’

D = K’(J + J’Q) + JQ’

D = K’(J + Q) + JQ’

D = QK’ + K’J + JQ’

D = QK’ + JQ’

POR LEY DE MORGAN:

D=𝑱̅̅̅̅̅̅
∗ 𝑸 ∗ (𝑲 ∗ 𝑸)

J K Q-1 Q D
0 0 0 0 0
0 0 1 1 1


0 1 0 0 0
0 1 1 0 0
1 0 0 1 1
1 0 1 1 1
1 1 0 1 1
1 1 1 0 0

Pregunta 4:

Analice el funcionamiento del circuito y desarrollar su tabla de verdad

 FIG N°6: Circuito con NAND
A) TABLA DE VERDAD
J K Q Q´
0 0 1 1
0 1 1 0
1 0 0 1
1 1 0 0

B) ANALISIS:
 las salidas muestran el inverso de las entradas.

Pregunta 5:
Implementar el circuito mostrado en la Figura 1. Analice su funcionamiento para valores
de :
a) RA= 100Kohm RB= 100 Kohm C1= 4.7 uF
b) RA= 100Kohm RB= 120 Kohm C1= 10 uF
c) RA= 220Kohm RB= 167 Kohm C1= 16 uF
La señal de salida tendrá un nivel alto por un tiempo t1 y un nivel bajo por un tiempo t2,
los cuales variaran de acuerdo a los valores de R1, R2 y C1. Y la amplitud está dada por
el voltaje de alimentación.
Duración de los niveles lógicos:

Ciclo de trabajo (%):

El ciclo de trabajo en un circuito integrado 555 (IC) es el porcentaje de tiempo que la
salida es alta para cada ciclo de la onda cuadrada. Por ejemplo, si el tiempo total del ciclo
es de 1 s y la salida es alta para los primeros 0,4 s de cada ciclo, el ciclo de trabajo es
40%.

a) Para los valores dados se obtiene:

En forma teorica:
t1= 0,69(200k)(4.7u)
t1= 651,56ms
t2= 0,69(100k)(4.7u)
t2= 325,78ms
Periodo (T)= 977,34 ms
f= 1,02 Hz
Ciclo de trabajo= t1/T
 66, [6] %

Se obtiene de la gráfica del osciloscopio:

t1= 655ms
t2= 335ms

Se obtiene una pequeña diferencia entre

los cálculos teóricos y los hallados en la
simulación.
Ahora del mismo modo analizamos para las dos situaciones que nos quedan:

b) Para RA= 100k RB= 120k C1= 10u

Teórico:
t1= 1.52 s
t2= 831.7ms
T= 2,35 s
f= 0,42 Hz
DC(%)= 64,68%
Simulación:
t1= 1.51 s
t2= 830.9ms

c) Para RA= 220k RB= 167k C1= 16uF

Cálculos teóricos:
t1= 4.29 s
t2= 1.85 s
f= 0,16 Hz
T= 6.14 s
DC(%)= 69,86%
Simulación:
t1= 4,28 s
t2= 1,90 s

Pregunta 6:
Implementar el circuito de la Figura 2, analice y funcionamiento y repita la experiencia del
paso anterior. Con las resistencias y condensadores indicados. (Utilizar las resistencias y
condensador del circuito anterior y analizar en forma teórica y experimental los valores de
Tc, Td, T, f y DC )

𝑇𝐶 = 𝑙𝑛(2) ∗ 𝑅𝐴 ∗ 𝐶, 𝑇𝐷 = 𝑙𝑛(2) ∗ 𝑅𝐵 ∗ 𝐶, 𝑇 = 𝑇𝐶 + 𝑇𝐷 ,
1 𝑅𝐴
𝑓= 𝑦 𝐷= ∗ 100%
𝑇 𝑅𝐴 + 𝑅𝐵
Para 𝑅𝐴 = 100𝐾 𝑜ℎ𝑚𝑠, 𝑅𝐵 = 100𝑘 𝑜ℎ𝑚𝑠 𝑦 𝐶 = 4.7𝑢𝐹
𝑇𝑐 = (0.69) ∗ (100𝑘) ∗ (4.7𝑢) → 𝑻𝒄 = 𝟎. 𝟑𝟐 𝒔𝒆𝒈. = 𝑻𝑫
1
𝑇 = 0.64 𝑠𝑒𝑔. → 𝑓 = → 𝒇 = 𝟏. 𝟓𝟔 𝑯𝒛
0.64
100𝑘
𝐷= ∗ 100% → 𝑫 = 𝟓𝟎%
100𝑘 + 100𝑘
Para 𝑅𝐴 = 100𝐾 𝑜ℎ𝑚𝑠, 𝑅𝐵 = 120𝑘 𝑜ℎ𝑚𝑠 𝑦 𝐶 = 10𝑢𝐹
𝑻𝒄 = 𝟎. 𝟔𝟗 𝒔𝒆𝒈. 𝑻𝑫 = 𝟎. 𝟖𝟑 𝒔𝒆𝒈. 𝑻 = 𝟏. 𝟓𝟐 𝒔𝒆𝒈 𝒇
= 𝟎. 𝟔𝟔 𝑯𝒛 𝒚 𝑫 = 𝟒𝟓. 𝟒𝟓%
Para 𝑅𝐴 = 220𝐾 𝑜ℎ𝑚𝑠, 𝑅𝐵 = 167𝑘 𝑜ℎ𝑚𝑠 𝑦 𝐶 = 16𝑢𝐹
𝑻𝒄 = 𝟐. 𝟒𝟑 𝒔𝒆𝒈. 𝑻𝑫 = 𝟏. 𝟖𝟒 𝒔𝒆𝒈. 𝑻 = 𝟒. 𝟐𝟕 𝒔𝒆𝒈 𝒇
= 𝟎. 𝟐𝟑 𝑯𝒛 𝒚 𝑫 = 𝟓𝟔. 𝟖𝟓%

Pregunta 7:

1. Implementar el Circuito de la Figura 2, analice su funcionamiento, con valores de

Resistencias y condensadores indicadosCalcular valor teórico y experimental
a) R1 = 120 Kohm C1 = 4.7 uF Calcular T:
b) R1 = 120 kohm C1 = 10 uF Calcular T:
c) R1 = 100 Kohm C1 = 10 uF Calcular T:
El circuito a realizar, se trata de un timer en su modo monoestable, el cual mediante un
disparo ingresado por el pin N° 2 y mediante los valores del condensador electrolítico
que sale del pin N° 6 a GND y la resistencia que va de VCC al pin N° 6 se puede calcular
el tiempo en alto que nos dará la salida del pin N° 3 mediante la siguiente ecuación:

𝑇 = ln(3) . 𝑅. 𝐶

Con “R” medida en ohmios, “C” en faradios y “T” en segundos

𝑇 ≈ 1,1. 𝑅. 𝐶

Circuito N° 1: 𝑹 = 120𝑘 𝛺 𝑪 = 4.7𝑢𝐹

Teórico Experimental
Tiempo (s) 0.6204 0.86

Circuito N° 2: 𝑹 = 120𝑘 𝛺 𝑪 = 10𝑢𝐹

 Teórico Experimental
Tiempo (s) 1.20 1.76

Circuito N° 3: R= 100k Ω C= 10uF

Teórico Experimental
Tiempo (s) 1.00 1.53
Pregunta 8:
Utilizando el IC CD4047B, implementar los circuito mostrados en la Figura 4; Analice su
funcionamiento y determine sus valores teóricos y experimentales del tiempo de duración
del pulso.
(importante) El valor de R : ( De 10 KOhm hasta 1MOhm)
El valor de C : ( Mayor que 100 pF en astable y
Mayor que 1000pF en monostable)

Figura a Circuito astable Figura .b Circuito Monostable

Simulación en Proteus – Circuito Monoestable por flancos de bajada
+5v U1(+T)

U1 D1
5 10
R1
AST Q
4 100
AST
6 11 LED-YELLOW
-T Q
8
+T D2
12
RTRG OSC
13 R2
R3 3 100
10k RCC LED-YELLOW

1
CX

2
RX
9
MR
4047

C1

10u

Fig 5 - Simulación

TABLA # 3 - TIEMPO TEORICO Y TIEMPO EXPERIMENTAL

RESISTENCIA CONDENSADOR TIEMPO TIEMPO

TEORICO EXPERIMENTAL
47 Kohm 10 uF 1.16 segundos 1.8 segundos
20Kohm 10 uF 0.49 segundos 0.60 segundos
39 Kohm 47 uF 4.54 segundos 5.6 segundos
CALCULO DEL TIEMPO TEORICO
Según la siguiente fórmula:
𝑇 = 2.48 ∗ 𝑅1 ∗ 𝐶
Tiempo 1; cuando R1= 47 Kohm y C = 10 uF
𝑇 = 2.48 ∗ 47 ∗ 103 ∗ 10 ∗ 10−6
𝑇 = 1.16 𝑠𝑒𝑔𝑢𝑛𝑑𝑜𝑠
Tiempo 2; cuando R1= 20 Kohm y C = 10 uF
𝑇 = 2.48 ∗ 20 ∗ 103 ∗ 10 ∗ 10−6
𝑇 = 0.49 𝑠𝑒𝑔𝑢𝑛𝑑𝑜𝑠
Tiempo 3; cuando R1= 39 Kohm y C = 47 uF
𝑇 = 2.48 ∗ 39 ∗ 103 ∗ 47 ∗ 10−6
𝑇 = 4.54 𝑠𝑒𝑔𝑢𝑛𝑑𝑜𝑠
Simulación en proteus – Circuito Astable
+5v

U1 D1
5 10
R1
AST Q
4 100
AST
6 11 LED-YELLOW
U1(-T) -T Q
8
+T D2
C1 12 13 R2
10u RTRG OSC
3 100
RCC LED-YELLOW

R3 1
CX
10k
2
RX
9
MR
4047

Fig 7 – Simulación

TABLA # 4 - TIEMPO TEORICO Y TIEMPO EXPERIMENTAL

RESISTENCIA CONDENSADOR TIEMPO TIEMPO

TEORICO EXPERIMENTAL
47 Kohm 10 uF 1.16 segundos 1.8 segundos
20Kohm 10 uF 0.49 segundos 0.60 segundos
39 Kohm 47 uF 4.54 segundos 5.6 segundos

CALCULO DEL TIEMPO TEORICO

Según la siguiente fórmula:
𝑇 = 2.48 ∗ 𝑅1 ∗ 𝐶
Tiempo 1; cuando R1= 47 Kohm y C = 10 uF
𝑇 = 2.48 ∗ 47 ∗ 103 ∗ 10 ∗ 10−6
𝑇 = 1.16 𝑠𝑒𝑔𝑢𝑛𝑑𝑜𝑠
Tiempo 2; cuando R1= 20 Kohm y C = 10 uF
𝑇 = 2.48 ∗ 20 ∗ 103 ∗ 10 ∗ 10−6
𝑇 = 0.49 𝑠𝑒𝑔𝑢𝑛𝑑𝑜𝑠
Tiempo 3; cuando R1= 39 Kohm y C = 47 uF
𝑇 = 2.48 ∗ 39 ∗ 103 ∗ 47 ∗ 10−6
 𝑇 = 4.54 𝑠𝑒𝑔𝑢𝑛𝑑𝑜𝑠

Pregunta 9:
Implementar el Registro Universal (IC 74LS194), verificando el funcionamiento:
a) Carga paralela
b) Desplazamiento derecha.
c) Desplazamiento izquierdo.
d) Estado memoria

DSW 1(COM5)
9
8
7
6
5
4
3
2
1

DSW1
ON

DIPSW_9 D1
OFF

U1 D2
R10
10
11
12
13
14
15
16
17
18

3 15
4
D0 Q0
14
R11 LED-BIRG
D3
5
D1 Q1
13
R12
222
6
D2 Q2
12
R13
222 LED-BIRG
D4
D3 Q3 222
222 LED-BIRG
2
SR
7 LED-BIRG
SL
11
CLK
9
S0
10
S1
1
MR
S0=0 S1=1
74LS194

R2
R1R3
R4R5
R6R7
R8R9
222
222
222
222
222
222
222
222
222

(2)

Fig.6: Simulación del funcionamiento del IC 74LS194.

Tabla de trabajo:
SR SL S0 S1 D0 D1 D2 D3 CLOCK Q0 Q1 Q2 Q3
X X 0 0 X X X X X Q0n-1 Q1n-1 Q2n-1 Q3n-1
A B C 0
X 0 0 1 X X X X
B C 0 0
A 0 0 0
0 0 0 0
A B C 1
X 1 0 1 X X X X
B C 1 1
C 1 1 1
1 1 1 1
0 X 1 0 X X X X 0 A B C
0 0 A B
0 0 0 A
0 0 0 0
1 X 1 0 X X X X 1 A B C
1 1 A B
1 1 1 A
1 1 1 1
X X 1 1 D0 D1 D2 D3 D0 D1 D2 D3

Donde A,B y C son estados aleatorios (0 o 1).

Pregunta 10:
Analizar el funcionamiento del IC 74LS259, como registro direccionable, compruebe
su tabla de verdad y diagrama de tiempo.

SOLUCION:

Estos 8 bits direccionables están diseñados para uso general en aplicaciones de

almacenamiento en los sistemas digitales, sus usos incluyen registros de trabajo,
registros de sujeción de serie, y active-high decodificadores o de multiplexores. Ellos
son dispositivos multifuncionales capaces de almacenar datos de una sola línea en
direccionable de ocho Latches, y ser un 1-of-8 decodificador o demultiplexor con salidas
activas en alto. se pueden seleccionar cuatro modos de funcionamiento mediante el
control las entradas clear y enable como se muestra en la tabla de función. En el modo,
los datos direccionable-Latch en el DATAIN el terminal está escrito en el Latch dirigida,
la Latch dirigida seguirá la entrada de datos con todos los una que queda en sus
estados anteriores. En el modo de memoria, todos los Latch de permanecer en sus
estados anteriores y no son afectados por los datos o entradas de direcciones,
para eliminar la posibilidad de la introducción de datos erróneos en la Latch, las enable
deberían celebrarse HIGH (inactivo), mientras que las líneas de dirección están
cambiando. En la 1-de-8 o decodificación modo de demultiplexación, la salida dirigida
seguirá el nivel de la entrada D con todas las demás salidas de baja. En el clear modo,
todas las salidas son bajos y no afectado por la dirección y entradas de datos.
 +5V +5V
Pregunta 14:

SOLUCION:

R2 R1 U15:A U16:B U16:A U15:B

2
7
2
7
120 120
4 15 9 11 4 15 9 11

S
S
S
S
J Q J Q J Q J Q
1 6 1 6
CLK CLK CLK CLK
16 14 12 10 16 14 12 10
K Q K Q K Q K Q

R
R
R
R
U15:A(CLK)

3
8
3
8
74LS76 74LS76 74LS76 74LS76

U10:C
9
8
10 U10:B
4
74LS32 6
5

74LS32
U7 U5
14 12 7 13 U3 U1 U13 U11
CKA Q0 A QA
1 9 1 12 14 12 7 13 14 12 7 13
CKB Q1 B QB CKA Q0 A QA CKA Q0 A QA
8 2 11 1 9 1 12 1 9 1 12
Q2 C QC CKB Q1 B QB CKB Q1 B QB
11 6 10 8 2 11 8 2 11
Q3 D QD Q2 C QC Q2 C QC
2 4 9 11 6 10 11 6 10
R0(1) BI/RBO QE Q3 D QD Q3 D QD
3 5 15 2 4 9 2 4 9
R0(2) RBI QF R0(1) BI/RBO QE R0(1) BI/RBO QE
6 3 14 3 5 15 3 5 15
R9(1) LT QG R0(2) RBI QF R0(2) RBI QF

3
7 6 3 14 6 3 14
R9(2) R9(1) LT QG R9(1) LT QG
74LS47 7 7
R9(2) R9(2)
U10:A 74LS90 74LS47 74LS47
74LS32 74LS90 74LS90

U9:A
+5V
2 +5V

1
2
+5V +5V
3
1 +5V +5V

6
74LS08
U9:B U8 U6
74LS08
14 12 7 13 U4 U2 U14 U12
CKA Q0 A QA
1 9 1 12 14 12 7 13 14 12 7 13
CKB Q1 B QB CKA Q0 A QA CKA Q0 A QA
8 2 11 1 9 1 12 1 9 1 12
Q2 C QC CKB Q1 B QB CKB Q1 B QB
11 6 10 8 2 11 8 2 11
Q3 D QD Q2 C QC Q2 C QC
2 4 9 11 6 10 11 6 10

4
5
R0(1) BI/RBO QE Q3 D QD Q3 D QD
3 5 15 2 4 9 2 4 9
R0(2) RBI QF R0(1) BI/RBO QE R0(1) BI/RBO QE
6 3 14 3 5 15 3 5 15
R9(1) LT QG R0(2) RBI QF R0(2) RBI QF
7 6 3 14 6 3 14
R9(2) R9(1) LT QG R9(1) LT QG
74LS47 7 7
R9(2) R9(2)
74LS90 74LS47 74LS47
74LS90 74LS90

HORA 00-23 MINUTOS 00-59 SEGUNDOS 00-59

de 7 segmentos; debe considerar señales de INICIO, RESET y programación .
tiempo real (f clk = 1 seg.)de modo que se puede visualizar en display numérico
Utilizando ICs. 7490 y circuitería auxiliar, diseñar, implementar y verificar
funcionamiento de un reloj digital, que muestre las horas, minutos y segundos en
 Pregunta 16:

Utilizando ICs. Configurables, diseñar e implementar un circuito que realice lo

siguiente:

C2 C1 Estados
0 0 0, 1, 2, 3, …, 13, 14, 15, 14, 13, …, 3, 2, 1, 0, 1, 2, 3, …
0 1 0, 1, 2, 3, …, 13, 14, 15, 0, 1, 2, 3, … 12, 13, 14, 0, 1, 2, 3, ….
1 0 0, 1, 2, 3,….., 13, 14, 15, 1, 2, 3, …, 13, 14, 15, 2, 3, 4, …….
1 1 0, 1, 2, 3,….., 13, 14, 15, 14, 13,…..3, 2, 1, 2, 3,.., 13, 14, 13,..

IMPLEMENTACION:

B) 2° PARTE
C1 C2 ESTADOS
0 1 0, 1, 2, … 14, 15, 0, 1, 2, … 13, 14, 0, 1, 2, … 12, 13, 0, 1, 2, …
Desarrollo del problema:
En este circuito se va a usar dos contadores uno en Up y el otro en Down, también se va a
hacer uso de un comparador (74LS85). El CI 7485 es un comparador de 4 bits en este caso
va a comparar las 4 salidas del 1er contador Down con las otras 4 salidas del 2do contador
Up, cuando se da que los 2 son iguales entonces va a mandar un pulso al load del 2do
contador y este va a cargar los datos del 1er contador Down, ya que como A>B siempre se
va a cumplir entonces siempre esa salida va a estar en “1” y cuando cambie a A=B va
mandar un pulso al 1er contador y este va a disminuir en 1 y así sucesivamente hasta
obtener nuestra secuencia deseada.
Implementación del
problema

A) 3º PARTE:

C1 C2 ESTADOS
0 1 0, 1, 2, … 14, 15, 1, 2, … 14, 15, 2, 3, 4, … 14, 15, 3, 4, …

Desarrollo del problema:

En este circuito usamos dos contadores (74LS191) en el cual el 2do contador va a contar
de 0 a 15, después que llegue a 15 la pata 12(TC) de dicho contador se conecta a la
entrada del clock del 1er contador que al estar en modo Up va a contar y a su misma vez
mediante compuertas OR y NOT hacemos un circuito tal que cuando llegue a 15 mande
un pulso a la pata 11 (LOAD), en este caso el 2do contador se va a comportar como
registro y va a salir lo que está en la entrada o sea lo que te bote el 1er contador.
Implementación del problema
Pregunta 17:
Utilizando el concepto de máquinas de estados, desarrollar el análisis, mapa de
estados y diagrama de Flujo para los siguientes Flips Flops.

a) FF-JK (2 Ptos)
b) FF-RS (1 Pto)
c) FF-D (1 Pto)
d) FF-T (1 Pto)

SOLUCIÓN:

 PARA FF-JK:

J K 𝑸𝒏 𝑸𝒏+𝟏 J K 𝐐𝐧+𝟏
0 0 0 0 0 0 𝑸𝒏
0 0 1 1 0 1 0
0 1 0 0 1 0 1
0 1 1 0 1 1 𝑸𝒏
1 0 0 1
1 0 1 1 ESTADOS 00 01 10 11
1 1 0 1 0 0 0 1 1
1 1 1 0 1 1 0 1 0

Diagrama de flujo: utilizando la tabla de estados se puede hacer el diagrama.

Entradas: JK=(00, 01, 10, 11)

Estados: Qn= (0,1)
d: irrelevante= 0, 1

 Para FF-RS:

R S 𝑸𝒏 𝑸𝒏+𝟏 R S 𝐐𝐧+𝟏
0 0 0 0 0 0 𝑸𝒏
0 0 1 1 0 1 1
0 1 0 1 1 0 0
0 1 1 1 1 1 N.P.
1 0 0 0
1 0 1 0 ESTADOS 00 01 10
1 1 0 X 0 0 1 0
1 1 1 X 1 1 1 0
 DIAGRAMA DE FLUJO:
Entradas: JK=(00, 01, 10)
Estados: Qn= (0,1)
d: irrelevante= 0, 1

 Para FF-D:
Mapa de Estados:
D Qn Qn+1
D
0 0 0
Almacena 0 EST. 0 1
0 1 0
1 0 1 0 0 1
Almacena 1 1 0 1
1 1 1

Diagrama de flujo:

Entrada D= (0, 1)
Estado= Qn= (0, 1)

 Para FF-T:

Mapa de Estado:

T Qn Qn+1 EST. 0 1
0 0 0 MEMORIA 0 0 1
0 1 1 1 1 0
1 0 1 ALMACENA
1 1 10

Diagrama de flujo:

Entrada T= (0, 1)
Estado= Qn= (0, 1)
 Pregunta 20:

5. Implementar el circuito de un contador sincrono, descrito por las funciones Lógicas

de los Flip Flops; analice su funcionamiento, desarrolle su tabla de estados y su
diagrama de tiempos. (Para su implementación. Sugerencia Utilice IC 74LS76).
Considere Q4n : MSB Qn : LSB.
J4 = (Qn)´ + Q2n
K4 = Qn +Q2n +Q3n
J3 = (Qn)´
K3 = (Q4n)´
J2 = Qn (Q3n)´ + (Qn)´Q3n Q4n
K2 = (Qn)´+ Q3n
J1 = (Q2n)´ Q4n
K1 = Q2n (Q3n)´+ (Q2n)´(Q4n)´

SOLUCION:
D1
R6
330 D2
R7 LED-YELLOW

330 D3
330 LED-YELLOW

330 D4
R9 LED-YELLOW

U3:C 330
LED-YELLOW
9
8
10

7432

R1 R2 R3 R4
330 330 330
330

A
U6:A U6:B U1:A
10
4

U1:B B
10

3 5 11 9 3 5
S

J Q J Q J Q C
U6:A(CLK) 11 9
S

J Q
1 13 1
CLK CLK CLK D
13
CLK
2 6 12 7 2 6
K Q K Q K Q
R

12 7
K Q
R
15

14

15

74S112 74S112 74S112

14

R5 74S112
330

U4:B U3:D
12
5
11 U7:A
U3:A 6
13
4 1
2
3
3 U4:C 7432
7408 2
1
10
C1 7432
8 7432
1nF 9

7408
U3:B
6

U4:A 5
U7:B 6
2 7432 4
3
1
7432
7408 U5:B
5
4

6
4
U5:A
U4:D 7408
2
3 13
1 11
12
7408
7408

Tabla de verdad del FF-JK Tabla de Excitación

J K Qn+1 Qn Qn+1 J K
0 0 Qn 0 0 0 X
0 1 0 0 1 1 X
1 0 1 1 0 X 1
1 1 Qn’ 1 1 X 0
EST Q4 Q3n Q2n Q1n J4 K4 J3 K3 J2 K2 J1 K1
n
0 0 0 0 0 10 11 01 01
12 1 1 0 0 11 10 11 10
7 0 1 1 1 11 01 01 00
9 1 0 0 1 01 00 10 10
3 0 0 1 1 11 01 10 01
10 1 0 1 0 11 10 01 01
4 0 1 0 0 11 11 01 01
8 1 0 0 0 10 10 01 10
13 1 1 0 1 01 00 01 10
5 0 1 0 1 01 01 01 01