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    Tarea VHDL

    Cargado por

    Julio Cesar Romero
    Este documento presenta 6 problemas resueltos sobre circuitos digitales y VHDL. Cada problema involucra escribir código VHDL para implementar funciones lógicas definidas en términos de sumas de productos o productos de sumas. El código es simulado funcionalmente para verificar que implementa correctamente las funciones lógicas especificadas.

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    Tarea VHDL

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    Julio Cesar Romero
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    Este documento presenta 6 problemas resueltos sobre circuitos digitales y VHDL. Cada problema involucra escribir código VHDL para implementar funciones lógicas definidas en términos de sumas de productos o productos de sumas. El código es simulado funcionalmente para verificar que implementa correctamente las funciones lógicas especificadas.

    Descripción original:

    ALARCON IZI

    Título original

    TAREA VHDL

    Derechos de autor

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    Formatos disponibles

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    Este documento presenta 6 problemas resueltos sobre circuitos digitales y VHDL. Cada problema involucra escribir código VHDL para implementar funciones lógicas definidas en términos de sumas de productos o productos de sumas. El código es simulado funcionalmente para verificar que implementa correctamente las funciones lógicas especificadas.

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    Tarea VHDL

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    Julio Cesar Romero
    Este documento presenta 6 problemas resueltos sobre circuitos digitales y VHDL. Cada problema involucra escribir código VHDL para implementar funciones lógicas definidas en términos de sumas de productos o productos de sumas. El código es simulado funcionalmente para verificar que implementa correctamente las funciones lógicas especificadas.

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    de 13

    Universidad Nacional Mayor de San

    Marcos
    Facultad de Ingeniería Electrónica y Eléctrica

    Apellidos y Nombres: N° de Matricula:

    Romero de la Cruz Julio Cesar 16190144

    Curso: Tema:

    Circuitos Digitales VHDL

    Trabajo: Fechas: Nota:

    Tarea Realización: Entrega:

    Numero:
    07/10/18 08/10/18
    1

    Grupo: Profesor:
    Numero: Horario:
    Lunes:
    14-16 Hrs Alarcón Matutti, Rubén
    2
    Martes:
    16-18 Hrs
    UNIVERSIDAD NACIONAL MAYOR DE
    SAN MARCOS
    Facultad de Ingeniería Electrónica y Eléctrica

    PROBLEMA 2.47:
    a) Escriba código de VHDL para describir las funciones siguientes:
    f 1=x 1 x́3 + x 2 x´3 + x́ 3 x́ 4 + x 1 x2 + x 1 x´4

    f 2= ( x1 + x´3 ) . ( x1 + x 2+ x́ 4 ) .(x 2+ x́ 3 + x´4 )

    Código VHDL:
    library ieee;
    use ieee.std_logic_1164.all;
    use ieee.std_logic_arith.all;
    use ieee.std_logic_unsigned.all;
    entity problema1 is
    port( x1 : in std_logic;
    x2 : in std_logic;
    x3 : in std_logic;
    x4 : in std_logic;
    f1,f2 : out std_logic);
    end problema1;
    architecture solucion1 of problema1 is
    begin
    f1<= (x1 and(not x3))or(x2 and(not x3))or((not x3)and(not x4))or(x1 and
    x2)or(x1 and(not x4));
    f2<= (x1 or(not x3))and(x1 or x2 or(not x4))and(x2 or(not x3)or(not x4));
    end solucion1;
    Use simulación funcional para comprobar que f 1=f 2.

    Y nuestra gráfica nos queda


    Logramos verificar que ambas funciones tienen los mismos valores
    Usamos RTL viewer, para ver la conexión de las compuertas:

    PROBLEMA 2.48:
    Considere las instrucciones siguientes de asignación en VHDL
    f 1<¿ ( ( x 1∧x 3 )∨( NOT x 1∧NOT x 3 ) )∨( ( x 2∧x 4 )∨( NOT x 2∧NOT x 4 ) ) ;

    f 2<¿ ( x 1∧x 2∧NOT x 3∧NOT x 4 )∨( NOT x 1∧NOT x 2∧x 3∧x 4 )∨¿

    ( x 1∧NOT x 2∧NOT x 3∧x 4 )∨ ( NOT x 1∧x 2∧x 3∧NOT x 4 ) ;

    a) Escriba el código de VHDL completo para implementar f1 y f2


    library ieee;
    use ieee.std_logic_1164.all;
    use ieee.std_logic_arith.all;
    use ieee.std_logic_unsigned.all;

    entity probema2 is

    port
    (
    -- input ports
    x1,x2,x3,x4 : in bit;

    -- output ports
    f1,f2 : out bit );

    end problema2 ;

    architecture solucion2 of problema2 is

    begin

    f1<=((x1 and x3)or(not x1 and not x3 )) or ((x2 and x4) or (not x2 and not x4));
    f2<=((x1 and x2 and not x3 and not x4) or (not x1 and not x2 and x3 and x4)
    or (x1 and not x2 and not x3 and x4) or (not x1 and x2 and x3 and not x4));

    end solucion2 ;

    b) Use simulación funcional para comprobar que f 1= f ´2


    Y nuestra gráfica nos queda:
    Como podemos verificar f 1= f ´2 si se cumple.

    c) Usamos RTL viewer, para ver la conexión de las compuertas:

    PROBLEMA 4.38:
    Escriba el código de VHDL para implementar la función
    f ( x 1 , … , x 4 ) =∑ m(0,1,2,4,5,7,8,9,11,12,14,15)

    Pasamos los datos de minterminos a un mapa de Karnaugh y poder hacer la


    simplificación respectiva para poder hallar nuestra función

    x1 x2 \ 00 01 11 10
    x3 x4
    00 1 1 1

    01 1 1 1
    11 1 1 1

    10 1 1 1

    Lo que obtendríamos sería:


    f = x́ 1 x´3 + x́3 x´4 + x́ 2 x´3 + x 1 x 3 x 4 + x 2 x3 x 4 + x 1 x 2 x 3 + x́ 1 x´2 x́ 4

    Escribiendo el código VHDL de la función


    entity problema3 is
    port (a,b,c,d: in bit; z: out bit);
    end problema3 ;

    architecture solucion3 of problea3 is


    begin
    z <= (not a and not c) or (not c and not d) or (not b and not c) or (a and c
    and d) or (b and c and d) or (a and b and c) or (not a and not b and not d);
    end solucion3;

    Luego el testbench para poder simular

    entity testbench3 is
    end entity testbench3;

    architecture testbench of testbench3 is


    signal x1,x2,x3,x4,f: bit;
    begin
    x1 <= not x1 after 400 ns;
    x2 <= not x2 after 200 ns;
    x3 <= not x3 after 100 ns;
    x4 <= not x4 after 50 ns;

    conec: entity work.prob4_38(arch) port map (x1,x2,x3,x4,f);


    end architecture testbench;

    La simulación fue la siguiente:

    Y logramos verificar que cumple con los mintérminos

    PROBLEMA 4.39:
    Escriba el código de VHDL para implementar la función
    f ( x 1 , … , x 4 ) =∑ m ( 1,4,7,14,15 )+ D (0,5,9)

    Pasamos los datos de minterminos a un mapa de Karnaugh y poder hacer la


    simplificación respectiva para poder hallar nuestra función

    x1 x2 \ 00 01 11 10
    x3 x4
    00 1 1

    01 1 X 1
    11 1 1

    10 X

    Lo que obtendríamos sería:


    f = x́ 1 x´3 + x2 x 3 x 4 + x 1 x 2 x3

    Escrbiendo el código VHDL de la función

    entity problema4 is
    port (a,b,c,d: in bit; z: out bit);
    end entity problema4;
    architecture solucion4 of problema4 is
    begin
    z <= (not a and not c) or (b and c and d) or (a and b and c);
    end solucion4;
    Luego el testbench para poder simular:
    entity testbench4 is
    end entity testbench4;
    architecture testbench of testbench4 is
    signal x1,x2,x3,x4,f: bit;
    begin
    x1 <= not x1 after 400 ns;
    x2 <= not x2 after 200 ns;
    x3 <= not x3 after 100 ns;
    x4 <= not x4 after 50 ns;
    conec: entity work.prob4_39(arch) port map (x1,x2,x3,x4,f);
    end architecture testbench;

    La simulación fue la siguiente:

    PROBLEMA 4.40:
    Escriba el código de VHDL para implementar la función

    f ( x 1 , … , x 4 ) =∏ M ( 6,8,9,12,13)

    Pasamos los datos de maxterminos a un mapa de Karnaugh y poder hacer la


    simplificación respectiva para poder hallar nuestra función

    x1 x2 \ 00 01 11 10
    x3 x4
    00

    01 0
    11 0 0

    10 0 0

    Lo que obtendríamos sería:


    f =( x´1+ x3 ) .( x 1 + x́ 2+ x́ 3 + x 4 )

    Escrbiendo el código VHDL de la función


    entity problema5 is
    port (a,b,c,d: in bit; z: out bit);
    end problema5;

    architecture solucion5 of problema5 is


    begin
    z <= (not a or c) and (a or not b or not c or d);
    end arch;

    Luego el testbench para poder simular:

    entity testbench5 is
    end entity testbench5;
    architecture testbench of testbench5 is
    signal x1,x2,x3,x4,f: bit;
    begin
    x1 <= not x1 after 400 ns;
    x2 <= not x2 after 200 ns;
    x3 <= not x3 after 100 ns;
    x4 <= not x4 after 50 ns;

    conec: entity work.prob4_40(arch) port map (x1,x2,x3,x4,f);


    end architecture testbench;

    La simulación fue la siguiente:


    PROBLEMA 4.41:
    Escriba el código de VHDL para implementar la función

    f ( x 1 , … , x 4 ) =∏ M ( 3, 11,14 )+ D (0,2,10,12)

    Pasamos los datos de maxtérminos a un mapa de Karnaugh y poder hacer la


    simplificación respectiva para poder hallar nuestra función

    x1 x2 \ 00 01 11 10
    x3 x4
    00 X 0 X

    01
    11 X 0

    10 0 X

    Lo que obtendríamos sería:


    f =( x 2+ x́3 ) .( x´1 + x́ 2+ x 4 )

    Escrbiendo el código VHDL de la función:

    entity problema6 is
    port (a,b,c,d: in bit; z: out bit);
    end entity problema6;

    architecture solucion6 of problema6 is


    begin
    z <= (b or not c) and (not a or not b or d);
    end solucion6;

    Luego el testbench para poder simular

    entity testbench6 is
    end entity testbench6;

    architecture testbench of testbench6 is


    signal x1,x2,x3,x4,f: bit;
    begin
    x1 <= not x1 after 400 ns;
    x2 <= not x2 after 200 ns;
    x3 <= not x3 after 100 ns;
    x4 <= not x4 after 50 ns;

    conec: entity work.prob4_41(arch) port map (x1,x2,x3,x4,f);


    end architecture testbench;

    La simulación fue la siguiente:

    Como podemos ver, la función incluye todos los maxtérminos.

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