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CAPITULO 5
Circuitos combinacionales MSI
5.1. CLASIFICACION DE LOS CIRCUITOS

INTEGRADOS DIGITALES
Las técnicas de fabricación de circuitos integrados han evolucionado extraordinariamente, siendo

capaces hoy día de integrar en una oblea de silicio más de 500.000 componentes por centímetro
cuadrado.
Los circuitos integrados digitales se clasifican, en función de su densidad de integración, en los
siguientes grupos:
. Circuitos SSI (circuitos de baja escala de integración). Son aquellos que contienen un máximo
de 10 puertas lógicas o 100 transistores.
. Circuitos MSI (circuitos de media escala de integración). Son aquellos que contienen entre
10 y 100 puertas lógicas o de 100 a 1.000 transistores.
. Circuitos LSI (circuitos de alta escala de integración). Son aquellos que contienen entre 100
y 1.000 puertas lógicas o de 1.000 a 10.000 transistores.
. Circuitos VLSI (circuitos de muy alta escala de integración). Son aquellos que contienen más
de 1.000 puertas lógicas o más de 10.000 transistores.
En este capítulo nos ocuparemos de los circuifos que pertenecen a la escala media de integración
o MSI (Medium Size Integration).
5.2. DEFINICION DE CIRCUITO DIGITAL COMBINACIONAL

Se denomina circuitos digitales combinacionales a un conjunto de circuitos en los cuales se cumple
la condición de que sus salidas son exclusiuamente función de sus entradas, sin que interuenga para
nada el último ualor en el que se encontrarán dichas salidas.
Los circuitos combinacionales se realizan implementando su ecuación booleana de funciona-
miento con puertas lógicas y cumplen en el interior de los circuitos digitales muy diversas funciones.
En la práctica, existe una serie de estructuras de este tipo que, a causa de su volumen de puertas
y su elevado número de aplicaciones, se encuentran en el mercado de componentes como chips
integrados MSI.
164
CIRCUITOS COMBINACIONALES MSI 165
5.3. CLASIFICACION DE LOS CIRCUITOS

COMBINACIONALES MSI
Los circuitos combinacionales MSI se clasifican, según la función que desempeñan en el interior de
los sistemas digitales, en los siguientes grupos:
I Circuitos de comunicación
Sirven tanto para transmitir información por una línea como para codificar, decodificar o modificar
la estructura de dicha información. Los más importantes son:
. Codificadores:
Codificadores sin prioridad.
- Codificadores con prioridad.
-
. Decodificadores:
Decodificadores no excitadores.
- Decodificadores excitadores: en ánodo común, en cátodo común.
-
. Convertidores de código.
. Multiplexores y demultiplexores.
¡ Circuitos aritméticos
Son circuitos que realizan una serie de operaciones aritméticas con los datos binarios que procesan.
Los principales son:
. Comparadores.
. Sumadores.
o Restadores.
5.4. CODIFICADORES
Se trata de circuitos combinacionales que poseen ¡¿ salidas y 2' entradas y cuya estructura es tal
que al activarse una de las entradas (adoptando un estado lógico determinado, 0 o 1) en la salida
aparece la combinación binaria (o su complementaria) correspondiente al número decimal asignado
a dicha entrada.
La función habitual de un codificador es la de conuertir cualquier información digitalizada que
entra al sistema digital en su equiualente en binario natural o en cualquiera de los códigos binarios
existentes.
Hay dos tipos de codificadores:
I Codificadores sin prioridad

Son circuitos en los que no pueden activarse simultáneamente más de una entrada porque. si se
activan, aparecen códigos binarios erróneos en las salidas. La Tabla 5.1 resume las condiciones de
funcionamiento de un codificador sin prioridad de ocho a tres líneas y con entrada de inhibición.
166 ELEcrRoNtcADtctrAL
Tabla 5.1. Tabla de funcionamiento de un codificador

sin prioridad y con entrada de inhibición
Entradas Salidas
IEoErE2E3E4E5E6E1 A2 A, Ao
I X X x X X X X X 000
0 1 0 0 0 0 0 0 0 0 0 0
0 0 1 0 0 0 0 0 0 001
0 0 0 I 0 0 0 0 0 010
0 0 0 0 1 0 0 0 0 011
0 0 0 0 0 I 0 0 0 100
0 0 0 0 0 n I 0 0 101
0 0 0 n 0 0 0 I 0 t10
0 0 0 0 0 0 0 0 I 111
I Codificadores con prioridad

Son codificadores que, en el caso de producirse la activación simultánea de varias entradas del
codificador, en la salida aparecerá el código de la entrada de mayor prioridad (normalmente la
entrada de peso más significativo). La Tabla 5.2 muestra el funcionamiento de un codificador con
prioridad de decimal a binario BCD y activo al nivel bajo tipo74147.
Tabla 5.2. Tabla de funcionamiento de un codificador

con prioridad del tipo 741 47
Entr¿d¿s Salidas
123456789 A3 A2 A1 Ao
1111111 1111
XXXXXXX 0110
XXXXXXX 0111
XXXXXXO 1000
xxxxx0l 1001
xxxxO11 1010
xxxO111 10tt
xxO1111 1100
x011. 111 1101
0111111 1110
5.5. DECODIFICADORES
Son circuitos combinacionales provistos de n entradas y un número de salidas menor o rgual 2".
Básicamente funcionan de manera que, al aparecer una combinación binaria en sus entradas, se
activa una sola de sus salidas. Normalmente, la salida activada presenta un 0 (en TTL), mientras
que las demás permanecen a 1. No todos los decodihcadores poseen la misma asignación de estados
lógicos; de hecho, hay muchos que trabajan tomando un nivel alto (1) como nivel activo.
Los decodificadores se emplean en los sistemas digitales para convertir las informaciones
binarias, con las cuales trabajan, en otros tipos de informaciones digitalízadas, pero no binarias,
empleadas por otros dispositivos, por ejemplo, los visualizadores alfanuméricos.
La Tabla 5.3 nos muestra el funcionamiento de un decodificador de dos a cuatro líneas con
entrada de inhibición que activa la salida en nivel bajo.
Tabla 5.3. Tabla de funcionamiento

de un decodificador de dos a cuatro
líneas con entrada de inhibición
Entradas Salidas
IA,AO ,so .sl s, .s3
lxx I I 1 1
000 0 1 1 1
001 1 0 1 1
010 I 1 0 1
011 1 1 1 0
Los decodificadores se clasifican en dos bloques:
I Decodificadores no excitadores
Son aquellos cuyas salidas sólo pueden acoplarse a otros circuitos digitales de la misma familia
integrada, ya que dan una corriente muy pequeña en dichas salidas.
r Decodificadoresexcitadores
Se denomina así a un tipo de decodificadores cuyas salidas dan suficiente corriente como para
atacar, no sólo a otros circuitos integrados de la misma familia, sino también a otros tipos de
dispositivos, tales como lámparas, displays, relés, transductores, etc.
Los más comunes de este tipo de decodificadores son los que excitan visualizadores de siete
segmentos. Estos visualizadores están constituidos por siete diodos LED's distribuidos geométri-
camente, tal y como puede verse en la Figura 5.1.
f 68 ELEcrRoNtcA DtctrAL
f>
W cde
Cátodo común
frr>
Figura 5.1 . Visualizador de siete segmentos.
Los diodos LED's pueden montarse en el visualizador de dos formas: en ánodo común o en
cátodo común, tal y como nos muestra la Figura 5.1. La existencia de estos dos tipos de visualiza-
dores LED's da lugar a dos tipos de decodihcadores excitadores para visualizadores de siete
segmentos; las características de ambos aparecen en la Tabla 5.4.
Tabla 5.4. Tipos de decodificadores para visualizadores LED's
, Nivel lógics
Esquema de explic*ción
de salida activo
No conduce
Decodillcailor *xcit¿dor 0
Conduce
para ánoilo común' Bajo (L)
No conduce
Decodilicado¡ exeitador 1 ^--+$

'?'unl-o*
+Conduce
o9 !-No conduce
. para rÍtodo g*mún b\'
Alto (H) K o""
l+Conduce
5.6. IMPLEMENTACION DE FUNCIONES LOGICAS

CON DECODIFICADORES
Una de las aplicaciones de los decodificadores es la posibilidad de implementar la ecuación

booleana de funcionamiento correspondiente a una función lógica. Supongamos, por ejemplo, que
la Tabla 5.5 es la tabla de verdad de una función lógica.
Tabla 5.5. Tabla de verdad de una

función lógica a implementar
con decodificador
Decim¿l ctb a F
0 000 0
l-- 001 1
2 010 0
1 011 1
4 100 I
5 101 0
6 110 0
7 111
17O ELEcrRoNtcA DtGtrAL
La función lógica que representa esta tabla es
F : ?. 6. a -l c. b. a * c.6. a * c. b. a
Para implementar dicha función, utilizando un decodihcador, seguiremos el siguiente proceso:

a) Emplearemos un decodificador del mismo o mayor número de líneas de entrada que uariables
tenga la función. En nuestro caso emplearemos un decodificador de cuatro a diez líneas
con las salidas activas en el nivel bajo, conectando a masa la entrada de mayor peso.
b) Buscaremos seguidamente cada una de las salidas del decodificador que se correspondan con
combinaciones de las uariables de entrada que hacen I la ,salida de la tabla de uerdad de la
función. En nuestro ejemplo, las combinaciones:
001 : Sr, 011 : 53, 100 : S¿, 111 : Sr
c) Para conseguir la suma de términos de la función conectaremos todas las salidas del
decodificador anteriormente seleccionadas a una puerta lógica cuyo tipo dependerá del deco-
dificador empleado. Esta puerta será:
. Puerta OR para decodificadores con salidas activas en nivel alto, ya que la función deberá
ser activa siempre que se haga I uno o varios de los términos que constituyen la función.
. Puerta NAND para decodificadores con salidas activas en nivel bajo, ya que, al encon-
trarse negado cada término activo de la función por el decodihbador, la salida se deberá
activar sólo cuando uno o varios términos valgan 0.
En nuestro ejemplo, por partir de un decodificador activo en el nivel bajo, emplearemos
una puerta NAND. La Figura 5.2 nos muestra el circuito final de la implementación.
.0
í,1
2
Ai3
B' rrt 4
CI 1.5
D6
,.. 7
I
I
7442
Figura 5.2. lmplementación de un circuito con decodificador activo a nivel bajo y

puerta NAND.
Como puede apreciarse, si a la entrada aparece un valor que activa la función, por
ejemplo el 3 en decimal (011), en la salida 3 del decodificador se obtendrá un 0 (por
ser un decodilicador con salidas activas a nivel bajo). Sin embargo, cuando se introduce
un 0 a la entrada de una puerta NAND, aparecerá a su salida un 1, activando, por tanto,
la salida del circuito.
Si, por el contrario, en la entrada aparece una combinación de las que hacen 0 la
función, por ejemplo el 5 (101), en la salida 5 del decodificador aparecerá un 0, pero
todas las entradas de la puerta NAND estarán a 1, por lo que en la salida del circuito
habrá un 0.
d) En el caso de que una o uarias de las combínaciones de la tabla de uerdad que hacen I la salida
de lafunción no tuuiera correspondencia con las salidas del decodificador, se añadirían puertas
que representarán las combinaciones.correspondientes. Las salidas de estas puertas serían
llevadas, junto a la del circuito implementado, a una puerta sumadora final.
Otra forma de implementar un circuito con decodificadores es empleando el mismo decoclih-
cador y una puerta AND; la diferencia, en este caso, es que se deben tomar las salidas del
decodificador que hacen 0 la función. Para el ejemplo puesto anteriormente, el circuito será el de
la Figura 5.3.
0
1
2
A3
B4
c li.k- 5
112(7421)
D6
7
8
I
7442
Figura 5.3. lmplementación de un circuito con un decodificador activo a nivel bajo y

puerta AND.
5.7. CONVERTIDORES DE CODIGO

Como ya se analizó en el Capítulo 4, existen diversos tipos de códigos binarios cuya aplicación
depende de las necesidades del sistema digital con el que se trabaja. No obstante, muchas veces
nos encontramos con la necesidad de hacer un cambio del código con el que trabajamos; para ello
se emplean circuitos que reciben el nombre genérico de convertidores de código.
Existen infinidad de convertidores de códigos diferentes, dependiendo su número de entradas
y salidas de los códigos con los que se trabaja.
5.8. MULTIPLEXORES
Son circuitos combinacionales que poseen las siguientes entradas y salidas:
. N entradas de información o canales.
. z entradas de selección o control.
. IJna salida de información.
. Una entrada de autorización.
Los canales de entrada están relacionados con las entradas de selección por la siguiente
ecuación:
NúmefO de Canales : 2Número

de entradas de selección
En los esquemas representativos de estos circuitos se suele denominar a dichas entradas y

salidas con los símbolos que se exponen a continuación:
. Do o Io a Dn o,I, a las entradas de información.
. So o ,S, a las entradas de direccionamiento.
. E a la entrada de autorizaciín o strobe.
. W o Z ala salida del circuito.
El principio de funcionamiento del multiplexor es el'siguiente: cuando una combinación binaria
aparece en las entradas de selección, la información de entrada presente en el canal por ella dehnido
aparece en la salida.
Por tanto, se puede considerar a un multiplexor como un conmutador de múltiples entradas y
cuya única salida se controla electrónicamente mediante las entradas de selección.
La estructura interna de estos circuitos puede llegar a ser relativamente compleja, y como, por
otra parte, nosotros los vamos a encontrar en el mercado bajo la forma de chips integrados, no
realizaremos su estudio interno.
5.9. REALIZACION DE FUNCIONES LOGICAS

CON MULTIPLEXORES
La circuitería interna que posee un multiplexor permite la implementación de funciones lógicas
mediante su adecuado conexionado externo. Existen dos métodos de emplear multiplexores cuando
se trata de implementar funciones lógicas:
I Empleo de multiplexores de igual número de entradas de selección

que de variables a implementar
Supongamos, por ejemplo, que queremos implementar la siguiente función:
F : a' 6. ¿. d + a.6. c. d + a. b- c. d + a. b. c. d + a. b. a. d +
+ a. b' a. A + a. b. c-d + a. b. a.d + a.6. ¿. A
. La función posee cuatro variables de entrada, a, b, c y d, que, combinadas, dan lugar a 16
posibilidades. Si empleamos un multiplexor de cuatro entradas de selección, éste dispondrá de 16
canales de entrada; es decir, uno para cada posible combinación de las variables de la función.
Como la función está expresada bajo la forma de minterms, significa que cada término que la
compone corresponde a aquellas combinaciones de las variables de entrada que hacen I dicha
función, es decir:
0001.. ..añ.d 0100.. ..abca

0011.. ..aFcd 1110.. ..abcd
0110.. . . abcd 1100.. .. abEd

0111 .. .. abcd 1001 .. .. aqed
0101 .. .. abed
Si aplicamos las uariables de la función a las entradas de selección y conectamos a I los canales
de entrada que se corresponden con las combinaciones que interuienen en la función, poniendo a 0 el
resto de los canales, lendremos la función implementada.
El circuito final aparece en la Figura 5.4.
Dr/
D2'
D3 .'
Do'
D5.
D-.
D7
D8
Dg ,'
Dro
Dr
Dtz n
D."
Dro ,
Dtu
AB
Figura 5.4. lmplementación de una función lógica con un multiplexor del mismo número de
entradas de selección que de variables de la función.
I Empleo de multiplexores con un número de entradas de selección inferior en una unidad

al de variables de la función a implementar
Es posible implementar funciones lógicas de n uariables con multiplexores de n- I entradas de
selección, lo que producira el consiguiente qhono económico.
Tabla 5.6. Representación de la función a implementar

b
L
a 000 001 010 011 100 t01 110 111
0 I I 1 I
I 1 1
Do D1 D2 D3 D4 D5 D6 D1
Si queremos implementar la función del ejemplo anterior utilizando un multiplexor de tres

entradas de selección, comenz(remos por realizar una tabla como la Tabla 5.6, en la cual se
representan con un I las combinaciones de las uariables de entrada que interuienen en la función.
En dicha tabla se agrupan por columnas todas las posibles combinaciones de tres de las
variables de entrada, dejando en las filas las posibilidades de la variable que resta.
De la Tabla 5.6 se deduce que la función se hace actiua en los siguientes casos:
. Independientemente del valor de la variable a, si se produce alguna de las siguientes combina-
ciones de las variables b, c y d:
001 ... . ...... F¿¿ 100.......... bcA 110.......... bcd
. Si valiendo 0 la variable a se produce alguna de las siguientes combinaciones de las varia-

blesb,cyd:
011 ... ....... 6cd 101..........b.d 111.......... bcd
De la Tabla 5.6 se deduce también que la función no se actiua en los siguientes casos'.
. Independientemente del valor de a, cuando las variables b, c y d valen:
000... .. ..... Fed 010... ....... Fcd
. Si valiendo 1 la variable a se produce alguna de las siguientes combinaciones de b, c y d:
011..........6cd l0l..........bad 111..........bcd
DoZ
D1
D2z
D3
Do
D5
D^
116(7404\ D,
Figura 5.5. lmplementación de la función de la Tabla 5.6

Por tanto, la implementación del circuito se consigue aplicando las variables b, c y d a las tres
entradas de selección del multiplexor y conectando las entradas de los canáles de la siguiente forma:
.CanalesOy2a0.
.Canales l,4y6al.
. Canales 3, 5 y 7 a través de un invers or a la variable a, ya qve su valor es siempre el contrario
del de dicha variable.
En la Figura 5.5 se puede apreciar el conexionado descrito.
5.10. COMPARADORESBINARIOS
Los circuitos comparadores son circuitos combinacionales que indican la relación de igualdad o
desigualdad existente entre dos números binarios A y B de r bits cada uno. Además, suelen
Tabla 5.7. Funcionamiento del comparador binario tipo 7485
Entradas
Entradas de comparación Salidas
de casc¡da
Az 83 A2 B2 A1 B1 Ao Bo A>B AB A B, X X X XXX 100
Ar<8, X X X XXX 010
At: Bt A, > Br. X X XXX 100
At: Bz At<Bt X X XXX 010
At: Bz Az: Bz A >B X XXX 100
At: Bs Az: Bz A Bo XXX 100
At: Bt Az- Bz A :B Ao<Bo XXX 010
A.- B, Az: Bz A :B Ao: Bo 100 100
At: Bt Az: Bz A :B Ao: Bo 010 010
At: Bt Az: Bz A :B Ao:,Bo 001 001
At: Bt Az: Bz A :B Ao: Bo xx1 001
At: Bz Az: Bz A --B Ao: Bo 110 000
Az: Bz Az: Bz A :B Ao: Bo 000 110
,t
Ao
A,
ItlU,-naro f A2
A" A>B
Bo
B,
A--B I comOarador
sutiou, a.t
AB A_B A<B
J
Entradas de cascada
Figura 5.6. Esquema de un comparador de cuatro bits

176 ELEcrRoNtcA DtGtrAL
disponer de una serie de entradas de acoplamiento en cascada para poder comparar palabras con
mayor número de bits que los permitidos por el comparador que usamos.
En la Figura 5.6 se muestra el diagrama esquemático de un comparador del tipo 7485, siendo
su tabla de funcionamiento la que aparece en la Tabla 5.7.
5.11. CIRCUITO SEMISUMADOR

El semisumador es un circuito digital que efectúa la suma binaria de los dos dígitos de entrada,
proporcionando en su salida el resultado de la suma y el posible acarreo (carry) producido.
Su representación esquemática aparece en la Figura 5.7, donde sus terminales representan:
. S: resultado de la suma binaria de los dos dígitos.
. C: acarreo de salida.
. ay b: dígitos a sumar.
Figura 5.7. Representación esquemática de un semisumador.
La tabla de verdad que representa su funcionamiento, corresponde a la Tabla 5.8.
Tabla 5.8. Tabla de verdad

de un circuito semisumador
Enfr.sdas Salidas
alt SC
00 00
01 10
10 10
lt 01
De la Tabla 5.8 se pueden deducir las ecuaciones lógicas de salida del circuito, éstas son:
S:a'b+a'6:a@b
C : a'b
El circuito que cumple estas ecuaciones aparece en la Figura 5.8.
Figura 5.8. Circuito semisumador.
5.I2. CIRCUITO SUMADOR TOTAL

El circuito sumador es un circuito aritmético que efectúa la suma binaria de los dos digitos de
entrada con el acarreo de entrada procedente de la etapa anterior. Posee, por tanto, las mismas
salidas S y C que el semisumador, pero tiene una entrada más. La Tabla 5.9 muestra su tabla de
verdad.

de un circuito sumador total
Entradas Salidas
C"ab .SC
0 00 00
0 01 10
010 10
011 01
100 10
101 01
110 01
111 11
Las ecuaciones de este circuito sumador son las siguientes:
S: a. b. e, * a.6. eo * a 6. C, r a. b. Co : a@ b @ C,
C : a. b. e" + a. b. Co I a. 6. C" -l a. b. Co : a. b + C".(a. b + a. 6)
:a.btCo.@@b\
El circuito sumador y su representación esquemática aparecen en la Figura 5.9.
c"
Figura 5.9. Circuito sumador total.

178 ELEcrRoNrcADtGtrAL
Existen circuitos comerciales que realizan la suma binaria de un bit (7480), de dos bits (7482),
y de cuatro bits (7483).
5.13. CIRCUITOSRESTADORES
La estructura de estos circuitos es muy similar a la de los sumadores, con las únicas diferencias
de realizar la resta binaria entre los dígitos de entrada y que el acarreo, tanto de salida como de
entrada, recibe el nombre de préstamo.
En la Figura 5.10 y en la Tabla 5.10 aparecen las características de un restador total.

de un circuito restador total
Entradas S¡lid¿s
P"ab DP
0 00 00
0 01 11
010 10
011 00
100 11
101 01
110 00
111 11
b
P.
Figura 5.10. Representación esquemática y estructura de un restador total.
En la práctica, los circuitos restadores suelen realizarse con sumadores, haciendo la resta por
complementación.
PROBLEMAS RESUELTOS
5.1. Realizar con puertas lógicas un codificador de cuatro a dos líneas en binario natural,
con prioridad a la entrada de menor peso.
Solución: Como sabemos por el Apartado 5.4 de este capítulo, los codihcadores de prioridad respon-
den, en el caso de que se active más de una entrada, como si sólo se hubiera activado la de mayor
prioridad de ellas; en nuestro problema, será la de peso menos signihcativo. Por tanto, su tabla de
verdad será 1a que aparece en la Tabla 5.11.

del Problema 5.1
Entradas Salidas
A3 A2 fl1 Ao .tl .to
X X X 1 0 0
X X 1 0 0 I
x 1 0 0 I 0
1 0 0 0 1 1
x : Indiferente
En dicha tabla podemos observar que, si se activala entrada ao, y siendo indiferente que se activen o no
otras entradas, en la salida aparece el equivalente en binario natural del cero; esto es, S, : 0 y So : 0.
ao
Figura 5.11. Codificador del Problema 5.1 .

180 ELECTRONICA DIGITAL
De igual forma, para que en la salida aparezca el valor binario 10, es necesario que se active la
entrada a2 y que no se activen las entradas a, ni ao, ya que, si esto sucediera, cualquiera de ellas
tendría prioridad sobre ar. Sin embargo, es indiferente qué se active o no d3. oe módo similar se
deducen todas las demás combinaciones de la Tabla 5.11.
Las ecuaciones de ,S, y So son las siguientes:
St : az',át' do + a3. A2. dt. ao : at. ao.(az * at. dz) : at. ao.@, * ar)
So : dr' ao + ar. dr. d,.' do :.ao. (a, t az. az. dt) : ao. (a, * az. az)
De estas ecuaciones se obtiene el circuito que aparece en la Figura 5.11.
5.2. Diseñar, empleando puertas lógicas, un codificador de ocho a tres líneas con salida en
binario natural y prioridad a la entrada de mayor peso.
Solucién: Siguiendo el mismo procedimiento del Problema 5.1, pero dando ahora prioridad a la
entrada de mayor peso, se obtiene la Tabla de verdad 5.12.
Tabla 5.12. Tabla de verdad del Problema 5.2
Entradas Salid¡s
41 46 As A4 43 42 Ar Ao s2 's1 s"
00000001 000
0000001x 001
000001xx 010
00001xxx 011
0001xxxx 100
001xxxxx 101
0lxxxxxx 110
lxxxxxxx tlt
De la Tabla 5.12 se obtienen las siguientes ecuaciones del circuito:
So :,i, . aa. as. a+. at. oz. at + A1. a6. ás. d+. a, * a1. da. as * a, :
: at * au . la, I aa. @3 I ar. ar)]
St : %. au. ds. a+' at. a, * dr. ae. ds. d+. at I dr. au * a, :
: at * au * ár.ao- (a3 * a2)
Sz : at' da' ds' ao I a7. aa. as * a7. au * a, : a7 + a6 + as + a4
Tales ecuaciones dan lugar al circuito de la Figura 5.12.
5.3. Utilizando codificadores comerciales de ocho a tres líneas con salida en binario natural y
prioridad a la entrada de mayor peso, tipo 74148, y las puertas lógicas necesarias, imple-
mentar un codificador de dieciséis a cuatro líneas, con prioridad a la entrada de mayor peso
y con salidas activas a nivel alto.
. Figura 5.12. Circuito resultado del problema 5.2.
Solución: El 74148 es un codificador de ocho a tres líneas con salida en binario natural y prioridad
a la entrada de mayor peso. Tanto sus entradas como sus salidas son activas en nivel bajo (0) y dispone
además de tres líneas especiales:
. Er.
Es 1a entrada de inhibición que pone en nivel alto las salidas lo, At y Az, independientemente
del valor de las entradas, cuando se le aplica un 1. Desbloquea el codificador cuando se presenta
un 0 en esta entrada.
o Eo. Esta salida nos indica, con un nivel b4jo, el momento en que no están activadas ninguna de
las entradas del codihcador (es decir, todas las entradas están en nivel alto), permaneciendo a 1
en el resto de los casos.
. GS. Esta salida se activa con un nivel bajo cuando se ha activado alguna de las entradas.
Teniendo en cuenta el funcionamiento del codihcador 74148 anteriormente descrito, podemos
obtener un codihcador a 16 entradas y cuatro salidas sin más que acoplar dos pastillas iq4g, ¿"
forma que, a una de ellas, se conecten las ocho entradas de menor peso y a la otra las restantes, tal y
como aparece en la Figura 5.13.
En dicha figura vemos cómo la salida A'o del codihcador final se obtiene de una puerta NAND
a la que entran las dos salidas lo de ambos codificadores. Laraz6n de emplear una puerta NAND
está en que las salidas de los codificadores son activas a nivel bajo y, por otra parte, nosotros queremos
que el codificador final tenga sus salidas activas en nivel alto. De forma similar se obtienen las salidas
A't ! A'2.
Para conseguir que las puertas NAND anteriormente mencionadas funcionen adecuadamente es
preciso que las salidas de los dos codihcadores no se activen simultáneamente si llegaran a activarse
entradas de ambos codificadores. Este problema se resuelve empleando las entradas de inhibición .8 ,
las cuales nos servirán además para conseguir que el codificador que soporta las entradas de mayor
peso tenga prioridad sobre el que soporta las de menor peso.
Conectaremos la entrada de inhibición del conjunto E', a la entrada E del codilicador C, (que
soporta las entradas de mayor peso) y la salida ¿o de éste a la entrada E, del codificador Cr. De esta
manera, si se activa una entrada de ambos codilicadores, siempre tendrá prioridad el codificador que
soporta el mayor peso y, por tanto, su salida Eo adoptará un nivel alto que inhibirá al codihcador Cr.
182 ELEcrRoNrcADrcrrAL
Por último, para obtener la cuarta salida del codihcador final A'r, basta con llevar una puerta
multiplicadora a la salida Zo del codificador de mayor prioridad Cr(ya que ésta valdrá I siempre que
a las entradas del codificador les llegue información) a \a enlrada Ej del codificador total.
€.s €rn€r, €r. €to €" €e e7 e6 e5 e4 e3 e2 el eo
76543210 Et 76543210
74148 74148
c c1
6" A2A1A, Eo G, A" AlAo
114 1/4 114 1/4

7408 7400 7400 7400
AL A' A', AL
Figura 5.13. Codificador con prioridad de cuatro a dieciséis líneas.
5.4. Realizar el diseño de un decodificador de dos a cuatro líneas con entrada en binario natural
y salidas activas en nivel alto empleando sólo puertas lógicas.
Solución: Cuando en un decodificador aparece en su entrada una cierta combinación, se activa la

salida equivalente a su valor binario; teniendo en cuenta lo dicho, se realiza la Tabla de verdad 5.13.
Tabla 5.13. Tabla de funcionamiento

de un decodificador de dos a cuatro líneas
Entradas Salidas
a1 ao s" ,sl s, .t3
0 0 1 0 0 0
0 1 0 1 0 0
1 0 0 0 1 0
1 1 0 0 0 1
De esta tabla se obtienen lbs siguientes ecuaciones:
So:ao'at ) St:ao'c7r I Sz:ao'at I Sz:ao'at

ao
so
s,
s"
s3
Figura 5.14. Decodificador de dos a cuatro líneas.
5.5. lmplementar la siguiente función lógica empleando el decodificador comercial (de binario
BCD a decimal\ 7442:
F:i't+*'u+r' Z'u
Solución: Seguiremos, para resolver este problema, el procedimiento indicado en el Apartado 5.6 de
la introducción teórica de este capítulo.
En primer lugar observamos que la función a implementar no es un minterms completo porque
existen cuatro variables en la función y ningún sumando posee las cuatro. Por ello, comenzaremos
por obtener la función completa con los procedimientos expresados en el Capítulo 2; es decir,
representando la ecuación en un mapa de Karnaugh y, seguidamente, obteniendo de él la ecuación
minterms íntegra. En la Figura 5.15 aparece la función representada en el mapa.
v'
00
01
11
10
Figura 5.15. Mapa de Karnaugh del Problema 5.5.

Partiendo del mapa de Karnaugh, se obtiene la siguiente ecuación:
F : i. r. z' u + x. y.,. t: + t. r. z. u * i. y. z. u *
* i' y' 2. u * i. y.. z. u + x. y. Z. u
A continuación aplicaremos el procedimiento descrito en el Apartado 5.6, y diremos:
' El decodihcador a emplear deberá tener cuatro lineas de entrada por poseer cuatro variables
la
función a implementar.El 7442 posee cuatro entradas en binario BCD y diez salidas.
Los términos que hacen 1.la función corresponden a los equivalentes decimales:0, 1,2,3,5,7 y
.' Por último, realizaremos las siguientes conexiones:
9.
que la variable de mayor peso en la tab\a de la función,

-,r'mayor es
peso en el decodilicador 7442.
con A3, que es la entrada de
de la función con A, del decodihcador.

-y z de la función A, del decodificador.
- de la función concon A, del decodificador.
-u Las salidas 1,2, 3, 5,7 y 9 del decodificador
- dot 7442 susO,salidas activas en nivel bajo. En
a una puerta NAND por tener el decodifica-
realidaá emplearemos una puerta NAND de
ocho entradas, al no existir integrados comerciales de este tipo con siete eniradas, y conecta-
remos la octava entrada a I para que no influya en el resultado. El circuito final áparece en
la Figura 5.16.
0
1
2
x y'.33
v /.24
z 41 5
v Ao6
7
8
9
Figura 5.16. Resultado del Problema 5.b.
5.6. Utilizando un decodificador BCD a decimal del tipo 7442 y puertas NAND de dos entradas,
implementar el circuito que corresponde a la siguiente función:
F : a.6. ¿ + a. b. a + a.6. c + a.6..

Solución: La función a implementar es un minterms completo de tres variables en el cual los valores
equivalentes en binario y decimal de cada uno de sus términos son:
a'6.c:l0o :4 A'b'c:010:2
a'6'c:0Ol :1 a.6.a:000:o
De lo anteriormente indicado se deduce que debemos emplear las salidas del decodifica
dor 0, 1,2 y 4.
El decodilicador 7442 pos€e cuatro eÍtradas y nuestra función sólo tiene ocho variables, causa
por la que la entrada de mayor peso del decodihcador deberá conectarse permanentemente a 0,
consiguiéndose de esta forma que todas las combinaciones que puedan entrar estén comprendidas
entre 0@0 y 0111.
Por último, para realizar la conexión de las salidas del decodihcador, al poder emplear sólo puertas
NAND de dos entradas y precisar una puerta NAND de cuatro entradas, procederemos del siguiente
modo:
o Conectaremos las salidas 0 y 1 del decodificador a una puerta NAND.
o Conectaremos las salidas 2 y 4 del decodificador a una puerta NAND.
. Seguidamente, tendríamos que realizar la suma de las salidas de las dos puertas NAND, pero,
como no tenemos sumadores, sustituiremos la sumadora por su equivalente en puertas NAND;
es decir, dos NAND montadas como inversoras y una NAND final. La Figura 5.17 nos muestra
el circuito hnal.
7442
0
1
2 1 /474OO 1 /474OO
3
4
5
6
7
8
I
1 /4 7400 /4 74OO
1
igura 5.17. Circuito con el resultado del Problema 5.6.
5.7. Realizar la implementación de la siguiente función lógica empleando el decodificador co-

mercial (de binario BCD a decimal) 7442:
F : x' y * x' 2' u * x' v' D t 2' u + v' t)
Solución: A1 tratarse de un minterms incompleto, procederemos en primer lugar a obtener la función

completa empleando la representación en el mapa de Karnaugh de la Figura 5.18.
z
00 01 11 10
00 1(0) 1(8)
01 1 (1) 1 (5)
|,e ---
1(e)
Uo
xYz
1(2)
U
En este mapa se han indicado, entre paréntesis, los valores decimales equivalentes al término repre-
sentado en cada casilla. De ello se deduce la existencia de cuatro términos que no pueden ser realizados
por el decodificador 7442 con los métodos empleados en problemas anteriores, que son:
x'y'z'L) 1010 : l0
x'y'Z'u 1101 : 13
x'y'z'u 1011 : 11
x'y'z'D 1111 : 15
Para representar estos términos intentaremos, en primer lugar, su simplificación en el mapa,

siempre que esto sea posible. En nuestro caso, y tal como aparece en el mapa de la Figura 5.18, se
pueden realizar dos simplihcaciones que dejan reducidos los cuatro términos a la siguiente subfunción:
x'y'D+x'r'z
La salida total se obtend¡á sumando esta subfunción con la salida de la puerta NAND que reúne
los términos realizados con el decodificador.
La Figura 5.19 representa el circuito final.
7442
0
1
x 2
v 3
z 4
5
6
7
I
I
7404
116 7404 1/3 7411
Figura 5.1 9. Circuito con el resultado del Problema 5.7.
5.8. Utilizando un decodificador y puertas lógicas, realízar el circuito que es capaz de responder
a los cronogramas de las Figuras 5.20 y 5.21.
Entradas
Figura 5.20. Cronograma de entradas del Problema 5.8.
."...1:
Figura 5.21 . Cronograma de salidas del Problema 5.8.
Solucién: Analizando los estados de entrada y salida de los cronogramas de las Figuras 5.20 y 5.21,
se puede deducir la Tabla 5.14, que representa la tabla de verdad de la función que cumple dichos
cronogramas.

del Problema 5.8
¿lte X Y
000 1 0
001 0 1
010 I I
011 U 0
100 1 1
101 0 0
110 0 0
111 1 0
Para implementar la tabla de verdad anterior podemos emplear un decodihcador 7442 de BCD a
decimal, de forma que, cuando aparczca una determinada combinación binaria en las entradas, se
active la salida decimal equivalente del decodificador. Siguiendo el anterior método, la salida X del
circuito deberá estar conectada, a través de una puerta NAND, a las salidas 0,2,4 y 7 del decodihcador,
mientras que la salida )z se deberá conectar, por medio de una NAND, a las salidas l, 2 y 4 del
decodiñcador.
En la Figura 5.22 aparece el conjunto del circuito.
0
1
2
3
4
5
6
7
8
I
Figura 5.22. Circuito con el resultado del problema 5.g.
De este modo, si por las entradas a, b y c del conjunto introducimos la secuencia de ondas que
aparece en el cronograma de la Figura 5.20, en las salidas X e Y aparecerán también las secuencias
de la Figura 5.21.
5.9. Utilizando dos decodificadores de tres a ocho líneas del tipo 74138 y puertas lógicas,
implementar un decodificador de cuatro a dieciséis líneas.
Solución: El decodificador 74138 posee, para su control, tres líneas de enable, o autorización, deno-
minadas Er, E, Y 8., de las cuales, las dos primeras son activas a nivel bajo y 1a tercera es activa a
nivel alto.
dcba
E, E. E. A. A, E, E2 E3 A" A'
74138
76543210 76543210
15',t4131211'1098
15',t4131211'109 8 7654321 0
Figura 5.23. Decodificador de cuatro a dieciséis líneas.

E1 decodilrcador final dispondrá de cuatro entradas denominadas, de mayor a menor peso: d, c, b, a.

Por otra parte, como los integrados 74138 sólo disponen de tres entradas: c, b, a, para obtener la
cuarta entrada emplearemos las entradas de inhibición 8., de forma que, dependiendo que el valor
de la entrada d sea 0 o 1, el circuito activará el decodificador que soporta las salidas de menor peso
o las de mayor peso, respectivamente.
5.10. Implementar un visualizador numérico de cuatro dígitos, rcalizado con displays de siete
segmentos en cátodo común y decodificadores de BCD a siet€ segmentos del tipo 7448.
El visualizador deberá cumplir las siguientes normas:
. Si el número decimal a representar es menor de 1.000, no deberán encenderse los ceros
no significativos de la izquierda.
o El cero decimal se representará por un solo 0 en la posición derecha.
Sofución: El 7448 es un decodificador BCD a siete segmentos de cátodo común, causa por la cual
es directamente compatible con el tipo de visualizador a emplear.
Teniendo en cuenta el funcionamiento de este decodificador, reflejado en la Tabla 5.15, el circuito
que ha de realizar es el de 1a Figura 5.24.
Tabfa 5.15. Tabla de funcionamiento del decodificador 7448
Entradas BCD
LT RBI BTIRBO Funcionamiento
a3 a2 ar aO
Terminal utilizado Modo Lamp l"¿s¡. Todas las salidas

0 X X X x X
como salida con I decodihcador a 1
de1
Terminal utilizado Modo Blanking Input. Todas las sa-

X X X X X X
como entrada a 0 lidas del decodificador a 0
Modo normal. P.ealiza la decodih-

Número Terminal utilizado
I 1 cación del número BCD de las en-
en BCD como salida con 1
tradas
Modo omisíón cero. Decodifica el

Terminal utilizado cero BCD presente en la entrada,
1 0 0 0 0 0
como salida con 0 pero lo omite poniendo a 0 todas las
salidas
Como nyecle up-ry.I.r9 en la Figura 5.24, en ei decodi{icador C, se han puesto a 1 las entra-
das LT, RBI y BIlRBO,por 1o que decodifica de forma normal cada uno de los números presentes
en sus entradas, incluido el 0 (0000 en BCD).
Los decodificadores tienen conectada su patilla LT (Lamp Tesr) a 1 para que no se active este
modo de funcionamiento del decodificador; asimismo, este terminal está a 1 en C, y Cr.La entrada
de RBI del C, (Rippte Blanking Input) esfá conectada a 0, por lo que se decodilicarán todas las
190 ELEcrRoNtcADtGlrAL
Millares Centenas Decenas Unidades
H H H
BCDEFG BCDEFG ABCDEF BCDEFG
B B B B
I I I I
RR RR RR RR
BBL BBL BBL BBL
4342A1 Ao otr 4A2A1A| o t f I f
A3A2A1A| O A3A2A1A| o I T
Figura 5.24. Visualizador de siete segmentos del problema 5.10.
d c b a ,so ^tl s2 s3 .s4 's5 s6 s' s_ s'

0000 0 00000000
0001 1 00000000
0010 1 10000000
0011 1 11000000
0100 I 11100000
0101 1 11110000
0110 I 11111000
0111 I 11111100
1000 1 11111110
1001 1 11111111
1010 0 00000000
1011 0 00000000
1100 0 00000000
1101 0 00000000
1110 0 00000000
1111 0 00000000
entradas, excepto cuando en ellas se introduce 0000; en ese instante, las salidas del decodificador se
pondran a 0, apagándose todos los segmentos del disptay y poniendo la salida BIIRBO (Blanking
InputlRipple Blankíng Output) a 0.
Por otra parte, como la patilla ¿e Ñ ¡nAO del decodificador Co está conectad a a la entrada RBI
del Cr, que visualiza las centenas, éste actuará de igual forma que el Cn. La anterior operación se
repite de nuevo entre el decodificador C. de las centenas y el C2 de las decenas.
4 7400
1/6 ,7404
1/4 7400
1/6 7404
1/4 7400
1/6 7404
1/4 74OO
1/6 7404
1/4 74OO
1/6 7404
1/4 74OO
.7400
1/6 7404
1/4
0123456789 't 14 7400

7442
116 7404
A3 42 41 Ao
dcDa
dcb
Figura 5.25. Circuito con el resultado del Problema 5.11.

5.11. Implementar un decodificador BCD a decimal que cumpla la Tabla 5i16, utilizando para
ello un decodificador del tipo 7442 y puertas lógicas.
Solución: El 7442 es un decodificador de BCD a decimal con las salidas activas en e1 nivel bajo.
Según la Tabla 5.16, el decodificador a implementar debe activar con nivel alto, tanto la salida
cuya decodificación corresponde, como todas las de peso inferior. Por tanto, habrá que diseñar un
sistema que detecte que una salida esté a 0 y ponga a I dicha salida y las anteriores. Para ello,
basta con comenzar colocando un inversor en la salida de mayor peso (que nos convierta los 0 en 1
y viceversa), y poner en el resto de las salidas una puerta NAND que compare cada salida con la
inversa de la salida anterior de mayor peso.
Por tanto, el circuito será el de la Figura 5.25.
5.12. Realizar un decodificador de binario BCD tipo Aiken a decimal empleando puertas lógicas.
Solución: Como ya sabemos por el Capítulo 4, el BCD Aiken es un código binario que emplea las
cinco primeras y las cinco últimas combinaciones de cuatro dígitos binarios. Por ello, la tabla de
verdad del decodificador a diseñar es la que aparece en la Tabla 5.17.
Tabla 5.17. Decodificador Aiken a decimal
a b c d ,so ^sl ,s2 s. ^s4 s' .s6 & s" s"

0000 1000000000
0001 0100000000
0010 0010000000
0011 0001000000
0100 0000100000
0101 XXXXXXXXXX
0110 XXXXXXXXXX
0111 XXXXXXXXXX
1000 XXXXXXXXXX
1001 XXXXXXXXXX
1010 XXXXXXXXXX
1011 0000010000
1100 0000001000
1101 0000000100
1110 0000000010
1111 0000000001
Representemos seguidamente en un mapa de Karnaugh todas las casillas indiferentes para obtener
a continuación lasecuaciones de cada una de las salidas. Dicho mapa aparece en la Figura 5.26.
Figura 5.26. Mapa de términos indiferentes del Problema 5.12.

Las ecuaciones simplificadas por Karnaugh de cada una de las salidas son:
So:5.8.d ; Sr:á.a.d ; Sz:a.c.d ;

S¡:a'c'd ; S+:a.b ; lSr: a.6 ;
Sa:a.¿.d: St:a'c.d;
Sr:o.c.d; Sg:b.c'd
El circuito que corresponde aparece en l,a Figura 5.27.
.so
s,
s,
.s3
s,
su
s6
s8
1/4 7408
s"
1 /4 7408
Figura 5.27. Decodificador del Problema 5.12.
5.13. Realizar un circuito convertidor de código, empleando sólo puertas lógicas, para transformar
cantidades expresadas en BCD tipo Aiken a BCD natural.
Solución: Partiendo de la tabla de verdad del convertidor que aparece en la Tabla 5.18 deduciremos
sus ecuaciones lógicas.
Tabla 5.18. Codificador Aiken a BCD
Entr¿das Aiken Salidas BCD

Decimal
dcba DCBA
0000 0000 0
0001 0001 1
0010 0010 2
001r 0011 J
0100 0100 4
1011 0101 5
1100 0110 6
1101 0111 7
1110 1000 8
1111 1001 9
Las ecuaciones de cada una de las salidas BCD serán:

: a.b.c.d
a.b.c.d: b.c.d.(a + a\: b.c.d
+
C: a'6'c'd + a'b'c.d + a-5.c.d + a.6.c.d: a.6-c * 6.c'd + a'b'c'd
B: a' b' c' A + a' b' E' d + a' 6' c' d + a' 6' c' d : b' ¿' d + 6' c' d
A: a'6'¿'d + a'b.c.d + a'b'c'd + a.6.c'd + a'b'c'd: a
Finalmente, el circuito es el de la Figura 5.28.
dcba
1/6 7404
1/3 7411
113 7411
1/4 7432
1/4 7432
1/2 7421
1/4 7432
1/3 7411
Figura 5.28. Codificador Aiken a BCD.

5.14. Realizar un circuito convertidor de código que teniendo por entrada un número binario de
cuatro bits (valores decimales del 0 al 15), genere en su salida su equivalente en BCD natural,
expresado de la siguiente forma:
¡ Cuatro bits para representar las unidades (de 0 a 9).
. Un bit para representar las decenas (que puede tomar el valor 0 o l).
Solución: La representación en bloque del circuito a realizar es la de la Figura 5.30.
a
b
c
d
Figura 5.29. Convertidor de código de binario natural a BCD.
De la estructura anterior se deduce que la tabla de verdad de este circuito es la que se muestra
en la Tabla 5.19.
Tabla 5.19. Tabla del convertidor

del Problema 5.14
d c b a E D C B A
0000 0 0000
0001 0 0001
0010 0 0 0 1' 0
0011 0 0011
0r00 0 0100
0101 0 0101
0110 0 0110
0111 0 01ll
1000 0 1000
1001 0 1001
1010 1 0000
1011 1 0001
1100 I 0010
1101 I 0011
1110 1 0100
1111 I 0101
Aplicando seguidamente a cada salida los mapas de Karnaugh para simplificar las ecuaciones, se
obtienen los mapas de la Figura 5.30.
d
c00 01 11 10
a
00
01
I 1 1
¡
u
a)
11 1 1
_l
10
B=d.b+d.c.6
C:il .c+b.c
E=d.c+b.d
Figura 5.30. Mapas de Karnaugh del Problema 5.14.

La implementación del circuito representado por las anteriores ecuaciones puede verse en la
Figura 5.31.
1/4 7408
1/4 7408
1/4 7408
Figura 5.31 . Convertidor binario natural a BCD.
5.15. Diseñar un circuito digital cuyo funcionamiento sea tal que, al introducirle tres dígitos
binarios, se obtenga en un display de cátodo común a las salidas expresadas en la Tabla 5.20.

del Problema 5.15
xyz Salida
000
001
010
011
100
101
110
111
198 ELEcrRoNrcADrcrrAL
Solución: lJn display de cátodo común está constituido, como ya se explicó en la Figura 5.1 y en la
Tabla 5.4, por siete diodos LED's, cada uno de los cuales forma un segmento cuya denominación
aparece en dicha figura. Cuando se pone un 1 en alguno de los ánodos, el segmento correspondiente
se ilumina.
Según 1o expuesto en la Tabla 5.21, aparecen los segmentos que tendrán que activarse para cumplir la
Tabla 5.20 del circuito:
Tabla 5.21 . Segmentos del display

que deben activarse
xlz a b c d e f ó
000 I I I 1 1 0
001 1 I 1 0 1 1
010 0 0 1 1 1 1
011 1 0 0 1 1 0
100 0 1 1 1 0 I
101 1 0 0 1 1 I
110 1 0 0 0 1 I
111 1 1 1 1 1 1
El circuito a diseñar dispondrá, por tanto, de tres entradas y siete salidas, cada una de 1as cuales
acfiyará a cada uno de los siete segmentos. Dichas salidas serán activadas a nivel alto, ya que así lo
requiere la estructura de los dísplays en cátodo común.
Para obtener las ecuaciones de cada una de las salidas emplearemos los mapas de Karnaugh que
aparecen en la Figura 5.32.
z\/ oo 01 11 10
0
r;) r¡
I
t, 1
['/ I a)
z
xY
,Y
a=z+ty+xy
a:z+x @y b= xl+yZ+ xyz
Figura 5.32. Mapas de Karnaugh del Problema 5.15.

v 00 01 11 10 z Yoo 01 11 10
0
tt \-*
? e Yz 0
e D r;)
1
['J 1
c)
1
el U d)
xy
xy xZ
c:x2+*l+lz+xyz d= tZ+ xl+yz
e=Z+x+y f=z+x+y
y00 01 11 10 x
0
aI
1
D tJ- 6 c)
YZ
y2 g=x+y2+lz
g=x+(y @ z)
Figura 5.32. Mapas de Karnaugh del Problema 5.15. (continuación).
por tanto, el circuito que cumple las condiciones del enunciado es el de la Figura 5.33.
ELECTRONICA DIGITAL
1/4 7432
1/4 7408
1/4 7408
114 7432
1t4 7404
1/4 7432
114 7408
114 7432
114 7432
1/4 7486
1 /4 7432
Figura 5.33. Circuito resultado del Problema 5.15.

5.16. Implementar el Problema 5.15 empleando un decodificador BCD a decimal tipo 7442 y las
puertas lógicas necesarias.
Solución: También puede diseñarse el circuito del Problema 5.15 utilizando un decodificador del tipo
BCD a decimal, como el 7442. Este decodificador dispone de 10 salidas activas a nivel bajo, de las
cuales sólo se emplearán ocho, que son las que corresponden a las diferentes combinaciones de los
bits x, y y z de entrada. A partir de la Tabla 5.21, se puede deducir que:
. La salida a deberá dar un 0 cuando se presenten las combinaciones 010 y 101, estando en el resto
de los casos a 1. Por tanto, dicha salida se obtendrá de una puerta AND a la que conectaremos
las salidas 2 y 4 del decodificador.
. La salida b deberá dar un 0 cuando aparezca 010,011, 101 o 110. Se obtiene, en consecuencia, de
una puerta AND que tenga conectadas las salidas 2, 3, 5 y 6 del decodihcador.
o La salida c se obtiene por el mismo razonamiento de una puerta AND conectada a las salidas
3, 5 y 6 del decodificador.
. La salida d se obtiene multiplicando las salidas 1 y 6 del decodificador.
. Las salidas e y f se obtienen, respectivamente, de las salidas 7 y 4 del decodihcador.
. La salida g se obtiene multiplicando las salidas 0 y 3 del decodificador.
Por tanto, el circuito implementado es el que se muestra en la Figura 5.34, donde puede apreciarse
que la entrada de mayor peso del decodificador está conectada a 0 para conseguir que sólo puedan
entrar al decodificador las combinaciones de las Tablas 5.20 y 5'21.
2
z Ao3
v Ar4
x Ar5 114 7408
A-G
'7
8
9
114 7408
Figura 5.34. Resultado del Problema 5.16.

5.17. Implementar un multiplexor de cuatro a uno canales con puertas lógicas.
Solución: Los multiplexores poseen un número de entradas de selección relacionado según la fórmula
que aparece en el Apartado 5.8 de este capítulo. Por ello, nuestro multiplexor precisa de dos entradas
de selección. La tabla de verdad del circuito a implementar es la que aparece en la Tabla 5.22.
Tabla 5.22. Tabla de verdad de un multiplexor

de cuatro a uno canales
Entradas de control Canales de entr¡da Salidas
Ct Ca D3 D2 DI Do .9
0 0 X X X 0 0
0 0 X X x 1 1
0 1 X X 0 X 0
0 I x X 1 X I
1 0 X 0 X X 0
1 0 X 1 x X 1
I 1 0 X X x 0
I 1 I X X X 1
De esta tabla se deduce ia siguiente ecuación:
s : er' eo. Do* fr' co' D\ + cl .eo.Dr-t Ct.co.D,

Por último, el circuito de la Figura 5.35 representa la implementación de dicha ecuación
1/3 7411
114 7432
116 7404 1/3 7411
Do
7404
D1
-1/6 1/3 7411 114 7432
114 7432
Figura 5.35. Multiplexor de cuatro a uno canales.

5.f8. Implementar la siguiente función empleando un multiplexor de 16 canales de entrada del

tipo 74150:
F : x'y -l x. Z.u + x' y'D * Z'u + r't)

Solución: La función dada está expresada bajo la forma de minterms incompleto; luego, en primer
lugar, obtendremos la ecuación minterms completa por medio de su representación en el mapa de
Karnaugh, tal y como aparece en la Figura 5.36.
x
00 01 11 10
00 1(0) 1(8)
01 1 (1) 1 (5) 1(13) 1 (e)
11 1(15) 1(11)
10 1(2) 1 (10)
En el mapa de la Figura 5.36 aparece, en cada casilla con 1, el valor equivalente en decimal de
cada término. Por tanto, deberemos conectar a 1 las entradas de los canales 0, 1,2, 5,8, 9, 10, 11, 13
y 15, conectando el resto de los canales a 0.
Las entradas x, y, z y u serán conectadas, respectivamente, a las entradas S., Sr, Sr y So del
multiplexor.
D3
D4
D5
D^
D7
Ds
D"
Dro
D,,
Dr.
D."
D.n
D,_
x
v
x
Figura 5.37. lmplementación de las funciones del Problema 5.'l 8.

5.19. Realizar la implementación de la función del Problema 5.18 empleando un multiplexor de

ocho canales del tipo 7415I.
Solución: En este caso, nuestro multiplexor sólo dispone de tres entradas de selección y ocho canales,
por lo que procederemos como se indicó en el Apartado 5.9 de este capítulo.
Comenzaremos por obtener la función bajo la forma de minterms completo del mapa de Karnaugh
de la Figura 5.36, dicha ecuación es:
F : x. t. Z' u + x. l. Z. u + r. t. z. u * i. y. Z. t) + x. r. Z. u +
+ x. l. Z' u I x- r. z. u * x. y. z. D + x. y. Z. u + x. y. z. t)
Representemos seguidamente esta función en una tabla como la Tabla 5.6 del Apartado 5.9 de la
introducción teórica, obteniéndose así la Tabla 5.23.
Tabla 5.23. Representación de la función del problema 5.19

v
xv 000 001 010 011 100 101 110 ul
0 I I I
I I I 1 I I
Do D1 D2 D3 D4 Ds D6 D.7
De dicha tabla se deduce:

o Las entradas de los canales 0, 1,2 y 5 han de conectarse a I permanentemente.
r Las entradas de los canales 4 y 6 han de conectarse a 0 permanentemente.
o Las entradas de los canales 3 y 7 han de conectarse a la señal -r, ya que, según la tabla, dichos
canales deben valer 0 o 1, según sea el valor x.
I Las entradas y, z y u de la función se conectarán a las entradas de selección en el mismo orden de
pesos que figura en la Tabla 5.23; esto es, )¡ con Sr, z con S, y, por último, u con So. Asimismo,
la entrada de habilitación E se conectará a 0 permanentemente. El circuito final aparece en 1a
Figura 5.38.
Figura 5.38. Circuito con el resultado del problema 5.19.

CIRCUITOS COMBINACIONALES MSI 2O5
5.20. Diseñar un circuito que implemente la siguiente función lógica empleando un multiplexor
de ocho canales de entrada tipo 74151:
F : x' y + z.u I y. 2.u * x.r.1)

Solución: Lo primero que hay que obtener es el minterms completo que representa la función con
el auxilio del mapa de Karnaugh de la Figura 5.39.
00 01 11 10
00 1 1
01 1 1
11 1
10 1 1 1o¡ 1
Figura 5.39. Mapa de Karnaugh del problema 5.20.
La función bajo la forma de minterms completo será;
F : x.r. 2.ü + x.t'z.u I x.y.Z.u + t .y.z.u * x.y. 2.u +

+ x.y Z'u + x' y. z.ú + x. )-. z.D + x. y. z.u
Representemos seguidamente esta función en la Tabla 5.24.
Tabla 5.24. Representación de la función del problema b.19

l-v
u\z 000 001 010 011 100 101 110 ltl
0 I 1 1 I
1 1 I
Do D1 D2 D3 D4 D\ D6 D1
De la tabla anterior se deduce:

. Que las entradas de los canales 6 y 7 han de conectarse a I permanentemente.
. Que la entrada del canal 4 ha de conectarse a 0 permanentemente.
. Que las entradas de los canales 0, l, 3 y 5 han de conectarse a través de un inversor a la señal u,
ya que, según la tabla, dichos canales toman el valor contrario al de u.
. Que la entrada del canal 2 ha de conectarse a la señal u.
. Por último, que las entradas x, y, z de la función se conectarán a las entradas de selección en
el mismo orden de pesos que figura en la Tabla 5.24; esto es, x con Sr, y con S, y, por
último, z con So. Asimismo, 1a entrada de habilitación ¿ se conectaú a 0 permanentemente.
Como puede verse, si comparamos este problema con el anterior, el orden en que se colocan las
la función en la tabla donde se realiza la elección de canales (Tabla 5.24) no tiene
variables de
por qué ser invariable, puesto que en el anterior problema pusimos yzu enla parte superior y en este
hemos puesto xyz. Esto da lugar a que este tipo de problemas tenga más de una solución a la hora
de conectar el multiplexor. El circuito hnal aparece en la Figura 5.40.
Do
D1
x D2
v D3
z D1
D-
D.
D1
5.2t. Implementar un inversor partiendo de un multiplexor del tipo 74151.
Solución: Una vez realizados los problemas anteriores, el presente no tiene la menor dificultad,
ya que consistiría en emplear exclusivamente dos canales de entrada, uno conectado a 0 y otro a 1
de forma permanente.
Para realizar la selección del canal introduciremos la señal de entrada al circuito a la entrada de
selección de menor peso, poniendo el resto de las entradas de selección a 0 permanentemente.
El circuito de la Figura 5.41 es, por tanto, el resultado del problema:
Do
D1
D2
D3
D4
D5
D6
D,
Figura 5.41 . lmplementación de un inversor con multiplexor

5.22. Implementar un circuito que cumpla las señales de entrada y salida que se representan
el cronograma de la Figura 5.42 uttlizando para ello un multiplexor del tipo 74151.
Entradas
Figura 5.42. Cronograma del Problema 5.22
Solución: Comenzaremos planteando la tabla de verdad que cumple las entradas y salidas del
cronograma de la Figura 5.42. Se trata de la Tabla es la 5.25.

del Problema 5.22
Canal abc F
0 000 1
1 001 0
2 010 1
3 011 0
4 100 I
5 101 0
6 110 0
7 111 0
El multiplexor 74151 posee tres señales de selección; nosotros conectaremos las entradas del
circuito del modo siguiente: la entrada de selección de mayor peso, Sr, se conectará con a, St con á
y So con c.
Seguidamente, según nos muestra la Tabla 5.25, se conectarán las entradas de los canales 0,2 y 4
a 1 permanentemente y las de los canales 1, 3, 5,6 y 7 a0, obteniéndose así el circuito de la Figura 5.43.
5.23. Dada la Tabla 5.26, que corresponde a un circuito combinacional, se pide implementar ta
función con un multiplexor de cuatro entradas de direccionamiento tipo 74150.
edcba F edcba F
00000 1 0000 1
00001 0 0001 0
00010 I 0010 I
00011 0 0011 1
00100 1 0100 1
00101 1 0101 1
00110 0 0110 0
00111 0 0111 0
01000 0 1000 0
0100r 0 1001 0
01010 0 1010 0
01011 0 1011 0
01100 1 1100 1
01101 1 1101 1
01110 1 1110 0
01111 0 1111 1
Solucién: El multiplexor 74150 es un multiplexor de 16 canales de entrada con cuatro entradas de

selección, por 1o que, según lo indicado en el Apartado 5.9 del presente capítulo, es posible implementar
con é1 funciones de hasta cinco variables.
Para implemenlar la función con el multiplexor 74150, primero se confeccionalaTabla 5.2'7, en

la que se representan todos los términos que hacen 1 la función.
Tabla 5.27. Representación de la función del Problema S.23

b
e 0000 0001 0010 .0011 0100 0101 0110 0111 1000 1001 1010 l0l t I 100 1101 1110 1111
0 1 I 1
I 1 1 I I I I
Do D1 D2 D3 D4 Ds D6 D7 D8 Ds Dro Dn Drr. Drt Drn DÉ
De acuerdo con la Tabla 5.27, se deberán realizar las siguientes conexiones en el multiplexor:
¡ Las entradas de selección So, ,S1, 52, S. con las entradas del circuito a, b, c y d.
o Las entradas de los canales 0,2, 4, 5, 12 y 13 se deberán poner a 1 ya que, valga lo que valga la
entrada e, la salida del multiplexor en estos canales ha de ser 1.
o Las entradas de los canales l, 6,7,8,9, 10 y 11 se pondrán a 0 porque, independientemente del
valor de e,la salida del multiplexor en estos canales ha de ser 0.
. Las entradas 3 y 15 se conectarán directamente a la entrada e debido a que la salida de estos
canales debe ser 0 cuando e valga 0, y 1 cuando e valga l.
. La entrada del canal 14 se conectará a la entrada ¿puesto que la salida del multiplexor debe ser 0
cuando e va\ga 1 y viceversa.
o Por último, la entrada de habilitación -E se pone a 0 permanentemente.
Por tanto, el circuito será el representado en la Figura 5.44.
DOW
D1
D2
D3
D.
D7
De
D'o
D,,
D'"
s"
s1
s,
s"
E
e a bc d
Figura 5.44. Multiplexor del Problema 5.23.
21O ELEcrRoNrcADtctrAL
5.24. Una máquina de juego posee un sistema de lotería constituido por cuatro pulsadores
activados por las bolas que se deslizan sobre un tablero. El sistema funciona de tal forma
que conecede partida gratis cuando, al introducir la bola en juego por el orificio de lln, la
combinación binaria formada por los citados pulsadores es equivalente en decimal a uno
de los siguientes valores: 3,7, 70,11 y 15.
Implementar el circuito necesario con un multiplexor del tipo 74151-
Solución: Si se define que un pulsador activado toma el valor I y sin activar el valor 0, la tabla de
verdad de este circuito será la 5.28.

del Problema 5.24
xyZV F
0000 0
0001 0
0010 0
0011 1
0100 0
0101 0
0110 0
0111 1
1000 0
1001 0
1010 I
1011 1
1100 0
1101 0
1110 0
1111 1
Procediendo como en problemas anteriores y partiendo de la Tabla 5.28, que nos define la
función, obtendremos la Tabla 5.29, que nos dehne los canales a emplear en un multiplexor de ocho
canales como el 74151.
Tabla 5.29. Representación de la función del Problema 5.25
uY 000 001 010 01 1 100 101 110 111
0 1
I 1
Do Dr D2 D3 D4 Ds D6 D1
De la tabla anterior se deduce que la entrada del canal 5 debe conectarse permanentemente a 1.
Asimismo, entradas de los canales l, 3 y 7 deben conectarse a la entrada D, ya que el valor de estos
1as
canales debe coincidir con el de dicha entrada. Por tanto, el circuito implementado con un multiplexor
74151 será e1 de la Figura 5.45.
Se debe tener en cuenta que, como al plantear la tabla de verdad la variable x fue la de mayor
peso, siendo u la de menor peso, la variable x deberá coincidir con la entrada de selección Sr, la
variable y con la entrada de selección S, y la variable z con la ,So.
-2
D.
Do
D,
D"
D,
so
s,
.s2
E
vzYx
Figura 5.45. Circuito final del Problema 5.24.
5.25. Utilizando dos multiplexores del tipo74151 y puertas lógicas, implementar un multiplexor
de 16 entradas de datos y cuatro entradas de selección.
Solución: Denominando ^S'3, S'r, Si y Sf a cada una de las entradas de selección del multiplexor hnal,
el circuito a realizar aparece en la Figura 5.46, en el que, como puede verse, se han conectado en
paralelo 1as tres entradas de selección de menor peso de1 multiplexor hnal a las entradas de selección
de ambos multiplexores. Por otra parte, la entrada de selección de mayor peso del circuito final se
conectá a las entradas de habilitación de ambos multiplexores del siguiente modo:
o Directamente al multiplexor que soporta los canales de menor peso.
. A través de un inversor al multiplexor que soporta los canales de mayor peso.
De esta forma conseguimos que sólo se active el multiplexor correspondiente según trabajemos
con los ocho primeros o últimos canales del circuito final.
Para obtener la salida del circuito hnal emplearemos una puerta sumadora a la que accederán las
salidas de ambos multiplexores.
Do
D1 D1
D2 D2
D3 D3
Do D1
D5 D5
D. Du
D,
D7
74151
D, Do
Ds D.
D.o D"
D,, D3
Dt"
D4
Dr"
D5
D,o
D.. D6
D7
s"
s1
s.
E
s; si s! si
Figura 5.46. Multiplexor de 16 canales.
5.26. Realizar un comparador de dos números, a y b, de un bit cada uno, empleando para ello
puertas lógicas solamente.
Solucién: Comenzaremos por plantear la tabla de verdad del circuito que aparece en la Tabla 5.30.

de un comparador de dos bits
x v M m E
00 0 0 t
01 0 I 0
10 I 0 0
11 0 0 1
En dicha tabla hemos denominado:
M ala salida de x > y

m aIa salida de x < y
E ala salida de x : I
Las ecuaciones que se obtienen de la Tabla 5.30 son:
M:x.! : m:i.y : E:i.r+x.y:x@y

El circuito será, por tanto, el representado en la Figura 5.47.
1/6 7404
114 7408
M
1/6 7404
1 l4
D"-'
74LS266
Figura 5.47. Comparador de dos bits.
5.27. Una planta embotelladora de vino completamente automatizada dispone, pafa controlar
el número de botellas que forma cada pedido, de un programador variable de entre 0
y 99 botellas. El operario dispone de ocho conmutadores con los cuales indica en BCD
el número de botellas que forman el pedido. Asimismo, se dispone de un display en el
que aparece dicho número.
Un sistema contador unido a un sensor realiza la cuenta de las botellas y envía a un
comparador, mediante un bus de ocho bits, el número en BCD de botellas que han salido
de la máquina.
Diseñar el sistema que detecte que el número de botellas que han salido es igual al
número programado por el operario; asimismo, se diseñará el sistema de visualización con
displays en cátodo común.
Solución: El sistema de visualización se consigue utilizando dos displays del tipo cátodo común y,
por tanto, dos decodihcadores BCD a siete segmentos del tipo 7448. Para que el consumo sea más
bajo, se puede hacer que el display de 1as decenas no se encienda mientras el número sea menor que 10.
Para conseguirlo, se conecta a 0la entrada nnl d"t decodihcador de las decenas y 1a salida nlnnO
de éste se interconecta a la entrada nU ¿, las unidades. De esta forma, si la entrada es 00 en BCD,
los dos displays aparecerán apagados. Cuando se introduce un número entre I y 9, se enciende sólo
el display de las unidades, representando el número deseado. Si, por el contrario, en la entrada se
214 ELECTRoNICA DIGITAL
m
E H
F E D CBA FEDCBA
B B
I I
RR RR
LBB LBB
r t D4A2A1A| r t o 4A2A1A.
Programador
un idades
Programador decenas
A A A B.8281Bo4A2A1 A A A 83B"B'B'A"42A'
BBB BBB
AAA
BBB
Salida del detector

introduce un número entre 10 y 99 en BCD, se activarán los dos displays para que aparezca el número
deseado.
Para implementar el sistema detector se emplean dos comparadores del tipo 7485 montados en
cascada, de tal manera que, cuando el número programado y el número de botellas proveniente del
contador sean iguales, aparezca un 1 en la salida A : B del comparador de mayor peso. La
interconexión de los comparadores se hace de la siguiente forma: en el comparador de las unidades
seponena0lasentradasA<ByB>A,yallaentradadeA:B.Asuvez, lassalidasl<,8,
A > By A: B deestecomparadorseconectan alas entradascorrespondientesdelcomparadorde
las decenas.
Teniendo en cuenta estas premisas, el circuito será el de la Figura 5.48.
5'28. Diseñar un circuito semirrestador de dos bits empleando sólo puertas lógicas.
Solución: Los circuitos semirrestadores sólo poseen como entradas las correspondientes a los dígitos
a restar, no teniendo entrada de préstamo anterior. Según lo explicado, la tabla de verdad del circuito
a diseñar aparece en la Tabla 5.31.
Tabla 5.31 . Tabla de verdad

de un circuito semirrestador
Entradas Salidas
ah DP
0 0 00
0 1 11
I 0 10
I 1 00
De esta tabla se deducen las slguientes ecuaciones:
D:a'b+a'5:a@b: P:a.b
El circuito será, por tanto, el de la Figura 5.49
Figura 5.49. Semirrestador
5.29. Teniendo en cuenta las normas de la suma y resta binarias, realizan un sumador/restador
en complemento a dos, de tal forma que mediante una entrada de control S/F pueda
216 ELEcrRoNrcA DrGrrAL
seleccionarse una de las dos operaciones. Para realizar el circuito emplearemos el su-
mador 7483.
Solución: El integrador 7483 es un sumador total de cuatro bits que podemos utilizar para realizar
la parte-sumadora del circuito; por tanto, habrá que centrarse en cómo realizar 1a resta utilizando 1a
complementación a 2.
El proceso de resta por complemento a 2, consiste en sumar al minuendo el complemento a 2 del
sustraendo. Para cgnseguir dicho complemento no hay más que invertir bit a bit la cantidad corres-
pondiente y sumar al resultado 1.
Para realizar la inversión de los bit solamente cuando se trate de una resta, emplearemos la
señal S/R-, llevándola junto con cada uno de los bits a una puerta OR exclusiva. En la Tabla 5.32
aparece el funcionamiento de esta puerta:

de una OR exclusiva
,r/ñ E Salida
0 0 0
0 I I
I 0 I
I I 0
Entonces, podemos deducir que si S/R : 0 el número se obtiene sin invertir; es decir, preparado
para sumar, pero si S/R : 1, el número sale invertido y sólo hay que añadir un 1 en la entrada de
Operando B
Operando ,4
1/4 114 114

7486 7486 7486
116 7404 C" B. B. B. B1 An 43 42 A,

7483
cn s1 s3 sr 41
Salida Suma/Resta
Figura 5.50. Sumador/restador.

acarreo del sumador para obtener el número complementado a2. Para añadir el citado 1, ernpleare-
mos la misma señal S/ñ a través de una puerta inversora que conectaremos a Co.
Si al realizar una resta, la salida de acarreo resulta igual a 1, el resultado de la resta es definitivo
y positivo; si, por el contrario, es igual a 0, el número es negativo y se necesita realizar el complemento
a 2 del citado resultado para obtener el valor real.
El circuito final es, por tanto, el que se muestra en la Figura 5.50.
5.30. Diseñar un convertidor de código de BCD natural a BCD exceso en tres utilizando para
ello un sumador completo de cuatro bits del tipo 7483.
Solución: La Tabla 5.33 muestra el código BCD natural y el código BCD exceso en tres:
Tabla 5.33. Códigos BCD natural

y exceso en tres
BCD natural BCD exceso 3
0000 0 0 1 I
0001 0 1 0 0
0010 0 1 0 1
0011 0 1 I 0
0100 0 I 1 I
0101 1 (, 0 0
0110 1 0 0 1
0 1. 1 1 1 0 1 0
1000 1 0 1 1
1001 I 1 0 0
A la vista de los dos códigos, es fácil darse cuenta que la relación existente entre ellos no es
otra que el código BCD exceso en tres se obtiene sumándole tres unidades al BCD natural; por
tanto, el circuito convertidor se puede llevar a cabo, como se indica en la Figura 5.51, realizando en
un sumador de cuatro bits, como es el 7483, la suma del número de entrada al circuito con la cantidad
fija 0011, poniendo, asimismo, la entrada de acarreo a 0.
Aj s,
Código BCD
42 s" BCD exceso en 3
43 's.
Ao 'so
B1
B2
B3
B^
1u
Figura 5.51 . Convertidor de BCD natural a BCD exceso en tres.
218 ELEcrRoNrcA DrGrrAL
5.31. Diseñar un convertidor de código BCD natural a código Gray empleando un sumador 7483.
Solución: Existe una propiedad de los números binarios expresados en BCD natural que nos indica
que cualquier número BCD se transforma en código Gray simplemente sumándole con é1 mismo. pero
desplazado una posición hacia 1a derecha.
Veamos un ejemplo. El número BCD 1001 se transforma en su equivalente Gray 1101 a través del
siguiente proceso:
1001
+ 1001
1101
Tabla 5.34. Códigos BCD natural

y Gray
BCD natural Gray
0 000 0 0 0 0
0 001 0 0 0 1
0 010 0 0 1 1
0 011 0 0 1 0
0 100 0 I 1 0
0 101 0 I I 1
0 110 0 1 0 1
0 111 0 1 0 0
1 000 1 1 0 0
1 001 1 1 0 I
Basándonos en esta propiedad, no tenemos más que conectar a 0 la entrada de mayor peso de la
cantidad B del sumador; es decir, -Bo, e interconectat A4 con Br, At con B, y A, con 8,. El circuito
final aparece en la Figura 5.52.
A1 's1
Código BCD
42 's2 Código Gray
A3 s3
44 s4
B1
B2
B3
B4
co C4
Figura 5.52. Convertidor BCD a Gray.

PROBLEMAS PROPUESTOS
5.32. Obtener las ecuaciones de cada una de las salidas de un decodihcador BCD exceso en tres a decimal
empleando puertas lógicas.
Solución: So:a'6;St:¿ a'¿Sr:a'c'd: S¡:a' c'J: 5o:6 c'd; 55:6'a'd; Su:['i'd;

5r:6' c'd; S":a'c'd; Sn:g ' 6.
Utilizando un decodificador tipo 7442 y puertas lógicas, realizar el circuito que cumpla la siguiente
función:
F : a'F' c -l a' b' c + A' b' i ¡ o'6' ¿' + a' b' c
Solución: Figura 5.53.
0
1
2
Ao3
41 4
425
/.36
7
8
I
t+42/ 1
5.34. Implementar la siguiente función lógica empleando un decodilicador BCD a decimal tipo 7442:
F : x' z - x' y'z' I I y' u + x.l.¿)
z
Y
x

5.J5. Empleando decodificadores BCD a decimal del tipo 7443 y puertas lógicas, implementar un circuito
que cumpla la Tabla de verdad 5.35.
dcha ^to .11 s, s. ,s4 .t5 s" .s7 s" s"
0000 1111111 I
0001 1111111 I
0010 1111111 I
0011 0111111 I
0100 1011111 1
0101 1101111 I
0110 1110111 1
0111 1111011 1
1000 11t1101 1
1001 1111110 1
1010 1111111 I
1011 1111111 1
1100 1111111 0
1101 1111111 1
1110 1111111 1
11.t 1 11.1 1111 1
Ao 41 A2 43 Ao 41 42 A3
0 1 23 4 5 6 7 8 9 1 2 34 5 6 7 I I
so s, s. ,s3 s4 s5 s6 s7 s8 ss

5.36. Obtener las ecuaciones de cada una de las salidas de un circuito convertidor de código que transforme
números binarios en Gray a binario natural. Denominaremos a las entradas €3, €21 €1y eo, mientras
que las salidas serán ,S., Sr, S, y So.
El circuito se realizará sólo con puertas lógicas.
Solución: So : Sr @ eo; Sr : Sz @ ey Sz : S¡ O ez; S¡ : e¡.
5.37. Utilizando un decodificador 7442 de BCD a decimal, activo a nivel bajo, diseñar un convertidor de
código BCD natural a BCD Aiken.
7430
A', Salida
BCD Aiken
7430
01234567
a bcd EntradaBCDnatural
Entrada BCD natural

5.38. Empleando un decodificador del fipo 7442 y puertas lógicas, implementar un convertidor de código
BCD natural a código Johnson.
0
1
2
3
4
5
6
7
8
9

5.39. Implementar con un multiplexor 74151 e\ circuito que cumple la siguiente función:
Do
D1
D,
D3
D4
D-
D6
D,
so
s1
s2
E
dcba
5.40. Mediante el empleo de un multiplexor 74151y puertas lógicas, implementar la siguiente función lógica:
F : *' | + :'¿) + x'u * x' t' Z' a

Do
D1
D2
D,
D4
D5
D^
D7
so
s1
s2
E
vzyx
5.41. Utilizando dos integrados del tipo 74153, un decodificador del tipo 7442 y puertas lógicas, implementar
un multiplexor de dieciséis entradas de datos y cuatro entradas de selección.
Do
'1
D, 1C.
D2 1C.
D3 1C"
2Co 114 7432
Do Y.
D- 2C,
D. 2C"
D1 2C"
so
s,
1G
2G
D8
luo Y.
Ds 1C.
D,o 1C,
D,, 1C"
D.. 2co y^
Dr" zL.
Dro 2C,
Dru 2C"
so
s,
1G
2G
0
1
2
Ao3
41 4
/.25
y''36
7
8
Figura 5.60. Resultado del Problema b.41

5.42. Utilizando dos codihcadores del tipo 74148 y un multiplexor del tipo 74157, disei'ar un codificador de
dieciséis a cuatro líneas.
Do
D, 1 A1
D2 2 A2
D3 3
D1 4 G,
D5 5
D6 6
D7 7 1A 1
AL
El Eo 1B
2A 2 A',
2B
3A 3 A',
3B
4A 4 AL
D8 4B
Ds 1 A1
D.o so
2 A2
D,, G
3
Dr. 4 6,
Dr" 5
D,, 6
Dr" 7
El Eo
74',t48
Figura 5.61 . Resultado del Problema 5.42.
7485 (comparador de cuatro bits) y puertas lógicas, implementar un circuito

5.43. Utilizando un circuito
comparador de dos números de cuatro bits tanto en valor absoluto como con signo.
1/4 7432
Ao
Número A1
A A2
A3 A:B
Bo
Número B,
B B"
B3 AB A>B

5.44. Diseñar un comparador de dos números digitales ab y cd de forma que disponga de dos salidas X e
f que proporcionen los siguientes niveles lógicos:
o X : I e ].: 0 si ¿ó es mayor que cd
. X : 0e I : 0 si aá es igual que cd
.X: 0eY: 1 si ¿á es menor que cd.
Realizar el circuito empleando sólo puertas lógicas.
Solución: Las ecuaciones de las salidas serán:
X:a'c+b'c.A+a-b.d
Y:a.c+A.F.d+6.c.d
5.45. Implementar un circuito semisumador empleando sólo puertas NAND de dos entradas.
1/4 74OO 1 /4 7400
5.46. Las entradas de un circuito que complementa a dos números binarios de tres bits son a, b y c. Las
salidas de este circuito se denominan A', B', C'y Cl', siendo esta última la del posible acarreo que se
produzca al hacer la complementación. Obtener las ecuaciones lógicas de las salidas.
Solución: A'-- a + (á + c);B': b + c;C: c;CA': A.6.a.
5.47. Diseñar un convertidor de código que pase números decimales codificados en BCD Aiken al código
BCD natural . Utilizar para su implementación solamente circuitos sumadores totales de cuatro bits
tipo 7483.

CIBCUITOS COMBINACIONALES MSI 227
41 'st
"^í?,{i Az s.
A3 s3 f:l"o ^""'"
44 sn
B1
Br,
B3
Bo '
Diseñar un convertidor de código BCD exceso en tres a BCD natural utilizando un 7483 (sumador
total de cuatro bits).
BCD
exceso
l2: 1ll n",u,.,
en tres
l:; i:l "r,
81.
B2
83,
B4
qco

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CAPITULO 5

Circuitos combinacionales MSI

5.1. CLASIFICACION DE LOS CIRCUITOS

Las técnicas de fabricación de circuitos integrados han evolucionado extraordinariamente, siendo

5.2. DEFINICION DE CIRCUITO DIGITAL COMBINACIONAL

5.3. CLASIFICACION DE LOS CIRCUITOS

I Codificadores sin prioridad

Tabla 5.1. Tabla de funcionamiento de un codificador

I Codificadores con prioridad

Tabla 5.2. Tabla de funcionamiento de un codificador

Tabla 5.3. Tabla de funcionamiento

Los decodificadores se clasifican en dos bloques:

Figura 5.1 . Visualizador de siete segmentos.

Tabla 5.4. Tipos de decodificadores para visualizadores LED's

Decodilicado¡ exeitador 1 ^--+$

5.6. IMPLEMENTACION DE FUNCIONES LOGICAS

Una de las aplicaciones de los decodificadores es la posibilidad de implementar la ecuación

Tabla 5.5. Tabla de verdad de una

La función lógica que representa esta tabla es

Para implementar dicha función, utilizando un decodihcador, seguiremos el siguiente proceso:

001 : Sr, 011 : 53, 100 : S¿, 111 : Sr

Figura 5.2. lmplementación de un circuito con decodificador activo a nivel bajo y

Figura 5.3. lmplementación de un circuito con un decodificador activo a nivel bajo y

5.7. CONVERTIDORES DE CODIGO

NúmefO de Canales : 2Número

En los esquemas representativos de estos circuitos se suele denominar a dichas entradas y

5.9. REALIZACION DE FUNCIONES LOGICAS

I Empleo de multiplexores de igual número de entradas de selección

0001.. ..añ.d 0100.. ..abca

0110.. . . abcd 1100.. .. abEd

I Empleo de multiplexores con un número de entradas de selección inferior en una unidad

Tabla 5.6. Representación de la función a implementar

Si queremos implementar la función del ejemplo anterior utilizando un multiplexor de tres

001 ... . ...... F¿¿ 100.......... bcA 110.......... bcd

. Si valiendo 0 la variable a se produce alguna de las siguientes combinaciones de las varia-

000... .. ..... Fed 010... ....... Fcd

. Si valiendo 1 la variable a se produce alguna de las siguientes combinaciones de b, c y d:

011..........6cd l0l..........bad 111..........bcd

Figura 5.5. lmplementación de la función de la Tabla 5.6

Tabla 5.7. Funcionamiento del comparador binario tipo 7485

Az 83 A2 B2 A1 B1 Ao Bo A>B A<B A:B A>B A<B A:B

Figura 5.6. Esquema de un comparador de cuatro bits

5.11. CIRCUITO SEMISUMADOR

Figura 5.7. Representación esquemática de un semisumador.

La tabla de verdad que representa su funcionamiento, corresponde a la Tabla 5.8.

Tabla 5.8. Tabla de verdad

Figura 5.8. Circuito semisumador.

5.I2. CIRCUITO SUMADOR TOTAL

Tabla 5.9. Tabla de verdad

Figura 5.9. Circuito sumador total.

Tabla 5.10. Tabla de verdad

Figura 5.10. Representación esquemática y estructura de un restador total.

Tabla 5.11. Tabla de verdad

Figura 5.11. Codificador del Problema 5.1 .

De estas ecuaciones se obtiene el circuito que aparece en la Figura 5.11.

Tabla 5.12. Tabla de verdad del Problema 5.2

De la Tabla 5.12 se obtienen las siguientes ecuaciones del circuito:

Tales ecuaciones dan lugar al circuito de la Figura 5.12.