UNIVERSIDAD NACIONAL DE SAN ANTONIO ABAD DEL CUSCO

FACULTAD DE INGENIERA ELCTRICA, ELECTRNICA,

MECNICA Y MINAS

CARRERA PROFESIONAL INGENIERA ELECTRNICA

Laboratorio de circuitos digitales II

DOCENTE: ING. ROGER JESUS COAQUIRA CASTILLO

ALUMNO: Casaverde lopez Ferdy 081582

Cusco 2017
 Informe Teorico
Un biestable (flip-flop en ingls), es un multivibrador capaz de permanecer en uno de dos
estados posibles durante un tiempo indefinido en ausencia de perturbaciones. Esta caracterstica
es ampliamente utilizada en electrnica digital para memorizar informacin. El paso de un estado
a otro se realiza variando sus entradas. Dependiendo del tipo de dichas entradas los biestables
se dividen en:
Asncronos: slo tienen entradas de control. El ms empleado es el biestable RS.
Sncronos: adems de las entradas de control posee una entrada de sincronismo o de reloj.
Si las entradas de control dependen de la de sincronismo se denominan sncronas y en caso
contrario asncronas. Por lo general, las entradas de control asncronas prevalecen sobre las
sncronas.
La entrada de sincronismo puede ser activada por nivel (alto o bajo) o por flanco (de subida o de
bajada). Dentro de los biestables sncronos activados por nivel estn los tipos RS y D, y dentro de
los activos por flancos los tipos JK, T y D.
Los biestables sncronos activos por flanco (flip-flop) se crearon para eliminar las deficiencias de
los latches (biestables asncronos o sincronizados por nivel).
Biestable JK
Es verstil y es uno de los tipos de flip-flop ms usados. Su funcionamiento es idntico al del flip-
flop S-R en las condiciones SET, RESET y de permanencia de estado. La diferencia est en que el
flip-flop J-K no tiene condiciones no vlidas como ocurre en el S-R.
Este dispositivo de almacenamiento es temporal que se encuentra dos estados (alto y bajo),
cuyas entradas principales, J y K, a las que debe el nombre, permiten al ser activadas:
J: El grabado (set en ingls), puesta a 1 nivel alto de la salida.
K: El borrado (reset en ingls), puesta a 0 nivel bajo de la salida.
Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea tras la
ltima operacin de borrado o grabado. A diferencia del biestable RS, en el caso de activarse
ambas entradas a la vez, la salida adquirir el estado contrario al que tena.
La ecuacin caracterstica del biestable JK que describe su comportamiento es:

Y su tabla de verdad es:

 J K Q Qsiguiente

0 0 0 0

0 0 1 1

0 1 X 0

1 0 X 1

1 1 0 1

1 1 1 0

X=no importa

Una forma ms compacta de la tabla de verdad es (Q representa el estado siguiente de la salida

en el prximo flanco de reloj y q el estado actual):

J K Q

0 0 q

0 1 0

1 0 1

1 1

El biestable se denomina as por Jack Kilby, el inventor de los circuitos integrados en 1958, por lo
cual se le concedi el Premio Nobel en fsica de 2000.

Biestable RS
Dispositivo de almacenamiento temporal de 2 estados (alto y bajo), cuyas entradas principales
permiten al ser activadas:
R: el borrado (reset en ingls), puesta a 0 nivel bajo de la salida.
S: el grabado (set en ingls), puesta a 1 nivel alto de la salida
Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea tras la
ltima operacin de borrado o grabado. En ningn caso deberan activarse ambas entradas a la
vez, ya que esto provoca que las salidas directa (Q) y negada (Q') queden con el mismo valor: a
bajo, si el flip-flop est construido con puertas NOR, o a alto, si est construido con puertas
NAND. El problema de que ambas salidas queden al mismo estado est en que al desactivar
ambas entradas no se podr determinar el estado en el que quedara la salida. Por eso, en
las tablas , la activacin de ambas entradas se contempla como caso no deseado (N. D.).
Biestable RS (Set Reset)
Slo posee las entradas R y S. Se compone internamente de dos puertas lgicas NAND o NOR,
segn se muestra en la siguiente figura:

Biestables RS con puertas NOR (a), NAND (c) y sus smbolos normalizados respectivos (b) y (d).

Tabla de verdad biestable RS

R S Q (NOR) Q (NAND)

0 0 q N. D.

0 1 1 0

1 0 0 1

1 1 N. D. q

N. D.= Estado no deseado q=

Estado de memoria

Biestable RS (Set Reset)

Circuito Biestable RS sncrono a) y esquema normalizado b).
Adems de las entradas R y S, posee una entrada C de sincronismo cuya misin es la de permitir
o no el cambio de estado del biestable. En la siguiente figura se muestra un ejemplo de un
biestable sncrono a partir de una asncrona, junto con su esquema normalizado:
Su tabla de verdad es la siguiente:

Tabla de verdad biestable RS

C R S Q (NOR)

0 X X q

1 0 0 q

1 0 1 1

1 1 0 0

1 1 1 N. D.

X=no importa
 INFORME PRACTICO

I PARTE

Un circuito secuencial tiene dos Flip-Flops (A y B), dos entradas (X y Y) y una salida (Z). Las funciones de
entrada del Flip-Flops y la funcin de salida del circuito son las siguientes:

JA=XB +YB KA= XYB

JB=XA KB=XY+A

Z=XYA+XYB

Obtenga el diagrama lgico, la tabla de estado, diagrama de estado, las ecuaciones de estado e
implementar el circuito.

Solucin

Desarrollando la definicin de los flip flop JK

J K Q QSiguiente
0 0 0 0
J K Q
0 0 1 1
0 0 q
0 1 X 0
0 1 0
1 0 X 1
1 0 1
1 1 0 1
1 1
1 1 1 0
X=no importa

Tenemos la siguiente tabla de estados:

Entrada siguiente XY SALIDA

Estado presente 00 01 10 11 00 01 10 11
AB AB AB AB AB Z Z Z Z
00 10 00 11 01 0 0 0 0
01 01 01 10 11 1 0 0 1
10 10 10 00 10 0 0 0 1
11 10 10 10 10 0 0 0 1
Diagrama de estados.

XY=00,01,10,11

Implementacion.

.
II PARTE

Dadas las siguientes ecuaciones de estado:

+1 = + +

+1 = + +

=
Obtener las funciones de entrada de cada FF(R-S), tabla de estado, diagrama de estado e implementar
dicho circuito.

SOLUCION

Ecuacin caracterstica FFS RS

+1 = +
Entonces obtendremos las ecuaciones:

+1 = +

+1 = +

a) las funciones de entrada de cada FF(R-S).

+1 = + = + + (1)

= + +
+1 = + (2)

De la ecuacin (1)

+1 = + ( + ) (3)
De la ecuacin (2)

+1 = + ( + ) (4)

De la ecuacin (3)

=
+ = =
De la ecuacin (4)

=
+ = =
 U9
U11
U5
1
AND U1:A

2
NOT U1:B

7
4 15

S
J Q
AND 9 11

S
J Q
1
CLK
U1:B(CLK) 6
CLK
16 14
K Q

R
12 10
U6 K Q

R
3
74LS76
U10

8
74LS76

AND

AND

U7
U8
R1
220
U1:A(CLK) AND D1
AND LED-BLUE

R2 R3
220 220

D2 D3
LED-BLUE LED-BLUE

b) tabla de estado

E.S SALIDA
E.P X=0 X=1 X=0 X=1
A B A B A B Y Y
0 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0
0 1 0 1 0 0 1 1 0 0 0 1 0 1 0 0
1 0 0 0 1 0 1 0 1 0 0 0 0 0 0 1
1 1 0 1 1 0 1 0 0 0 0 0 1 1 0 0

c)diagrama de estados.

0/0

00

1/0 1/1 0/0

01 10

0/0 0/0

11
1/0
d) implementacin