INSTITUTO POLITCNICO NACIONAL

ESCUELA SUPERIOR DE INGENIERA MECNICA Y

ELCTRICA
INGENIERA EN COMUNICACIONES Y ELECTRNICA

PRCTICAS DE CIRCUITOS LGICOS

LABORATORIO DE COMPUTACIN IV

PRCTICA 7
NOMBRE DE LA PRACTICA:

Multivibradores Biestables (FLIP-FLOPS).

OBJETIVO DE LA PRACTICA: Comprobar las tablas de verdad del los multivibradores

biestables S-C, J-K, D y T, cuando son disparados por

flanco negativo (TPN).
DURACIN: 4 horas.
MATERIAL NECESARIO:
Fuente de voltaje de 5V.
Dos tablillas para conexiones (protoboard).
Dos DIP de 8.
Once diodos LED (5 rojos, 5 verdes y 1 amarillo).
Las siguientes resistencias:
Una de 22 KW (R1) y dieciocho de 470W
Un preset de 4 MW (R2).
Los siguientes circuitos integrados (TTL).
Un 74LS175, dos 74LS176 74LS112, un 74LS04 y un LM555.
Un capacitor de 1 mF.
Alambre para conexiones.
Un desarmador pequeo (para ajustar el preset).
Manual ECG Semiconductors.
AUTORES:
PROFESOR: M. C. Salvador. Saucedo Flores. Ext. 54797
PROFESOR: Ing. Pablo Fuentes Ramos. Ext. 54797
ALUMNO PIFI: Eduardo Flores Meja.

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El elemento de memoria ms importante es el multivibrador (MVB), (flip-flop, FF, por su

nombre en ingls), que est formado por un ensamble de compuertas lgicas. Aunque una
compuerta lgica, por s misma, no tiene la capacidad de almacenamiento, pueden
conectarse varias configuraciones de compuerta que se utilizan para producir estos
multivibradores.

Fig. 7.1 Smbolo general para el flip-flop y definicin de sus dos posibles estados de salida.

La Fig. 7.1(a) muestra el tipo de smbolo general empleado para un flip-flop. El smbolo
indica el FF tiene dos salidas, marcadas como Q y , que son inversas entre s. En realidad,
se puede utilizar cualquier letra, pero la Q es la de uso ms extendido. La salida Q recibe el
es la salida negada o invertida del FF.
nombre de salida normal del FF, mientras que
Cada vez que se haga referencia al estado de un FF, ste ser el estado de su salida normal
Q; se sobreentiende que la salida invertida
, se encuentra en el estado opuesto. Por
ejemplo, si se afirma que el FF se encuentra es estado ALTO (1), significa que Q=1; si se
seala que el FF se encuentra en el estado BAJO (0), entonces Q=0. Claro esta que el
estado
siempre es el inverso de Q.
Por lo tanto, un FF tiene dos estados permisibles de operacin, como se indica en la Fig.
7.1(b). Ntese las diferentes formas que se emplean para hacer referencia a los dos
estados. Es necesario familiarizarse con cada una de ellas, ya que todas son de uso comn.
Como lo indica el smbolo de la Fig. 7.1(a) un FF puede tener una o ms entradas. stas
se emplean para provocar que el FF haga transiciones hacia atrs y hacia adelante entre
sus posibles estados de salida. Como se ver ms adelante, la entrada del FF slo tiene que
recibir un pulso momentneo para cambiar el estado de su salida y sta permanecer en el
nuevo estado an despus de la desaparicin del pulso de entrada. Esta es la caracterstica
de memoria del FF.
El flip-flop tambin se conoce con otros nombres, entre ellos registro bsico y
multivibrador biestable. El trmino registro bsico se utiliza para ciertos tipos de flip-flops
que se describen ms adelante. El trmino multivibrador biestable es un nombre ms
tcnico para un flip-flop, pero es muy largo para ser utilizado con frecuencia.

M. en C. Salvador Saucedo Flores e Ing. Pablo Fuentes Ramos

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REGISTRO BSICO CON COMPUERTAS No Y (NAND)

1. INICIO=BORRAR=1. Esta condicin es el estado normal y no tiene efecto alguno sobre el

estado de salida. Las salidas Q y
permanecern en el estado en que se encontraban
antes de presentarse esta condicin de entrada.

2. INICIO=0, BORRAR=1. Este estado siempre ocasionar que la salida pase al estado Q=1,
donde permanecer an despus de que INICIO y BORRAR retorne a ALTO. A esto se le
denomina inicio del registro bsico.

3. INICIO=1, BORRAR=0. Esto siempre producir el estado Q=0, donde la salida permanecer
an despus de que BORRAR retorne a ALTO. A esto se le llama borrado o reinicio del
registro bsico.

4. INICIO=BORRAR=0. Esta condicin intenta iniciar y borrar el registro bsico en forma

simultnea y puede producir resultados ambiguos. No debe utilizarse.

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REGISTRO BSICO CON COMPUERTAS No O (NOR)

Dos compuertas NOR acopladas transversalmente se pueden utilizar como un registro

bsico con compuerta NOR. El arreglo que se muestra en la Fig. 7.3 (a) es semejante al
registro bsico, excepto que las salidas Q y
tienen posiciones invertidas.
El anlisis de la operacin del registro bsico NOR puede efectuar exactamente de la
misma forma que el registro bsico NAND. Los resultado se dan en la tabla de verdad de la
Fig. 7.3 (b) y se resumen como sigue:

5. INICIO=BORRAR=0. Esta es la condicin normal del registro bsico NOR y no tiene efecto
alguno sobre el estado de salida Q y
permanecern en cualquier estado en que se
encontraran antes de esta condicin de entrada.

6. INICIO=1, BORRAR=0. Esto siempre har Q=1, donde permanecer an despus de que
INICIO retorne a 0.

7. INICIO=0, BORRAR=1. Esto siempre har Q=0, donde se quedar aun despus de que
BORRAR regrese a 0.

8. INICIO=1, BORRAR=1. Esta condicin intenta iniciar y borrar el registro bsico al mismo
tiempo y produce Q= =0. Si las entradas se regresan a 0 simultneamente, el estado de
salida resultante es impredecible. No se debe usar esta condicin de entrada.
El registro bsico de la compuerta NOR opera exactamente igual que el registro bsico
NAND excepto que las entradas INICIO y BORRAR son activas en ALTO en vez de activas en
BAJO y el estado normal en reposo es INICIO = BORRAR = 0. Q se fijar en ALTO por medio
de un pulso ALTO en la entrada INICIO y se har BAJO por medio de un pulso ALTO en la
entrada BORRAR. El smbolo de bloque simplificado del registro bsico NOR de la Fig. 7.3(c)
las entradas S y C son activas en ALTO.

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Los sistemas digitales pueden operar en forma sincrnica o asincrnica. En los

sistemas asincrnicos las salidas de los circuitos lgicos pueden cambiar de estado en
cualquier momento en que una o ms de las entradas cambien.
En los sistemas sincrnicos los tiempos exactos en que alguna salida puede cambiar de
estados se determinan por medio de una seal, que comnmente se denomina, de reloj. Esta
seal de reloj es una serie de pulsaciones rectangulares o cuadradas, como se muestran en la
Fig. 7-4. La seal del reloj se distribuye a todas las partes del sistema y muchas (o incluso
todas) las salidas del sistema pueden cambiar de estado slo cuando el reloj hace una
transicin. Las transiciones (tambin denominadas flancos) se indican en la Fig.7-4. Cuando el
reloj cambia de 0 a 1, a ste se le denomina transicin con pendiente positiva (TPP);
cuando el reloj pasa de 1 a 0, a esta se le conoce como transicin con pendiente negativa
(TPN).

FLIP-FLOP SINCRONIZADO POR RELOJ.

Existen varios tipos de FF sincronizados por reloj. Las principales caractersticas, que
son comnmente a todos ellos, son:

1. Los FF sincronizados por reloj, tienen una entrada de reloj que comnmente est marcada
como CLK, CK o CP. En muchos FF sincronizados por reloj, la entrada CLK es disparada
por flanco, lo que significa que es activada por una transicin de la seal; esto se especifica
por la presencia de un pequeo tringulo sobre la entrada CLK.
En la Fig. 7-4 (a) se activa la entrada CLK slo cuando ocurre una transicin con pendiente
positiva (TPP); la entrada no es afectada en ningn otro tiempo. En la Fig. 7-4(b), se activa
la entrada CLK slo cuando se presenta una transicin con pendiente negativa (TPN), lo
que se simboliza con un pequeo circulo.

2. Los FF sincronizados por reloj tambin poseen una o ms entradas de control que pueden
tener varios nombres, lo que depende de su operacin. Las entradas de control no tendrn
efecto sobre Q hasta que ocurra la transicin activa del reloj. En otras palabras, su efecto
esta sincronizado con las seales aplicadas en la entrada CLK. Por esta razn, estas
entradas reciben el nombre de entradas sincrnicas de control.
Por ejemplo, las entradas de control FF en la Fig. 7-4 (a) no tendr efecto sobre Q hasta que
ocurra una TPP en la seal del reloj. Del mismo modo, las entradas de control de la Fig. 74(b) no tendrn efecto hasta que se presente una TPN en la seal de reloj.

Fig. 7-4 Los FF sincronizados por reloj tienen una entrada de reloj (CLK) que es activa sobre (a) TPP o (b) TPN. Las
estradas de control determinan el efecto que tendr la transicin activa del reloj.

M. en C. Salvador Saucedo Flores e Ing. Pablo Fuentes Ramos

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3. En resumen, puede afirmarse que las entradas de control hacen que las salidas del FF
estn listas para cambiar, mientras que la transicin activa en la entrada CLK es la que
dispara el cambio.

FLIP-FLOP SINCRONIZADO POR RELOJ

La Fig. 7-5 muestra un flip-flop J-K sincronizado por reloj disparado por la transicin con
pendiente positiva de la seal del reloj. Las entradas J-K controlan el estado del FF. La
condicin principal de este FF es que J=K=1 no generan una salida ambigua, para esta
condicin 11, el FF siempre pasar a su estado opuesto cuando se efecte la transicin con
pendiente positiva de la seal del reloj. A esta operacin se le denomina modo de
complemento. En este modo, si J y K se dejan en estado ALTO, el FF cambiar al estado
complementario con cada pulso del reloj.

Fig. 7-5 flip-flop J-K sincronizado por reloj que responde a la transicin con pendiente positiva del reloj.

La tabla de verdad de la siguiente Fig. 7-5 resume la forma en que el flip-flop J-K
responde a la forma TPP por cada combinacin de J y K.
La Fig. 7-6 muestra el smbolo correspondiente a un flip-flop J-K sincronizado por reloj
que se dispara con las transiciones con pendiente negativa de la seal del reloj. El circulo
pequeo en la entrada CLK indica que este FF se disparar cuando la entrada CLK pase de
1 a 0.

Fig. 7-6 Flip-flop que se dispara en transicin con pendiente negativa.

El flip-flop J-K es mucho ms verstil que el S-C puesto que no tiene estados ambiguos.
La condicin J=K=1, la cual genera la operacin de complemento, se usa ampliamente en
todos los tipos de contadores binarios. En esencia, el flip-flop J-K puede hacer cualquier
cosa que el flip-flop S-C puede hacer, adems de operar en el modo de complemento.

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FLIP-FLOP TIPO D

Fig. 7-7 Flip-flop tipo D que es disparado con transiciones de pendiente positiva.

La Fig. 7-7 contiene el smbolo y la tabla de verdad para un flip-flop D disparado por
flanco positivo (TPP). A diferencia de los flip-flops S-C y J-K, el tipo D slo tiene una entrada
sncrona de control, D, letra que proviene de dato. La operacin del flip-flop D es muy
sencilla: Q va hacia el mismo estado en que se encuentra la entrada D cuando ocurre un
TPP en CLK. En otras palabras, el nivel presente en D ser almacenado en el flip-flop en el
momento en que se presente una TPP.

FLIP-FLOP TIPO T
Es aquel en el que la nica entrada es la del disparador (reloj) , y ste se obtiene en base
a un FF J-K, llevando las entradas J y K permanentemente al nivel 1. Cuando se pulsa la
entrada T, el biestable cambia de estado (Fig. 7-8).

ENTRADAS ASINCRNICAS
En flip-flops sincronizados por reloj se han estudiado las entradas J, K, D y T, las cuales
se han sealado como entradas de control. A estas entradas se les denomina tambin
entradas sincrnicas porque su efecto sobre la salida del FF se sincroniza con la entrada
CLK. Como se ha observado, las entras sincrnicas de control deben utilizarse junto con
una seal de reloj para activar al FF.
Muchos FF con reloj tambin tienen una o ms entradas asincrnicas que operan
independientemente de las entradas sincrnicas y de la entrada del reloj. Estas entradas

M. en C. Salvador Saucedo Flores e Ing. Pablo Fuentes Ramos

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asincrnicas se pueden emplear para fijar el FF en el estado 1 o en el 0 en cualquier

instante, sin importar las condiciones presentes en las otras entradas. Las entradas
asincrnicas son entradas dominantes que pueden servir para ignorar todas las
entradas a fin de colocar el FF en un estado o en el otro.
La Fig. 7-9 muestra un FF J-K con entradas asincrnicas designadas como PRE y CLR.
Estas son entradas activas en BAJO como lo indican los pequeos crculos en smbolo del
FF. La tabla de verdad que se incluye resume la forma en que afectan la salida del FF.
Examinemos ahora los diversos casos.

PRE=CLR=1: Las entradas asincrnicas son inactivas y el FF est libre para responder a
las entradas J, K y CLK; en otras palabras, la operacin sincronizada por reloj puede
llevarse a cabo.

PRE=0, CLR=1: PRE est activado y Q va inmediatamente a 1 sin importar que

condiciones estn presentes en las entradas J, K y CLK. La entrada CLK no puede afectar
al FF mientras PRE=0.

PRE=1, CLR=0: CLR es activado y Q va inmediatamente a 0 independientemente de las

condiciones presentes en las entradas J, K o CLK. La entrada CLK no tiene efecto mientras
CLR=0.

PRE=CLR=0: Esta condicin no debe utilizarse, ya que puede producir un entrada

ambigua.
PRE=INICIO=INICIO en CD=PREINICIO (PRE)=SP (inicio directo).
CLR=BORRAR en CD=BORRAR (CLR)=REINICIO=CD (borrado directo).
Es importante comprender que estas entradas asincrnicas responden a niveles de CD
(corriente directa). Esto significa que si hay un cero constante en la entrada INICIO en CD,
el FF permanecer en el estado Q=1, independientemente de lo que ocurra en las otras
entradas. En forma anloga, un cero constante en la entrada BORRAR en CD mantiene al
FF en el estado Q=0, As, las entradas asincrnicas se pueden usar para conservar al FF en
un estado especfico en cualquier intervalo de tiempo que se desee. Sin embargo, con
frecuencia las entradas asincrnicas se utilizan para iniciar o borrar el FF al estado
deseado mediante la aplicacin de un pulso momentneo.
Muchos FF con reloj que estn disponibles como circuitos integrados tendrn estos dos
tipos de entradas asincrnicas; algunos tendrn solamente la entrada BORRAR en CD.

M. en C. Salvador Saucedo Flores e Ing. Pablo Fuentes Ramos

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Algunos FF tendrn entradas asincrnicas que son activas en ALTO. Para estos, el smbolo
del FF no tendra un pequeo circulo en las entradas asincrnicas.

M. en C. Salvador Saucedo Flores e Ing. Pablo Fuentes Ramos

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PROCEDIMIENTO EXPERIMENTAL
1.

Armar el circuito topolgico siguiente.

Circuito topolgico 1: Contiene 2 FF tipo S-C asincrnicos, uno hecho por compuertas
NAND y el otro hecho por compuertas NOR.

Utilizar diodos LED color verde para representar Q1 y Q2 y diodos LED color rojo para
representar a
y
.
2.

Comprobar sus tablas de verdad que se mencionaron con anterioridad.

3.

Armar el circuito topolgico siguiente:

Circuito topolgico 2: Contiene los flip-flops J-K, D y T, los tres sincronizados por reloj,
cada uno con dos entradas asincrnicas INICIO (PRE) y BORRAR (CLR).

M. en C. Salvador Saucedo Flores e Ing. Pablo Fuentes Ramos

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Utilizar diodos LED color verde para representar a Q1, Q2, Q3 , diodos LED color rojo para
representar a
,
,
y un diodo LED color amarillo para Dr.
En el circuito topolgico 2, los canales del DIP; el 1 representa a J, el 2 a K, el 3 a D, el
4 a PRE y el 5 a CLR. El diodo LED Dr, muestra los pulsos del reloj.

4.

Consultar las configuraciones internas de los circuitos integrados a utilizar, en el manual

ECG Semiconductors.

5.

Ajustar el preset con el desarmador a su mxima resistencia.

6.

Colocar todos los canales del DIP en circuito abierto (OFF).

7.

Cuando se vayan a comprobar las tablas de verdad de los FF J-K y T, realizar los
cambios en el DIP cuando Dr se encuentre en 0 (apagado) para poder observar mejor
como dependen las entradas de control (sincrnicas) del flanco negativo del reloj.

8.

Comprobar la tabla de verdad del flip-flop J-K disparado por flanco negativo (TPN) que se
encuentra en la pgina 43, este flip-flop esta representado por Q1 y
en el circuito
topolgico 2. Donde J es el canal 1 del DIP y K es el canal 2. (CI 74LS76)

9.

Observar como al dar un pulso en J, Q guarda ese valor an despus de ser retirado el
pulso, hasta que este valor sea borrado (activado K).

10. Comprobar la tabla de verdad del flip-flop tipo D, que en este caso es disparado por
flanco positivo (TPP). En el circuito topolgico 2, est representado por Q2 y
DIP, la entrada de control D se encuentra en el canal 3, (CI 74LS74)

11. Observar el flip-flop tipo T que est representado por Q3 y

. En el

, como realiza su

complemento justo cuando Dr pasa de 1 a 0, (CI 74LS76)

12. Llevar las entradas de control J y K a 1.

13. Disminuir con el desarmador la resistencia en el preset.
14. Cerrar el canal 4 del DIP, activando as la entrada asincrnica PRE, y observar que
sucede en el circuito.

15. Regresar a OFF la entrada 4 del DIP (desactivar PRE).

16.

Cerrar el canal 5 del DIP, que es la entrada asincrnica CLR, y observar que sucede en
el circuito.

17. Conectarle un inversor al pulso del reloj, para que a los circuitos integrados llegue la
seal del reloj invertida.
18. Anotar las observaciones.

M. en C. Salvador Saucedo Flores e Ing. Pablo Fuentes Ramos

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19. Entregar en el reporte correspondiente a esta prctica el diagrama de la configuracin

interna de los circuitos integrados utilizados.

Nota: El alumno o el equipo de trabajo deber presentarse al laboratorio con los circuitos anteriores ya armados.

CUESTIONARIO
1.

Qu sucede cuando es activada la entrada asincrnica PRE en los LED?

2.

Qu sucede cuando es activada la entrada asincrnica CLR en los LED?

3.

Qu tipo de flanco es el que dispara a los FF utilizados?

4.

Cuando invertiste el pulso del reloj Cmo se comport el disparo por flanco?

5.

Cuando llevaste las entradas J y K a 1 este flip-flop se comport como tipo T?

6.

De qu manera podras hacer el flip-flop S-C sincronizado por reloj?

7.

En base a los conocimientos obtenidos de los flip-flops, disear un eliminador de

rebotes.

M. en C. Salvador Saucedo Flores e Ing. Pablo Fuentes Ramos

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