CONVERSOR DE CDIGO

OBJETIVO: Disear, simular y armar un circuito conversor de cdigo exceso 3 a

cdigo de distancia unitaria empleando lgica combinacional con MSI.

INTRODUCCIN.
La disponibilidad de una gran variedad de cdigos para los mismos elementos
discretos de informacin origina el uso de cdigos diferentes por sistemas digitales
diferentes. Algunas veces es necesario usar la salida de un sistema como la entrada a otro.
Debe insertarse un circuito de conversin entre los dos sistemas si cada uno utiliza cdigos
diferentes para la misma informacin. As que, un convertidor o conversor de cdigo en un
circuito que toma datos expresados en un tipo de cdigo y produce una salida expresada en
otro tipo, asiendo que dos sistemas sean compatibles aun cuando cada uno use un cdigo
binario diferente. Por ejemplo, la conversin de cdigo se necesita cuando una
computadora con salida de datos en cdigo binario directo, se desea convertirlo en BCD a
fin de exhibirlo en lecturas de diodos emisores de luz (LEDs) de 7 segmentos.
Uno de los mtodos ms simples de conversin de cdigo utiliza una memoria de
solo lectura (ROM) programada de manera que la aplicacin de cierta direccin (el cdigo
anterior) produzca una salida de datos que represente el equivalente en el nuevo cdigo.
Para convertir un cdigo binario A en el cdigo binario B, las lneas de entrada
deben suministrar la combinacin bit de elementos como los especifica el cdigo A y las
lneas de salida, deben generar la combinacin bit correspondiente del cdigo B.
Entrada
Cdigo Binario

Salida
CONVERTIDOR DE
CDIGO

Cdigo Binario
Diferente

Existen diversos convertidores de cdigo, ya que en cdigos podemos tener el

cdigo binario comn, 8-4-2-1 o BCD, 2-4-2-1, 5-1-1-1, 8-6-4-2-1, excedido en 3 o exceso
3, Gray, Gray excedido en 3, sin peso, etc.

CONSIDERACIONES TORICAS.
Decodificadores.
Las cantidades discretas se representan en sistemas digitales con cdigos binarios.
Un cdigo binario de n bits es capaz de representar hasta 2n elementos distintos de
informacin codificada. Un decodificador es un circuito combinacional que convierte
informacin binaria de n lneas de entrada aun mximo de 2n lneas nicas de salida. Si la
informacin decodificada de n-bits tiene combinaciones no usadas o no importa, las salidas
del decodificador tendr menos de 2n salidas.

Los decodificadores que aqu se presentan se llaman decodificadores n-a-m lneas,

donde m2n. Su propsito es generar los 2n (o menos) mintrminos de las n variables de
entrada. El nombre decodificador tambin se utiliza junto con algunos convertidores de
cdigo como un decodificador BCD-a-siete-segmentos.
Como un ejemplo, considrese el circuito decodificador de 3-a-8 lneas de la
siguiente figura:

La tabla de verdad para este decodificador 3-a-8 lneas, es la siguiente:

Entradas
x y z D0
0 0 0 1
0 0 1 0
0 1 0 0
0 1 1 0
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 0

D1
0
1
0
0
0
0
0
0

D2
0
0
1
0
0
0
0
0

Salidas
D3 D4
0 0
0 0
0 0
1 0
0 1
0 0
0 0
0 0

D5
0
0
0
0
0
1
0
0

D6
0
0
0
0
0
0
1
0

D7
0
0
0
0
0
0
0
1

Las tres entradas se decodifican en ocho salidas, cada salida representa uno de los
mintrminos de las tres variables de entrada. Una aplicacin particular de este
decodificador seria una conversin de binario-en-octal. Las variables de entrada pueden
representar un numero binario, y las salidas representan entonces los ocho dgitos en el
sistema numrico octal. Sin embargo, un decodificador de 3-a-8 lneas puede usarse para
decodificar cualquier cdigo de 3 bits para proporcionar ocho salidas, una para cada
elemento del cdigo.

Implementacin con Decodificadores.

Cualquier funcin booleana puede ser implementada mediante decodificadores, ya
que cualquier funcin booleana puede expresarse en la forma cannica de suma de
mintrminos, entonces puede utilizarse un decodificador para generar los 2n mintrminos de
n variables de entrada y utilizar compuertas lgicas externas OR para formar la suma. De

esta manera, cualquier circuito combinacional con n entradas y m salidas puede

implementarse con un decodificador de n-a-2n y m compuertas lgicas OR.
El procedimiento para implementar un circuito combinacional mediante un
decodificador y compuertas lgicas externas OR requiere que las funciones booleanas para
el circuito se expresen en suma de mintrminos. Esta forma puede obtenerse con facilidad
mediante la tabla de verdad o por la expansin de las funciones en suma de mintrminos.
Se elige entonces un decodificador que genere todos los mintrminos de las n variables de
entrada. Las entradas a cada compuerta lgica OR se seleccionan de las salidas del
decodificador de acuerdo con la lista de mintrminos en cada funcin.
Ejemplo.
Implemente un circuito adicionador o sumador completo con un decodificador y dos
compuertas lgicas OR.
Solucin:
La tabla de verdad para un sumador completo es la siguiente:
x
0
0
0
0
1
1
1
1

y
0
0
1
1
0
0
1
1

z
0
1
0
1
0
1
0
1

C
0
0
0
1
0
1
1
1

S
0
1
1
0
1
0
0
1

Mediante la tabla de verdad, se obtiene las funciones para este circuito

combinacional en suma de mintrmino:
S(x, y, z) = (1, 2, 4, 7)
C(x, y, z) = (3, 5, 6, 7)
Ya que hay tres entradas y un total de ocho mintrminos, se necesita un
decodificador de 3-a-8 lneas. La implementacin se muestra en la siguiente figura

El decodificador genera los ocho mintrminos para x, y, z. La compuerta lgica OR

para la salida S forma la suma de mintrminos 1, 2, 4 y 7. La compuerta lgica OR para la
salida C forma la suma de mintrminos 3, 5, 6 y 7.
Una funcin con una lista larga de mintrminos requiere una compuerta lgica OR
con un gran nmero de entradas. Una funcin que tenga una lista de k mintrminos puede
expresarse en su forma complementaria F con 2n k mintrminos. Si el nmero de
mintrminos en una funcin es mayor de 2n/2, entonces F (funcin F complementada)
puede expresarse con menos mintrminos que los requeridos para F. En tal caso, es
ventajoso usar una compuerta lgica NOR para la suma de mintrminos de F. La salida de
la compuerta NOR generar la salida normal F.
El mtodo de decodificacin puede utilizarse para implementar cualquier circuito
combinacional. Sin embargo, su implementacin debe compararse con todas las dems
implementaciones posibles para determinar la mejor solucin.

Demultiplexores.
Algunos circuitos integrados decodificadores se construyen con compuertas lgicas
NAND. Ya que una compuerta lgica NAND produce la operacin AND con una salida
invertida, entonces se vuelve ms econmico generar los mintrminos del decodificador en
su forma complementaria. La mayora, si no todos, los circuitos integrados decodificadores
incluyen una o ms entradas de capacitacin para controlar la operacin del circuito. Un
decodificador de 2-a-4 lneas con una entrada de habilitacin construida con compuertas
lgicas NAND se muestra en la siguiente figura:

En el circuito, todas las salidas son iguales a 1 si la entrada de capacitacin E es 1,

sin importar los valores de entrada A y B. Cuando la entrada de habilitacin es 0, el circuito
opera como un decodificador con salidas complementadas, por lo tanto, la tabla de verdad
que lista estas condiciones es:
E
1
0
0
0
0

0
0
1
1

D D0
1
0 0
1 1
0 1
1 1

D1
1
1
0
1
1

D2
1
1
1
0
1

D3
1
1
1
1
0

Los asteriscos () bajo A y B son condiciones despreocupadas o condiciones no

importa. La operacin normal del decodificador ocurre slo con E = 0, y las salidas se
seleccionan cuando estn en el estado 0.
En la figura anterior, el crculo pequeo en la entrada E indica que el decodificador
est habilitado cuando E = 0. Los crculos pequeos en las salidas indican que todas las
salidas estn complementadas.
Un decodificador con una entrada de habilitacin puede funcionar como un
demultiplexor. Un demultiplexor es un circuito que recibe informacin en una sola lnea y
transmite esta informacin en una de 2n lneas de salida posibles. La seleccin de una lnea
especifica de salida esta controlada por los valores bit de n lneas de seleccin. Por lo tanto,
en la figura anterior, el circuito decodificador puede funcionar como un demultiplexor s la
lnea E se toma como una lnea de entrada de datos y las lneas A y B se toman como las
lneas de seleccin. Esto se muestra en la figura siguiente:

La sola variable de entrada E tiene una sola trayectoria a todas las cuatro salidas,
pero la informacin de entrada se dirige a una sola de las lneas de salida, como se
especifica por el valor binario de las dos lneas de seleccin A y B. Esto puede verificarse
mediante la tabla de verdad que se mostr anteriormente, por ejemplo, si las lneas de
seleccin AB = 10, la salida D2 ser la misma que el valor de entrada E, en tanto que las
otras salidas se mantienen en 1. Debido a que las operaciones de decodificador y
demultiplexor se obtienen mediante el mismo circuito, un decodificador con una entrada de
capacitacin se refiere como un decodificador/demultiplexor. La entrada de capacitacin es
la que hace que el circuito se convierta en demultiplexor; el decodificador por s mismo
puede usar las compuertas lgicas AND, NAND o NOR.
Los circuitos decodificadores/demultiplexores pueden conectarse juntos para formar
un circuito decodificador ms grande, por ejemplo, dos decodificador 3-a-8 con entradas de
capacitacin se conectan para formar un decodificador de 4-a-16.

Multiplexores.
La multiplexin significa transmitir un gran nmero de unidades de informacin
sobre un nmero ms pequeo de canales o lneas. Un multiplexor digital es un circuito
combinacional que selecciona informacin binaria de una de muchas lneas de entrada y la
dirige a una sola lnea de salida. La seleccin de una lnea particular de entrada est
controlada por un conjunto de lneas de seleccin. En forma normal, hay 2n lneas de
entrada y n lneas de seleccin cuyas combinaciones bit determinan cul entrada se
selecciona. En la siguiente figura se muestra un circuito multiplexor de 4-lneas a 1-lnea:

Cada una de las cuatro lneas de entrada, I0 a I3, se aplican a una entrada de una
compuerta lgica AND. Las lneas de seleccin S1 y S0 se decodifican para seleccionar una
compuerta lgica NAD particular. La tabla de funcin lista la trayectoria de entrada-asalida para cada posible combinacin de bit de las lneas de seleccin; esta tabla es la
siguiente:
S0 S1
0 0
0 1
1 0
1 1

Y
I0
I1
I2
I3

Cuando esta funcin MSI (dispositivo de integracin a mediana escala) se utiliza en

el diseo de un sistema digital, se representa en la forma de diagrama a bloques como se
muestra en la figura (B) anterior.
En la figura (A) anterior, las compuertas lgicas AND e inversores del circuito
multiplexor hace que se asemeje a un circuito decodificador y, por supuesto, decodifican la
seleccin de lneas de entrada. En general, un multiplexor a 2n-a-1 lneas se construye
mediante un decodificador n-a-2n agregndolo a 2n lneas de entrada, una a cada compuerta
lgica AND. Las salidas de las compuertas lgicas AND se aplican a una sola compuerta
lgica OR para proporcionar la salida de 1-lnea. El tamao de un multiplexor se especifica
por el nmero 2n de sus lneas y la nica lnea de salida, entonces se implica que tambin
contiene n lnea de seleccin. Un multiplexor con frecuencia se abrevia como MUX.
Como en los decodificadores, los circuitos integrados multiplexores pueden tener
una entrada de habilitacin par controlar la operacin de la unidad. Cuando la entrada de
habilitacin se encuentra en un estado binario dado, las salidas estn inhabilitadas y cuando
est en el otro estado (el estado de habilitacin), el circuito funciona como un multiplexor
normal. La entrada de habilitacin (algunas veces denominada estroboscopio) puede
utilizarse para expander dos o ms circuitos integrados multiplexores a un multiplexor
digital con un nmero ms grande de salidas.
El multiplexor es una funcin MSI muy til y tiene multitud de aplicaciones. Se usa
para conectar dos o ms fuentes a un solo destino entre unidades de computadoras, y es til
para construir un sistema de bus comn.

Implementacin con Multiplexores.

Un decodificador puede usarse para implementar una funcin booleana empleando
una compuerta lgica OR externa. Un multiplexor es en esencia un decodificador con una
compuerta lgica OR con la que ya cuenta. Los mintrminos de salida del decodificador
que se seleccionarn pueden controlarse con las lneas de entrada. Los mintrminos que van
a incluirse con la funcin que se est implementando se escogen haciendo que sus lneas de
entrada correspondientes sean iguales a 1, los mintrminos que no se incluyan en la funcin
se inhabilitan haciendo sus lneas de entrada iguales a 0. Esto proporciona un mtodo para
implementar cualquier funcin booleana de n variables con un multiplexor 2n-a-1. Sin
embargo, es posible hacer esto de mejor forma.
Si se tiene una funcin booleana de n + 1 variables, se toman n de esas variables y
se conectan a las lneas de seleccin de un multiplexor. La nica variable remanente de la
funcin se utiliza para las entradas del multiplexor. Si A es esta nica variable remanente,
las entradas del multiplexor se eligen de manera que sean A o bien A, o 1 o bien 0. Por el
uso juicio de estos cuatro valores para las entradas y por la conexin de otras variables a las
lneas de seleccin, pueden implementarse cualquier funcin booleana con un multiplexor.
En esta forma es posible generar cualquier funcin de n + 1 variable con un multiplexor de
2n-a-1.
Ejemplo.
Considrese la siguiente funcin booleana de tres variables:
F(A, B, C) = (1, 3, 5, 6)
Solucin:
Como la funcin tiene tres variables y de acuerdo con lo anterior, esta funcin
puede implementarse con un multiplexor de 4-a-1. Dos de las variables, B y C, se aplican a
las lneas de seleccin en ese orden. Las entradas del multiplexor son 0, 1, A y A, por lo
tanto, para saber que valor debe tener cada entrada del multiplexor, se realiza la siguiente
tabla de implementacin:

Una vez determinado el valor de las entradas del multiplexor, entonces s obtiene el
siguiente diagrama:

La comprobacin de la implementacin correcta, puede hacerse utilizando la tabla

de verdad e introducir los valores correspondientes a cada variable en el circuito; la tabla de
verdad para esta funcin booleana es la siguiente:
Mintrmino
0
1
2
3
4
5
6
7

A
0
0
0
0
1
1
1
1

B
0
0
1
1
0
0
1
1

C
0
1
0
1
0
1
0
1

F
0
1
0
1
0
1
1
0

Un procedimiento general para implementar cualquier funcin booleana de n

variables con un multiplexor de 2n-a-1, es el siguiente: primero, se expresa la funcin en su
forma de suma de mintrminos. Se supone que la secuencia ordenada de las variables para
los mintrminos es ABCD..., en donde A es la variable ms a la izquierda en la secuencia
ordenada de las n variables y BCD... son las n 1 remanentes. Se conectan las n 1
variables a las seleccin del multiplexor, con B conectada a la lnea de seleccin de orden
ms alto, C a la siguiente lnea de seleccin ms baja y as sucesivamente descendiendo
hasta la ltima variable, la cual est conectada con la lnea de seleccin de orden ms bajo
S0.
Considrese ahora la variable nica A. Ya que esta variable est en la posicin de
orden ms alto en la secuencia de variables, se complementar en mintrminos 0 a (2n/2)
1 los cuales comprenden la primera mitad en la lista de mintrminos. La segunda mitad de
los mintrminos tendr su variable A sin complementar.
Para una funcin de tres variables, A, B, C, se tienen ocho mintrminos. La variable
A se complementa en mintrminos 0 a 3 y est sin complementar en los mintrminos de 4 a
7. Se listan las entradas del multiplexor y bajo ellas se listan todos los mintrminos en dos
renglones.
En el primer rengln se listan todos los mintrminos donde A est complementada,
en el segundo rengln todos los mintrminos con A sin complementar como lo muestra la
tabla de implementacin del ejemplo anterior. Se encierran dentro de un crculo todos los
mintrminos de la funcin y se inspecciona por separado cada columna.
Si los dos mintrminos en una columna no estn dentro de un crculo. Aplquese 0 a
la entrada correspondiente del multiplexor.
Si los dos mintrminos estn dentro de un crculo, se aplica 1 a la entrada
correspondiente del multiplexor.
Si el mintrmino est dentro de un crculo y el superior no lo est, se aplica A a la
entrada del multiplexor correspondiente.
Si el mintrmino superior est dentro de un crculo y el inferior no lo est, se aplica
A a la entrada del multiplexor correspondiente.

Este procedimiento resulta de las condiciones establecidas durante el anlisis previo.

En el ejemplo anterior se puede comprobar este procedimiento, donde se muestra la tabla
de implementacin y se observa en el diagrama que B debe conectarse a S1 y C a S0.
No es necesario escoger la variable de la extrema izquierda en la secuencia
ordenada de una lista de variables para las entradas de multiplexor. De hecho, puede
elegirse cualquiera de las variables para las entradas del multiplexor, siempre que se
multiplique la tabla de implementacin del multiplexor.
Ejemplo.
Para la funcin booleana anterior, utilice las variables A y B para las lneas de
seleccin S1 y S0 y la variable C para las entradas del multiplexor.
F(A, B, C) = (1, 3, 5, 6)
Solucin:
La variable C se complementa en los mintrminos numerados con pares y sin
complementar en los mintrminos numerados impares, ya que es la ltima variable en la
secuencia de las variables de entrada. El arreglo de los dos renglones de mintrminos en
este caso debe ser como lo muestra la tabla de implementacin siguiente:

Por los mintrminos encerrados dentro de crculos de la funcin y utilizando las

reglas establecidas con anterioridad, se obtiene la conexin del multiplexor para
implementar la funcin como lo muestra la siguiente figura:

En forma general, es posible usar cualquier variable nica de la funcin para

utilizarse en las entradas del multiplexor para implementar una funcin booleana. Pueden
formularse diversas combinaciones para implementar una funcin booleana con
multiplexores. Todas las variables de entrada, excepto una, se aplican a las lneas de
seleccin. La nica variable remanente, o su complemento, o 0 o bien 1, se aplica entonces
a las entradas del multiplexor.

DESARROLLO.
El circuito convertidor o conversor de cdigo debe cumplir la siguiente secuencia de
conversin la cual se muestra en la siguiente tabla:
Entrada
Exceso 3
D
0
0
0
0
0
1
1
1
1
1
0
0
0
1
1
1

Salida
Distancia
unitaria
C B A D8 C4 B2 A1
0 1 1 0 0 0 0
1 0 0 0 1 0 0
1 0 1 1 1 0 0
1 1 0 1 1 0 1
1 1 1 1 0 0 1
0 0 0 1 0 1 1
0 0 1 1 1 1 1
0 1 0 1 1 1 0
0 1 1 0 1 1 0
1 0 0 0 0 1 0
0 0 0 0 0 0 0
0 0 1 0 0 0 0
0 1 0 0 0 0 0
1 0 1 0 0 0 0
1 1 0 0 0 0 0
1 1 1 0 0 0 0
Tabla de Conversin

En la tabla anterior, los ltimos seis estados o combinaciones del cdigo de entrada
son estados no considerados, ya que en el cdigo de entrada que se espera recibir solo se
contemplan los diez primeros estado de la tabla, por lo tanto, para un mejor diseo del
circuito conversor de cdigo, estos seis estados no importa se toman en cuenta obteniendo
una salida 0000 del circuito conversor, esto es, el primer estado o combinacin del cdigo
convertido (cdigo de salida).
El circuito conversor de cdigo puede ser diseado empleando circuitos
decodificadores o circuitos multiplexores. Para comprobar las ventajas y desventajas al
emplear decodificadores o multiplexores para la implementacin de funciones booleanas, el
circuito conversor de cdigo ser diseado e implementado con ambos circuitos.

Diseo e Implementacin con Decodificadores.

Para el diseo con circuitos decodificadores, tenemos que expresar las salidas del
circuito conversor como funciones en suma de mintrminos lo cual en este caso, como el
cdigo de entrada es cdigo exceso 3, el valor decimal que es tomado para representar cada
mintrmino es el valor decimal real, es decir, la primera combinacin del cdigo exceso 3

de entrada es 0011 que correspondera al valor decimal 0, pero en cdigo binario normal
esta combinacin corresponde al valor decimal 3.
Esta consideracin es tomada para cada combinacin en el cdigo exceso 3 de
entrada a fin de obtener el valor decimal real de cada mintrmino, por lo tanto, ordenando
los mintrminos de acuerdo a su valor correspondiente, se tiene la siguiente tabla:
Mintrmino
No.
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15

D
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

Entrada
C B
0 0
0 0
0 1
0 1
1 0
1 0
1 1
1 1
0 0
0 0
0 1
0 1
1 0
1 0
1 1
1 1

A D8
0 0
1 0
0 0
1 0
0 0
1 1
0 1
1 1
0 1
1 1
0 1
1 0
0 0
1 0
0 0
1 0

Salida
C4 B2
0 0
0 0
0 0
0 0
1 0
1 0
1 0
0 0
0 1
1 1
1 1
1 1
0 1
0 0
0 0
0 0

A1
0
0
0
0
0
0
1
1
1
1
0
0
0
0
0
0

Las funciones de salida para el cdigo de distancia unitaria expresadas en suma de

mintrminos son:
FD (D, C, B, A) = (5, 6, 7, 8, 9, 10)
FC (D, C, B, A) = (4, 5, 6, 9, 10, 11)
FB (D, C, B, A) = (8, 9, 10, 11, 12)
FA (D, C, B, A) = (6, 7, 8, 9)
Se tiene un cdigo de 4 bits, por lo tanto se requiere de un decodificador de 4-a-16
lneas. El circuito integrado (IC) 74LS154, es un decodificador/demultiplexor de 4-a-16
lneas.
En este tipo de decodificador, las salidas estn complementadas, es decir, cada
salida correspondiente al cdigo de entrada tiene valor de 0 mientras que el resto tiene valor
1, entonces para poder obtener la suma de mintrminos correcta de cada funcin de salida
se deben emplear compuertas lgicas externas NAND.
Para obtener las funciones de salida FD y FC, se debe utilizar una compuerta lgica
NAND externa para formar la suma de mintrminos 5, 6, 7, 8, 9 y 10, es decir, una
compuerta lgica NAND de 6 entradas.
Para la funcin de salida FB, se requiere de una compuerta lgica NAND externa de
5 entradas para obtener la suma de los mintrminos requeridos.

Para la funcin FA, se requiere una compuerta lgica externa NAND de 4 entradas
para realizar la suma de los mintrminos.
El siguiente diagrama muestra el circuito conversor de cdigo implementado con un
decodificador de 4-a-16 lneas para generas los 16 mintrminos posibles, y compuertas
lgicas externas NAND para obtener las funciones correspondientes al cdigo de salida de
distancia unitaria:

Diseo e Implementacin con Multiplexores.

Para disear e implementar el circuito conversor con multiplexores, como el cdigo
de entrada es de 4 bits, entonces se necesitan multiplexores de 8-a-1 lnea. Las variables de
entrada son D, C, B y A, por lo tanto, en este caso se tomaran las variables C, B y A para
ser conectadas a las entradas de seleccin del multiplexor, la variable D se toma como la
variable remanente que ser conectada a las entradas del multiplexor.
Se tienen las funciones del cdigo de salida en suma de mintrminos las cuales son:
FD (D, C, B, A) = (5, 6, 7, 8, 9, 10)
FC (D, C, B, A) = (4, 5, 6, 9, 10, 11)
FB (D, C, B, A) = (8, 9, 10, 11, 12)
FA (D, C, B, A) = (6, 7, 8, 9)
Se procede a realizar las tablas de implementacin para cada una de las funciones de
salida. Observado cada funcin de acuerdo con la tabla de conversin, en que mintrminos
la variable D esta complementada y ser colocados en el primer rengln de la tabla de
implementacin, en el segundo rengln se colocan los mintrminos donde la variable D esta
sin complementar. Entonces las tablas de implementacin para FD y FC son las siguientes:

Las tablas de implementacin para FB y FA son las siguientes:

El diagrama final del circuito conversor de cdigo implementado con multiplexores

es el siguiente:

La compuerta lgica inversora que se observa en el diagrama, es para obtener la

variable D complementada, pero las entradas del circuito deben ser proporcionadas por un
circuito contador digital, entonces la variable D puede ser proporcionada por la salida
complementada de los multivibradores biestables (flip-flops) que conforman al circuito
contador, as, la compuerta lgica inversora no es requerida en la implementacin del
circuito conversor de cdigo.

MATERIAL Y EQUIPO UTILIZADO.

Cuatro circuitos integrados (IC) 74LS151 (4 multiplexores de 8-a-1 lnea).

Un circuito integrado (IC) 74LS01 (1 compuerta inversora opcional).
Una tablilla de prueba (protoboard).
Fuente de voltaje.
Cuatro diodos emisores de luz (LEDs).
Cuatro resistencias de 180 o 220 cada una.
Multmetro.
Pinzas de punta y corte.
Alambre para conexiones.

RESULTADOS.
Para comprobar el buen funcionamiento del circuito conversor de cdigo, se
procede a realizar algunas pruebas simulando el circuito en el programa Electronics
Workbench. Simulando el circuito implementado con un decodificador, tenemos:

En esta prueba, haciendo uso en el programa simulador del generador de palabra, el

cdigo de entrada es 0110 obteniendo el cdigo de salida 1101. Este resultado es correcto y
puede ser comprobado observando la tabla de conversin que se mostr anteriormente, por
lo que se tiene:
Entrada
Cdigo
Exceso 3
D
0

C
1

B
1

Salida
Cdigo
Distancia
unitaria
A D8 C4 B2 A1
0 1 1 0 1

En el siguiente ejemplo de prueba, se hace uso de la combinacin siguiente a la que

s utilizado en la prueba anterior:

El cdigo de entrada es 0111, el cdigo de salida es 1001, este resultado es correcto

al ser comprobado con la tabla de conversin para el circuito conversor de cdigo:
Entrada
Cdigo
Exceso 3
D
0

C
1

B
1

Salida
Cdigo
Distancia
unitaria
A D8 C4 B2 A1
1 1 0 0 1

En la siguiente prueba, se hace uso de una combinacin no considerada o estado no

importa, por lo que se tiene:

En esta prueba el resultado obtenido es correcto y es el esperado debido al diseo.

Para la prueba del circuito conversor de cdigo implementado con multiplexores, se

utiliza la combinacin siguiente a la que se utilizo en la prueba del circuito conversor
implementado con el decodificador (ltima prueba con una combinacin o estado vlido):

En esta prueba el resultado puede ser comprobado con la tabla de conversin para
verificar que se obtuvo un resultado correcto:
Entrada
Cdigo
Exceso 3
D
1

C
0

B
0

Salida
Cdigo
Distancia
unitaria
A D8 C4 B2 A1
0 1 0 1 1

Para la siguiente prueba, se utiliza la combinacin siguiente a la que se utilizo en la

prueba anterior:

Comprobando el resultado obtenido con la tabla de conversin, se observa que es

correcto:
Entrada
Salida
Cdigo
Cdigo
Exceso 3
Distancia
unitaria
D C B A D8 C4 B2 A1
1 0 0 1 1 1 1 1
Se pueden realizar ms pruebas an empleando combinaciones o estados no importa
y se comprobara que se obtienen resultados correctos, por lo tanto, el diseo e
implementacin del circuito conversor de cdigo con decodificadores y multiplexores es
correcto y satisfactorio.

CONCLUSIONES.
Un circuito conversor o convertidor de cdigo es un circuito que recibe un cdigo
binario en su entrada y proporciona en su salida un cdigo binario diferente. Los circuitos
conversores o convertidores de cdigo son ampliamente utilizados por sistemas digitales,
ya que estos circuitos permiten la compatibilidad de dos sistemas cuando cada sistema
utiliza un cdigo binario distinto. Los mtodos ms simples para generar una conversin de
cdigo es con la utilizacin de una memoria de solo lectura (ROM), pero esta consideracin
esta fuera del propsito de esta prctica. La lgica combinacional con MSI (dispositivos de
integracin a mediana escala) hace uso de circuitos integrados como son contadores,
decodificadores/demultiplexores, multiplexores, registro de corrimiento, etc. Una funcin
booleana puede ser implementada mediante decodificadores o multiplexores, pero un
decodificador tiene ms uso en la decodificacin de informacin binaria y los multiplexores
tienen ms uso para formar una trayectoria seleccionada entre fuentes mltiples y un solo
destino. Una implementacin con el mtodo decodificador, requiere una compuerta lgica
OR, NOR o NAND externa para cada funcin de salida, pero slo se necesita de un
decodificador para generar todos los mintrminos; la implementacin con el mtodo
multiplexor, usa unidades de tamao ms pequeo, pero requiere un multiplexor para cada
funcin de salida; as, cada mtodo empleando tiene sus ventajas y desventajas.
En el diseo del circuito conversor de cdigo, existen seis combinaciones invlidas
o no importa que fueron tomadas en cuenta haciendo su salida correspondiente a cero, esto
fue para evitar un funcionamiento incorrecto del circuito conversor si por alguna razn
estas combinaciones se llegan a presentar. El diseador debe tomar en cuenta estas
combinaciones no importa y no tratarlas en forma indiscriminada, sino que debe intentarse
investigar sus efectos y as toman una decisin correcta en el diseo de un circuito.

CUESTIONARIO.
1. - Explique el mtodo decodificador para implementar una funcin booleana?.
El procedimiento para implementar un circuito combinacional mediante un
decodificador y compuertas lgicas externas OR requiere que las funciones booleanas
para el circuito se expresen en suma de mintrminos. Esta forma puede obtenerse mediante
la tabla de verdad o por la expansin de las funciones en suma de mintrminos. Se elige
entonces un decodificador que genere todos los mintrminos de las n variables de entrada.
Las entradas a cada compuerta lgica OR se selecciona de las salidas de decodificador de
acuerdo con la lista de mintrminos en cada funcin. De esta manera, cualquier circuito
combinacional con n entradas y m salidas puede implementarse con un decodificador de na-2n y m compuertas lgicas OR.
Una funcin con una lista larga de mintrminos requiere una compuerta lgica OR
con un gran nmero de entradas. Una funcin que tenga una lista de k mintrminos puede
expresarse en su forma complementaria F con 2n k mintrminos. Si el nmero de
mintrminos en una funcin es mayor de 2n/2, entonces F (funcin F complementada)
puede expresarse con menos mintrminos que los requeridos para F. En tal caso, es
ventajoso usar una compuerta lgica NOR para la suma de mintrminos de F. La salida
de la compuerta NOR generar la salida normal F. Un decodificador puede emplear

compuertas lgicas OR, NOR o NAND para obtener la funcin de salida en forma de suma
de mintrminos segn sea necesario.
2. - Explique el mtodo multiplexor para implementar una funcin booleana?.
Un multiplexor es en esencia un decodificador con una compuerta lgica OR con la
que ya cuenta. Los mintrminos de salida del decodificador que se seleccionarn pueden
controlarse con las lneas de entrada. Los mintrminos que van a incluirse con la funcin
que se est implementando se escogen haciendo que sus lneas de entrada
correspondientes sean iguales a 1, los mintrminos que no se incluyan en la funcin se
inhabilitan haciendo sus lneas de entrada iguales a 0. Esto proporciona un mtodo para
implementar cualquier funcin booleana de n variables con un multiplexor 2n-a-1. Sin
embargo, es posible hacer esto de mejor forma.
Si se tiene una funcin booleana de n + 1 variables, se toman n de esas variables y
se conectan a las lneas de seleccin de un multiplexor. La nica variable remanente de la
funcin se utiliza para las entradas del multiplexor. Si x es esta nica variable remanente,
las entradas del multiplexor se eligen de manera que sean x o bien x, o 1 o bien 0. En esta
forma es posible generar cualquier funcin de n + 1 variable con un multiplexor de 2n-a-1.

SUGERENCIAS.
1. - Se sugiere que algunos equipos de trabajo realicen esta prctica empleando
decodificadores y otros equipos empleando multiplexores.

BIBLIOGRAFA.
Sistemas Digitales: Principios y Aplicaciones.
Ronald J. Tocci.
Editorial: Prentice Hall Hispanoamericana, S.A.
Diseo Digital.
M. Morris Mano.
Editorial: Prentice Hall Hispanoamericana, S.A.
Diseo con Circuitos Integrados TTL.
Robert L. Morris./John R. Miller.
Editorial: CIA. Continental S. A. de C. V., Mxico.
FAST and LS TTL Data.
Motorola.