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    Lab 03 Arquitectura

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    Freddy Jesus
    Este documento describe diferentes tipos de memorias como flip flops y registros básicos construidos con compuertas lógicas. Explica cómo los flip flops pueden almacenar datos de forma síncrona usando señales de reloj y cómo varían sus salidas dependiendo de las entradas de control y la señal de reloj.

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    memorias

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    UNIVERSIDAD NACIONAL

    TECNOLGICA DE LIMA SUR


    (UNTELS)

    INGENIERIA ELECTRONICA Y
    TELECOMUNICACIONES

    ARQUITECTURA DEL COMPUTADOR


    LABORATORIO N03
    TITULO: MEMORIAS FLIP FLOPS.
    INTEGRANTE:
    CHEPE CUEVA FREDDY JESUS M.
    CICLO: VII
    PROFESOR:
    Ing. GUSTAVO PAZ PURIACA.

    2014

    MARCO TEORICO
    INTRODUCCIN
    Todos los circuitos digitales utilizan datos binarios para funcionar
    correctamente, los circuitos estn diseados para contar, sumar, separar, etc.
    los datos segn nuestras necesidades, pero por el tipo de funcionamiento de
    las compuertas digitales, los datos presentes en las salidas de las mismas,
    cambian de acuerdo con sus entradas, y no hay manera debitarlo, si las
    entradas cambian, las salidas lo harn tambin, entonces Cmo podemos
    hacer para mantener un dato o serie de datos en un lugar hasta que los
    necesitemos?La respuesta son las memorias, bsicamente son sistemas que
    pueden almacenar uno o ms datos evitando que se pierdan, hasta que
    nosotros lo consideremos necesario, es decir, pueden variar su contenido a
    nuestra voluntad.El corazn de una memoria son los Flip Flops, este circuito es
    una combinacin de compuertas lgicas, A diferencia de las caractersticas de
    las compuertas solas, si se unen de cierta manera, estas pueden almacenar
    datos que podemos manipular con reglas preestablecidas por el circuito
    mismo.Esta es la representacin general par un Flip Flop.

    Los FF pueden tener varias entradas, dependiendo del tipo de las funciones
    internas que realice, y tiene dos salidas:

    Las salidas de los FF slo pueden tener dos estados (binario) y siempre tienen
    valores contrarios, como podemos ver en la siguiente tabla:

    Las entradas de un FF obligan a las salidas a conmutar hacia uno u otro estado
    o hacer "flip flop" (Trmino anglosajn), ms adelante explicaremos cmo
    interactan las entradas con las salidas para lograr los efectos caractersticos
    de cada FF.El FF tambin es conocido como:

    "Registro Bsico" trmino utilizado para la forma ms sencilla de un FF.

    "Multivibrador Biestable" trmino pocas veces utilizado para describir a


    un FF.
    REGISTRO BSICO CONSTRUIDO CON COMPUERTAS NAND

    Este es el circuito ms sencillo y bsico de un FF, Puede ser construido a partir


    de dos compuertas NAND o dos compuertas NOR con dos entradas, a
    continuacin se ilustra con compuertas NAND, y es denominado "Registro
    Bsico NAND". La forma de conectarlas es la siguiente: Se deja libre una de las
    entradas
    de
    cada
    compuerta,
    las
    sobrantes
    son
    conectadas
    independientemente de manera cruzada hacia la salida de la compuerta
    contraria quedando la conexin de la siguiente manera:

    La siguiente tabla muestra el estado inicial del Registro Bsico NAND, cuando
    sus entradas se encuentran en ALTO (Estado de reposo del FF). Para
    comenzar la accin de "Flip Flop" ser necesario enviar a BAJO alguna de las
    entradas, con su correspondiente cambio de estado a la salida.

    La siguiente tabla nos muestra los diferentes cambios de las salidas, segn
    cada seleccin de entradas (La "X" significa que no importa el estado en el que
    se encuentren en ese momento):

    Siguiendo los datos de la tabla podemos resumir que:


    Si SET y RESET estn en ALTO, el FF mantiene sus salidas en el
    estado actual.
    Si RESET recibe un pulso BAJO, las salidas son forzadas a Q = 0
    y /Q = 1

    Si SET recibe un pulso BAJO, las salidas son forzadas a Q = 1 y /Q =


    0
    Si las dos entradas reciben pulsos BAJOS, las salidas son forzadas a
    Q = 1 y /Q = 1
    Este ltimo cambio normalmente se considera como no deseado, ya que el
    principio bsico es que las salidas siempre estn invertidas (Aunque en ciertos
    casos especiales, nosotros podramos utilizar este efecto).Entonces, la tabla de
    verdad del Registro Bsico NAND es la siguiente:

    REGISTRO BSICO CON COMPUERTAS NOR


    La conexin del Registro Bsico NOR es exactamente igual al del Registro
    NAND, pero los cambios en sus salidas son completamente diferentes, A
    continuacin se ilustran las dos tablas de verdad para hacer el comparativo
    entre una y otra.
    Tabla de verdad del Registro Bsico NOR

    Tabla de verdad del Registro Bsico NAND

    Agregando pulsadores u otras compuertas en las entradas, los usos ms


    comunes para el Registro Bsico NAND o NOR son:
    Eliminadores de ruido para pulsadores mecnicos.
    Sistemas de Encendido (ON)/Apagado (OFF) con dos pulsadores para
    diversos circuitos digitales y/o anlogos.
    Sensores de movimiento mecnico, (Fin o Inicio de carrera de una puerta
    por ejemplo).

    Control Digital de otros circuitos.


    Y otras 373929273736 Aplicaciones dependiendo de tu IMAGINACIN.
    SEALES DE RELOJ (CLOCK) Y FF CONTROLADOS POR RELOJ
    Hasta ahora hemos visto que un Registro Bsico tiene dos variables de entrada
    y responde de manera predecible a ellas, pero Qu podamos hacer si
    necesitramos otra variable de control? Cmo podramos hacer que el
    registro acte cuando sea conveniente para nosotros, y no al momento de
    cambiar sus entradas?
    Todos los sistemas digitales tienen bsicamente dos formas de operacin:
    Operacin en modo ASNCRONO.En este modo, las salidas cambian de
    manera automtica siguiendo las rdenes de las entradas.
    Operacin en modo SNCRONO.En este modo, las salidas cambian
    siguiendo las ordenes de las entradas, pero slo cuando una seal de
    control, llamada RELOJ (CLOCK, CLK, CP) es aplicada al registro.
    Los circuitos digitales ASNCRONOS son muy complicados en lo que a diseo
    y reparacin se refiere, ya que, al encontrarnos con una falla en un circuito de
    10 registros interconectados, el rastreo de los cambios en todas las compuertas
    nos provocara un severo dolor de cabeza.Los circuitos digitales SNCRONOS
    son ms fciles de disear y reparar, debido a que los cambios de las salidas
    son eventos "esperados" (ya que fcilmente podemos saber el estado de cada
    una de las entradas o salidas sin que estas cambien repentinamente), y los
    cambios dependen del control de una sola seal aplicada a todos los registros,
    la seal de RELOJ.La seal de reloj es una onda cuadrada o rectangular, los
    registros que funcionan con esta seal, slo pueden cambiar cuando la seal
    de reloj hace una transicin, Tambin llamados "flancos", por lo tanto, la seal
    de reloj slo puede hacer 2 transiciones (o Flancos):

    La Transicin con pendiente positiva (TPP) o Flanco positivo (FP).Es


    cuando la seal de reloj cambia del estado BAJO al estado ALTO.

    La Transicin con pendiente negativa (TPN) o Flanco Negativo (FN).Es


    cuando la seal de reloj cambia del estado ALTO al estado BAJO.
    Principales caractersticas de los FF sincronizados por Reloj.

    Todos los FF cuentan con una entrada con el rtulo (RELOJ, CLOCK,
    CLK, CP) y un distintivo crculo para saber como debe ser la seal activa. Los
    que no tienen crculo, son sincronizados por una TPP, los que cuentan con un
    crculo son sincronizados por una TPN.

    Todos los FF cuentan con entradas de control, que determinan el cambio


    que van a tener las salidas, al igual que en los Registros bsicos, pero estas
    entradas no pueden modificar las salidas arbitrariamente, slo podrn hacerlo
    cuando el FF reciba su transicin activa.
    Resumiendo, Las entradas de control del FF nos permiten saber cmo van a
    cambiar las salidas, pero slo la seal de Reloj podr hacer efectivo este
    cambio.
    CONSTANTES DE TIEMPO DE ESTABLECIMIENTO Y DE RETENCIN
    La siguiente figura nos indica cmo estn compuestos los dos detectores de
    Transiciones.

    Detector de Transiciones Positivas (TPP)

    Detector de Transiciones Negativas

    Las figuras nos muestran del lado izquierdo de la lnea verde el pin de entrada
    de Reloj del FF, el lado derecho nos muestra el circuito interno del FF.La
    diferencia entre CK y CK se debe al retraso en la propagacin que cualquier
    compuerta tiene, desde que se aplica una seal en la entrada, hasta que esta
    se refleja en al salida. Esta diferencia en tiempo, nos permite obtener un pulso
    de salida solamente cuando ocurre la transicin para la que estn diseados, y
    por lo tanto accionar el FF.
    REGISTRO BSICO NAND TIPO SNCRONO
    Dejaremos de lado la conexin interna de los FF, ya que para nuestra
    comodidad, todos podemos encontrarlos en forma de circuitos integrados, as
    que nos ocuparemos solamente de su funcionamiento.La siguiente figura nos
    muestra un Registro Bsico Sincronizado por una seal de reloj. Es la forma
    ms bsica de un FF controlado por la seal de reloj. (La falta del crculo en la
    entrada de CLK significa que slo ser activa en los TPP) (Slo se muestra la
    salida Normal (Q), ya que como dijimos, la salida negada siempre es inversa)

    FLIP FLOP TIPO "J-K"

    Este FF es uno de los ms usados en los circuitos digitales, y de hecho es


    parte fundamental de muchos circuitos avanzados como contadores y registros
    de corrimiento, que ya vienen integrados en un chip.Este FF cuenta con dos
    entradas de datos J y K, su funcin es en principio la misma que el Registro
    bsico NAND o NOR, pero con la diferencia que la condicin en las entradas J
    = 1, K = 1, a diferencia del Registro NAND, que generara una salida errnea o
    no deseada, en un FF J-K, obliga a las salidas a conmutar su estado al opuesto
    (Toggle) a cada pulso del reloj. Esto lo convierte en un tipo de FF muy verstil.
    Tabla de verdad de un FF tipo J-K sncrono.

    Observando la tabla de verdad observamos los cambios que provoca en sus


    salidas este FF:

    Si J y K = 0, no hay cambios en las salidas.

    Si J = 1, y K = 0, se forzan las salidas a Q = 1, /Q = 0

    Si J = 0, y K = 1, se forzan las salidas a Q = 0, /Q = 1

    Si J = 1, y K = 1, las salidas conmutan su estado hacia el siguiente a


    cada pulso del reloj (Toggle)
    FLIP FLOP TIPO "D" (DATOS, DATA)
    A diferencia de los FF tipo J-K, el FF tipo "D" (Datos, Data) slo cuneta con una
    entrada para hacer el cambio de las salidas. A cada pulso del reloj
    (dependiendo si el FF utiliza una TPP o una TPN) el estado presente en la
    entrada "D" ser transferido a la salida Q y /Q.Tabla de verdad de un FF tipo
    "D"

    Una de las aplicaciones de mayor uso para este tipo de FF es al de la


    transferencia de datos de forma paralela, conectando varios FF tipo "D" a X
    nmero de bits, podemos hacer que la informacin de todos los bits pase
    inmediatamente a la salida de cada FF con slo un pulso de reloj.

    ENTRADAS ASNCRONAS EN LOS FF


    Como ya hemos visto, cada FF tiene entradas que pueden cambiar el estado
    de las salidas de manera sincronizada con el pulso de reloj, pero Dnde
    quedaron nuestras entradas asncronas? Es posible seguir usando estas
    entradas en FF sncronos?La respuesta est en los FF sncronos de cualquier
    tipo que poseen entradas asncronas, esto aade dos pines ms de control a
    nuestros FF, los conocidos SET y RESET (Los cules pueden ser activos en el
    estado ALTO o BAJO). Entonces tenemos FF sncronos (Tipo "J - K", o tipo
    "D" ) con un par de entradas que no dependen en ningn momento del pulso
    de Reloj. Haciendo una combinacin perfecta de entradas que controlan las
    salidas de manera automtica (Asncronas) o controladas por un pulso de reloj
    (Sncronas).La siguiente figura nos muestra los smbolos de los FF Tipo "J - K"
    y "D" con sus entradas asncronas.

    TABLA DE VERDAD DEL FF TIPO "J - K" CON ENTRADAS ASNCRONAS


    (Las "X" significan que no importa el estado actual de esa entrada).(El FF tiene
    una entrada de Reloj que funciona con TPP)(Las entradas asncronas con
    activas ALTAS)

    El funcionamiento bsico sigue siendo el mismo, pero las salidas sern


    forzadas a ALTO o BAJO, si se activan las entradas Asncronas
    correspondientes (SET, RESET) sin importar el estado de las entradas "J - K" o
    CLK.
    TABLA DE VERDAD DEL FF TIPO "D" CON ENTRADAS ASNCRONAS
    (Las "X" significan que no importa el estado actual de esa entrada).(El FF tiene
    una entrada de Reloj que funciona con TPP)(Las entradas asncronas con
    activas ALTAS)

    El funcionamiento bsico sigue siendo el mismo, pero las salidas sern


    forzadas a ALTO o BAJO, si se activan las entradas Asncronas
    correspondientes (SET, RESET) sin importar el estado de la entrada "D" o CLK.

    SIMULACIONES
    FLIP FLOP RS
    PROGRAMACION VHDL
    library ieee;
    use ieee.std_logic_1164.all;
    entity flipfloRS is port( r,s,clk :in std_logic;
    q:
    buffer std_logic;
    notq: out std_logic
    );
    end flipfloRS;
    architecture archiflipfloRS of flipfloRS is
    begin
    process (clk)
    begin
    if (clk'event and clk='1') then
    if (r='1')and(s='0') then q<='0';
    elsif (r='0')and(s='1')then q<='1';
    end if;
    end if;
    end process;
    notq<=not q;
    end archiflipfloRS;
    SIMULACION

    FLIP FLOP D

    PROGRAMACION VHDL
    library ieee;
    use ieee.std_logic_1164.all;
    entity flipflopd is port(
    d,clk: in std_logic;
    q : out std_logic
    );
    end flipflopd;
    architecture archiflipflopd of flipflopd is
    begin
    process (clk)
    begin
    if (clk'event and clk='1') then q <=d;
    end if;
    end process;
    end archiflipflopd;
    SIMULACION

    FLIP FLOP JK
    PROGRAMACION VHDL
    library ieee;
    use ieee.std_logic_1164.all;
    entity flipflopJK is port(
    j,k,clk: in std_logic;
    q : buffer std_logic
    );
    end flipflopJK;
    architecture archiflipflopJK of flipflopJK is
    begin
    process (clk)
    begin
    if (clk'event and clk='1') then
    if (j='1') and (k='0') then q <= '0';
    elsif (j='0') and (k='1') then q <= '1';
    elsif (j='0') and (k='0') then q <= '0';
    elsif (j='1') and (k='1') then q <= not q;
    end if;
    end if;

    end process;
    end archiflipflopJK;
    SIMULACION

    FLIP FLOP T
    PROGRAMACION VHDL
    library ieee;
    use ieee.std_logic_1164.all;
    entity ttf is port(
    t, clk: in std_logic;
    q : buffer std_logic
    );
    end tff;
    architecture architff of tff is
    begin
    process (clk)
    begin
    if (clk'event and clk='1') then
    if (t='1') then q <=not(q);
    else q <= q;
    end if;
    end process;
    end architff;
    SIMULACION

    CONCLUSIONES
    Los circuitos secuenciales requieren de las seal de reloj para producir
    cambios en las salidas
    Los circuitos secuenciales bsicos son los flip flops.
    El comportamiento de los circuitos secuenciales puede ser expresado
    utilizando tablas de comportamiento.
    Cada tipo de flip flop tena diferentes seales de acuerdo a las entradas
    y salidas.
    Se ha utilizado el diseo de Flip-Flops con habilitador/deshabilitador
    para permitir un mejor control sobre las salidas que se desean.
    Mediante el programa VHDL se observo sus respectivas seales
    binarias de cada flip flop.
    Las tablas de verdad han sido utilizadas como herramientas para
    obtener conclusiones respecto al funcionamiento u operacin de los
    circuitos realizados.
    Se considero que las entradas r y s deben estar en nivel alto porque el
    clock debe estar en nivel bajo.
    Se analizo que por cada tipo de flip flop las entradas y salidas mediante
    su programacin en VHDL.

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