Congreso de Microelectrnica Aplicada 2010

Controlador tipo PID, sobre microcontrolador

embebido en FPGA
David M. Caruso, Salvador E. Tropea
Instituto Nacional de Tecnologa Industrial
Centro de Electrnica e Informtica
Laboratorio de Desarrollo Electrnico con Software Libre
Email: {david,salvador}@inti.gob.ar

ResumenEl presente trabajo, muestra la aplicacin de un

algoritmo tipo PID, implementado sobre un microcontrolador
compatible con un AVR, embebido en FPGA, dedicado al control
de posicin de un motor de corriente continua.
Las caractersticas del algoritmo PID, lo hacen ideal para esta
aplicacin, brindando toda una variedad de formas de control
del sistema. El diseo aqu presentado, se basa en la filosofa
hardware and software co-design, mostrando una alta eficacia
en la aplicacin y gran maleabilidad para mejoras futuras.
Este desarrollo incluye los siguientes perifricos: lector de
encoder relativo, UART y PWM.
La interconexin entre el microcontrolador y dichos perifricos, se realiza bajo el estndar WISHBONE.
El diseo fue verificado usando simuladores y FPGAs de Xilinx
(Spartan II y 3A), junto con la electrnica adecuada para el
manejo del motor.

I.

I NTRODUCCIN

Los controladores PID, son ampliamente usados desde hace

varias dcadas, en el control de todo tipo de sistemas lineales,
dada su alta eficacia, simplicidad y su fcil aplicacin. En
este caso, se ve aplicado al control de posicin de un motor
de corriente continua, pero mediante ligeras modificaciones,
puede aplicarse a cualquier tipo de sistema lineal. Es por esto
que se seleccion este tipo de algoritmo.
Por otro lado, nuestro laboratorio realiza aplicaciones con
microcontroladores embebidos de forma frecuente. En este caso, se quiso llevar a la prctica, esta simple versin de control
que involucra el trabajo en conjunto de hardware dedicado y
software. Dicha filosofa de trabajo, aplicada sobre una FPGA,
trae grandes beneficios, entre ellos, la fcil implementacin e
integracin del sistema completo de control, la simplicidad
con la que se aaden modificaciones al mismo, etc. La forma
en la que se reparten las tareas entre el hardware y el software,
logra encontrar un equilibrio que utiliza el mnimo de recursos,
alcanzando la funcionalidad deseada.
El artculo est organizado de la siguiente forma. En la
Seccin II, se puede encontrar una breve descripcin sobre
como es el sistema a controlar, sumado a conocimientos
generales sobre el algoritmo PID. La implementacin, se
resume en la Seccin III, donde se describe parte por parte,
los elementos constitutivos del sistema, tanto hardware como
software. Dentro de la seccin IV, se muestran los resultados
de la sntesis de los elementos embebidos en la FPGA, y
de la resolucin adquirida en el control de posicin. Las

63

Figura 1. Sistema de control

conclusiones, se ven enumeradas en la ltima seccin de esta

publicacin.
II. S ISTEMA DE C ONTROL
A modo de esquematizar el problema aqu planteado, se
incluy una imagen que lo describe en forma de bloques
(Fig. 1). Donde, el controlador toma (a travs del encoder
relativo) los datos de la posicin actual del motor y computa el
algoritmo PID. A su vez, el resultado del clculo, se transforma
en una seal modulada en ancho de pulso, que acta sobre
el motor dndole mayor o menor velocidad, logrando que el
mismo tienda hacia la posicin que se desea. En sntesis, puede
decirse, que el controlador intenta controlar la posicin a partir
de una variacin coherente de la velocidad del motor. Donde,
dicha variacin depender de como est calibrado el PID,
para obtener una respuesta dentro de los requerimientos de la
aplicacin. En III-D se muestran los mtodos de calibracin
utilizados.
Notar, que la lnea de trazos, representa el acople mecnico
entre los ejes del motor y el encoder. El cual, puede verse
como un camino de realimentacin.
II-A. Algoritmo PID
El ncleo de este sistema de control, es el clculo del
algoritmo PID. La ecuacin 1 muestra el clculo del control
PID a partir del error e(t).
Z t
de(t)
(1)
Spid = Kp e(t) + Ki
e( ) d + Kd
dt
0

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Donde Kp es la constante proporcional, Ki la integral y Kd

la derivativa. Cada una de estas constantes tiene un impacto
diferente en el control:
Trmino proporcional: (Kp ) es el encargado de indicar que tan lejos se ubica actualmente el sistema, con
respecto al valor deseado. Se puede ver que mientras
ms alta sea la constante proporcional, menor ser el
tiempo que tarde en reducir el error del sistema, pero
tendr oscilaciones subamortiguadas alrededor del valor
deseado. En cambio si la constante es pequea, puede que
el sistema no tenga oscilaciones, pero nunca alcanzar al
valor deseado (error de offset).
Trmino integral: (Ki ) almacena informacin sobre las
actividades pasadas del sistema. Esta informacin es de
vital importancia, ya que le brinda al sistema de control,
una memoria resumida, sobre como fue evolucionando el
error del mismo. Es capaz de corregir el error de offset,
dado por la parte proporcional, en un tiempo de actuacin
que es inversamente proporcional a la constante Ki . Si
esta ltima, resulta muy grande (Ki >1), el sistema presentar oscilaciones antes de alcanzar el valor deseado.
Trmino derivativo: (Kd ) hace una comparacin entre
el error pasado y el actual, con lo que obtiene, una nocin
de como seguir respondiendo el sistema. La misma,
es utilizada, para contrarrestar variaciones abruptas que
puedan ser nocivas, como las oscilaciones. El tiempo de
anticipacin del clculo, depende de Kd , mientras mayor
sea la misma, el sistema se anticipar ms rpido.
III.

I MPLEMENTACIN

Se opt por una arquitectura, centralizada en el microcontrolador, el cual mantiene la comunicacin con perifricos y la
pc, computa el PID, mientras que los perifricos se encargan
de las tareas simples en tiempo real.
La interconexin, entre el microcontrolador y los perifricos, es compatible con WISHBONE [1]. La misma, presenta
una fcil adaptacin a cualquier perifrico, es decir, que
adaptar un dispositivo a este estndar, es casi trivial. Adems,
el agregado de ms perifricos al bus, es muy sencillo.
En la Fig. 2, se pueden ver la arquitectura implementada
dentro de la FPGA.
III-A.

Hardware embebido en la FPGA

Todas las descripciones, fueron transferidas a la FPGA

Spartan 3A del kit de desarrollo de Avnet. Antes de ser
llevados a hardware, cada uno de los mdulos de VHDL
descriptos anteriormente, fueron testeados usando bancos de
prueba. Para dicha simulacin se utiliz el compilador GHDL
[2] 0.28, junto con otras herramientas recomendadas por el
proyecto FPGALibre [3].
III-A1. Microcontrolador: Surge de una descripcin en
VHDL compatible con el AVR Atmega8 [4]. El mismo fue
programado en lenguaje C, con el algoritmo PID, y responde a
las tareas de comunicacin con la PC como con los perifricos
del sistema de control. Puede aceptar comandos como:

64

Figura 2. Arquitectura interna de cores embebidos

Modificar los parmetros del PID (constantes proporcional, derivativa e integral).

Indicar el ngulo de destino.
Posicin de referencia, en caso de no contar con la seal
Z del encoder.
Hacer girar en forma continua al motor, con una velocidad seleccionada.
Seleccionar el sentido de giro.
Cada 10 milisegundos el microcontrolador computa el algoritmo PID, y de esta forma puede mantener un control de
posicin estable. Esto se logra a travs del uso de interrupciones, generadas por un timer fijo.
III-A2. UART: Dicho core, fue mejorado en nuestro laboratorio, basado en una descripcin de Open Cores [5]. Implementa una UART, con baudrate de 115200 fijo (configurable
pre-sntesis), 8N1 y compatible con WISHBONE.
III-A3. PWM: Core modulador de ancho de pulsos, compatible con WISHBONE, que opera en una resolucin de 16
bit y a una frecuencia de 30KHz.
III-A4. Decodificador de encoder relativo: Se encarga de
tomar las seales del encoder fsico, y traducirlas en cantidad
de pasos. Opera, contando los cruces de las seales desfasadas
90 del encoder fsico, de esta forma, incrementa en cuatro
veces la resolucin dada por el fabricante.
El mismo tiene una resolucin de 16 bit, y posee un filtro
para eliminar glitches que puedan producirse sobre las seales
que entrega el encoder fsico.
III-A5. Unidad de depuracin: Permite depurar el programa del microcontrolador de una forma rpida. A travs de la
misma, se hace posible, cambiar el programa almacenado en
los block RAMs (BRAMs) de la FPGA, sin tener que sintetizar
una nueva descripcin completa del sistema. Adems, permite

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la ejecucin paso a paso del programa, uso de breakpoints,

watchpoints, etc.
III-A6. Puente USB/WISHBONE: Permite controlar un
bus WISHBONE desde el exterior de la FPGA, utilizando el
puerto USB [6].
Es el medio de comunicacin entre la unidad de depuracin
y el mundo exterior, permitiendo que a travs de ella, fluyan
los datos para reprogramar la memoria del microcontrolador,
entre otras opciones.
III-B.

Hardware externo a la FPGA

III-B1. Driver: Sobre una placa auxiliar, se mont el

integrado L298, que es un doble puente H, para manejar las
corrientes del motor, muy altas para la FPGA. Se utilizaron
optoacopladores, para separar las seales que provenan de la
FPGA de las de potencia. El L298, excita al motor con 12
V, mientras que desde la FPGA las seales actan en 3,3 V.
Los optoacopladores, transfieren las seales a 5 V para operar
sobre el L298.
III-B2. Motor: El motor utilizado es el B138F-12-36, que
posee una relacin de reduccin de 36:1, con una tensin de
trabajo de 12V. El mismo gira a 73 rpm sin carga y a 53 rpm
para su mximo torque.
III-B3. Encoder: El encoder relativo utilizado es el s5s720, el cual cuenta con una resolucin de 720 pasos por vuelta
(llevados a 2880 por hardware) y una seal de cero (seal Z).
Esto permite una resolucin de un octavo de grado.
III-C.

Software de control

III-C1. PID: La expresin 1, refleja como es un controlador PID que actua en forma continua. La aplicacin de
la misma en, un sistema digital, requiere que la ecuacin se
exprese en variable discreta (ver ecuacin 2).

Spid [n] = Kp e[n]+ Ki

n1
X

e[n k] Kd(e[n] e[n 1]) (2)

k=0

La expresin 2, para ser aplicada en un sistema computacional limitado, como lo es un microcontrolador, debi ser
tratada trmino a trmino antes de poder ser calculada. Se
enumeran, en forma resumida, dichos aspectos:
Prevencin de desborde: se entiende por desborde, al
problema que surge cuando sobre registros de tamao limitado, se pretenden realizar operaciones cuyo resultado
es mayor al que puede retener el mismo. Por esto, todas
las constantes del PID, son previamente evaluadas (una
vez que son configuradas), para evitar que se produzca
un desborde, por lo que su rango de valores posibles est
limitado. A su vez, cada trmino del PID es analizado
para ver si existieron desbordes, corroborando los signos
entre los operandos y el resultado.
Por otro lado, cada etapa del algoritmo, tiene limitado su
valor mximo de participacin en el resultado, es decir,
poseen una saturacin prefijada, para asegurar que no se
produzca un desborde final.

65

Cuadro I
R ESULTADOS DE LA SNTESIS
LUTs

FFs

Slices

BRAMs

Clock

2705

1019

1700

>24 MHz

Correccin cruces por cero: el sistema, al tener libertad

de giro, cada vez que completa un giro, la posicin
vuelve a ser referida a cero. Por esto, es que se debi
implementar por software, un sistema que contemple esta
opcin, y filtre estas transiciones abruptas, de forma que,
el clculo derivativo no lo interprete como una accin
inesperada del sistema.
Limitacin de operacin del clculo integral: los
errores almacenados en el comienzo de la bsqueda de
un nuevo punto requerido, son mayores a los que se dan
cuando est cerca del valor solicitado. Como la porcin
integral del PID, posee una memoria, estos errores iniciales almacenados, necesitan ser contrarrestados, por lo
que producirn oscilaciones en el sistema. A fin de evitar
esto, se hizo que el clculo integral slo se aplicase si el
error actual es menor a un parmetro.
III-C2. Software de comunicacin (PC): Desde el lado
de la PC, acta un programa implementado en C++, el cual
se encarga de realizar la calibracin del PID, de forma tal
de definir las constantes del mismo. La comunicacin se
mantiene va USB. El kit de desarrollo utilizado, cuenta con un
microcontrolador, que acta como puente entre USB/RS-232,
de forma que del lado de la FPGA se vea como RS-232. De
esta forma, el microcontrolador embebido en la FPGA, utiliza
una UART RS-232 como herramienta de comunicacin, y se
puede comunicar va USB al mundo exterior.
III-D.

Calibracin PID

Todo sistema a controlar, tiene una ecuacin que lo caracteriza, a la cual el equipo a controlar tiene que adecuarse, para
as lograr la respuesta ptima. Modelizar el sistema, resulta un
trabajo generalmente tedioso, por lo que se utilizaron mtodos
genricos de calibracin, tales como Ziegler-Nichols [7] y
Harriot [8]. Estos mtodos, a travs de diversas excitaciones
que le aplican al sistema, determinan cuales son las constantes
del PID necesarias para que el sistema responda a un escaln
con una forma de onda determinada. Son de fcil aplicacin
y computacin.
En la Fig. 3, puede verse la oscilacin presentada por el
sistema cuando se lo calibr por el mtodo de Ziegler-Nichols.
IV.

R ESULTADOS OBTENIDOS

Para la sntesis se utiliz el programa XST 10.1.02 K.37,

obtenindose los resultados expuestos en el Cuadro I.
Una vez llevado a hardware, el sistema, se verific la
comunicacin entre la PC y el microcontrolador embebido,
se pudo realizar el control de posicin del motor con una
precisin del orden de la resolucin del encoder (0,25). La
respuesta del motor, puede verse representada en la Fig. 4.
La misma, es la que se obtiene con el PID calibrado por el

ngulo [ grados]

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22
20
18
16
14
12
10
8
6
4
2

V.

Oscilacin
medido
esperado

100

200 300 400 500

Tiempo [x10 msec]

600

700

ngulo [ grados]

Figura 3. Oscilacin - mtodo Ziegler-Nichols

240
220
200
180
160
140
120
100
80
60
40

Oscilacin
medido
esperado

C ONCLUSIONES

La aplicacin de la filosofa hardware and software codesign, permite hacer una reparticin de tareas para alcanzar
el punto de equilibrio en el que las dos partes poseen las
mnimas dimensiones. En este caso, se puede ver que el
hardware requerido es muy pequeo y se dedica a tareas de
tiempo real, dejando que el microcontrolador se encargue del
clculo y el mantenimiento de la comunicacin, logrando un
software embebido sencillo y dedicado a tareas especficas.
Con lo que, el microcontrolador embebido no es necesario
que este totalmente completo como el dispositivo real en el
que se bas, de forma que se implementa en hardware slo
las partes realmente necesarias del mismo.
El uso de la FPGA, permite que en versiones futuras se
agreguen o quiten dispositivos, segn la aplicacin lo requiera.
Como sera el caso de la unidad de depuracin, la cual slo
es necesaria durante las pruebas.
El estndar de interconexin WISHBONE, brinda una facilidad en el agregado de nuevos perifricos, generando un
sistema de control an ms sofisticado.
La utilizacin de las herramientas propuestas por el proyecto
FPGALibre mostr ser adecuada para este desarrollo.
R EFERENCIAS

50

100

150 200 250 300

Tiempo [x10 msec]

350

400

Figura 4. Respuesta al impulso - motor DC

mtodo de Ziegler-Nichols, el cual, de antemano predice esta

respuesta del sistema.

66

[1] Silicore and OpenCores.Org. (2010, Jun.) WISHBONE System-on-Chip

(SoC) interconnection architecture for portable IP cores. [Online]. Available: http://prdownloads.sf.net/fpgalibre/wbspec_b3-2.pdf?download
[2] T. Gingold. (2010, Jun.) A complete VHDL simulator. [Online].
Available: http://ghdl.free.fr/
[3] S. E. Tropea, D. J. Brengi, and J. P. D. Borgna, FPGAlibre: Herramientas
de software libre para diseo con FPGAs, in FPGA Based Systems. Mar
del Plata: Surlabs Project, II SPL, 2006, pp. 173180.
[4] S. E. Tropea and D. M. Caruso, Microcontrolador compatible con AVR,
interfaz de depuracin y bus wishbone, in Proceedings of the FPGA
Designer Forum 2010, Ipojuca, Brazil, 2010, pp. 16.
[5] (2010, Jun.) Open cores. [Online]. Available: http://www.opencores.org/
[6] R. A. Melo and S. E. Tropea, IP core puente USB a WISHBONE, in
XV Workshop Iberchip, vol. 2, Buenos Aires, 2009, pp. 531533.
[7] J. M. G. D. Pernia and E. Luzardo, Introduccin a los controladores pid,
Ph.D. dissertation, Facultad de Ingeniera Universidad de los Andes, 2000.
[Online]. Available: http://www.ing.ula.ve/dpernia/pdfs/introd_pid.pdf
[8] P. Harriot, Process Control. McGraw Hill, 1964.