VHDL Presentacin del lenguaje

Contenidos
q

Introduccin al lenguaje. Modelos de hardware

r

Introduccin
u u u u

Aplicacin de VHDL Rango de uso Historia del VHDL Campos de aplicacin

Conceptos bsicos
u u

Niveles de abstraccin Estilos descriptivos

Modelos de hardware

Unidades bsicas de diseo

r

Declaracin de la Entidad y arquitectura, un ejemplo de diseo en VHDL

Contenidos
q q q

Introduccin Ejemplo de diseo en VHDL Modelo de componentes en VHDL

r r

Declaracin de la Entidad Descripcin de la arquitectura

Construcciones Bsicas en VHDL

Tipos de datos, Objetos r Sentencias Secunciales y Concurrentes r Paquetes y Libreras r Atributos, Operadores
r

Resumen
3

VHDL - Una vista y campos de aplicacin

Que es hardware?

Que clase de descripcin?

Hardware Description Language (HDL) = lenguaje de programacin para modelado de hardware digital
4

VHDL - Una vista y campos de aplicacin

Aplicaciones de los HDLs (1)

VHDL - Una vista y campos de aplicacin

Aplicaciones de los HDLs (2)

Reusabilidad

VHDL - Una vista y campos de aplicacin

Rango de uso en el proceso de diseo
Especificaciones Descripcin de los requerimientos del sistema Diseo del Sistema Modelado del comportamiento Diseo lgico Modelado de la estructura Diseo del circuito Modelado automtico de la descripcin estructural del circuito Validacin Chequear la funcin a travs de la simulacin suministrando unos estmulos de entrada y chequeando 7 las respuesta esperada

VHDL - Una vista y campos de aplicacin

Diseo de Hardware. ASIC: mapeo sobre alguna tecnologa FPGA: mapeo sobre los CLB PLD: Estructuras pequeas, poco uso del VHDL Soluciones Estndares, modelos, descripcin comporamental, ... Diseo de software VHDL - C interface (herramientas especficas) Principal punto de inters (hardware/software co-diseo)

VHDL - Una vista y campos de aplicacin

Conceptos de VHDL Ejecucin de las asignaciones: Secuenciales Concurrentes

Metodologa: Abstraccin Modularidad jerarqua

Historia de VHDL
q

El Programa Very High Speed Integrated Circuit (VHSIC)

Lanzado en 1980 Gobierno Americano r El objetivo fue la de realizar un avance significativo en el diseo (Tecnologa) VLSI r Haba necesidad de la creacin de un lenguaje comn para describir hardware
r

En Diciembre 1987, VHDL es acogido como Estndar del IEEE 1076-1987 y en 1988 un ANSI En Septiembre 1993, VHDL fue restandarizado Para clarificar y mejorar el lenguaje

10

11

Abstraccin
Abstraccin es la ocultacin de detalles:
Se diferencia entre informacin esencial y no esencial

Creacin de niveles de abstraccin :

Sobre cada nivel de abstraccin solamente la informacin esencial es considerada el resto es dejada fuera

Igualdad de abstraccin:
Toda la informacin de un modelo sobre un nivel de abstraccin contiene el mismo grado de abstraccin

12

Niveles de Abstraccin en el diseo IC

13

Niveles de Abstraccin y VHDL

14

Descripcin de los niveles de abstraccin

15

Descripcin en el nivel comportamental en VHDL

o <= transport i1 + i2 * i3 after 100 ns;

16

Descripcin en el Nivel RT

17

Descripcin en el Nivel Lgico

18

Contenido de informacin de los niveles de abstraccin

19

Modularidad y Jerarqua
Permite la particin, en diferentes bloques o mdulos (diseos parciales), de sistemas complejos Restringiendo la complejidad Permitiendo o facilitando el trabajo de el equipo de diseo Facilita el estudio de diferentes alternativas de implementacin permite implementar modelos Soft para tener en cuenta el entono real de operacin.

20

Razones para usar VHDL

q

VHDL es una especificacin de lenguaje internacional estndar del IEEE (IEEE 1076-1993) para describir hardware digital usado en la industria de todo el mundo VHDL es un acrnimo de VHSIC (Very High Speed Integrated Circuit) Hardware Description Lenguage VHDL permite modelar hardware desde nivel de sistema hasta nivel de puertas VHDL suministra un mecanismo para el diseo digital y re_uso de la documentacin de los diseos
21

Beneficios Adicionales de VHDL(1)

q q q q

Permite varias metodologa de diseo Es independiente de la tecnologa Describe una ancha variedad de hardware digital Facilita la comunicacin al ser un lenguaje estndar Permite un mejor manejo de los diseos Es un lenguaje flexible

q q

22

Beneficios Adicionales de VHDL (2)

q

Cada diseo tiene:

Una interfase bien definida r Un comportamiento preciso usando : u Un algoritmo u O una descripcin estructurada
r

Modela concurrencia, timing, y clocking:

Maneja circuitos asncronos y sincronos r Los diseos pueden ser simulados
r

23

Poniendo todo junto

Package

Generics

Entity

Ports

Architectur e (Dataflow) Concurren t Statement s

Architectur e

Architectur e

(Behavioral) (Structural) Concurren Process t Statement Sequential Statements s

24

Contenidos del Modulo

q

Introduccin

q
q q q q

VHDL Diseo Ejemplo

VHDL Modelos de Hardware Basic VHDL Construcciones Ejemplos Summary

25

Ejemplo de Diseo en VHDL

q

Problema: Disear un Simple semi-sumador de un Bit con carry and enable Especificaciones
r r r r

Entradas y salidas son cada una de bit Cuando enable esta a nivel alto, result es x + y Cuando enable esta a nivel alto, carry es el carry de x + y Las salidas son cero cuando enable esta a nivel bajo

x y enable

Semi-sumador

carry result

26

Ejemplo de Diseo en VHDL

Declaracin de la Entity
q

Como primer paso, la declaracin de la entidad entity permite definir la interfaces del componente
r

Puertos de entrada y Salidas son declarados

ENTITY semi_sumador IS PORT( x, y, enable: IN BIT; carry, result: OUT BIT); END semi_sumador;

x y enable

semi sumador

carry result
27

Ejemplo de Diseo en VHDL

Especificacin Comportamental
q

Una descripcin a alto nivel puede ser usada para describir la funcin del sumador
ARCHITECTURE semi_sumador_a OF semi_sumador IS BEGIN PROCESS (x, y, enable) BEGIN IF enable = 1 THEN result <= x XOR y; carry <= x AND y; ELSE carry <= 0; result <= 0; END IF; END PROCESS; END semi_sumador_a;

El modelo puede ser simulado para verificar la correcta funcionalidad del componente
28

Ejemplo de Diseo en VHDL

Especificacin Flujo de datos
q

Un segundo mtodo es haciendo uso de las ecuaciones boleana, flujo de datos

ARCHITECTURE semi_sumador_b OF semi_sumador IS BEGIN carry <= enable AND (x AND y); result <= enable AND (x XOR y); END semi_sumador_b;

De nuevo, el modelo puede ser simulado para confirmar las ecuaciones lgicas
29

Ejemplo de Diseo en VHDL

Especificacin Estructural
q

Como tercer mtodo, una descripcin estructural puede ser creada a partir de componentes ya predefinidos x y enable carry

result

Estas puertas pueden ser extradas de una librera

30

Ejemplo de Diseo en VHDL

Especificacin Estructural (Cont.)
ARCHITECTURE semi_sumador_c OF semi_sumador IS COMPONENT and2 PORT (in0, in1 : IN BIT; out0 : OUT BIT); END COMPONENT; COMPONENT and3 PORT (in0, in1, in2 : IN BIT; out0 : OUT BIT); END COMPONENT; COMPONENT xor2 PORT (in0, in1 : IN BIT; out0 : OUT BIT); END COMPONENT; FOR ALL : and2 USE ENTITY gate_lib.and2_Nty(and2_a); FOR ALL : and3 USE ENTITY gate_lib.and3_Nty(and3_a); FOR ALL : xor2 USE ENTITY gate_lib.xor2_Nty(xor2_a); -- La descripcin sigue en la siguiente transparencia
31

Ejemplo de Diseo en VHDL

Especificacin Estructural (cont.)

-SIGNAL xor_res : BIT; -- Seal interna -- Notar que las otras seales ya estn declaradas en la --- entidad BEGIN A0 : and2 PORT MAP (enable, xor_res, result); A1 : and3 PORT MAP (x, y, enable, carry); X0 : xor2 PORT MAP (x, y, xor_res); END semi_sumador_c;

32

Contenidos del Modulo

q q

Introduccin Ejemplo de diseo en VHDL Modelo de componentes en VHDL

r r

Declaraciones de la entidad Descripciones de la arquitectura

q q q

Construcciones Bsicas en VHDL Ejemplos Resumen

33

Modelos de componentes en VHDL (1)

q

Una descripcin completa de un componente en VHDL requiere de una entity y una architecture
La entity define la interface del componente r La architecture define a la funcin del componente
r

Varias arquitecturas alternativas pueden ser desarrollada para el uso con una misma entidad Existen dos formas bsica para describir un componente en VHDL:
Descripcin estructural r Descripcin comportamental
r

34

Modelos de componentes en VHDL (2)

q

Cdigo Fuente, Fichero de Texto (ej., midiseo.vhd)

declaracin library declaracin entity

definicin architecture

35

Declaracin de la Entidad

Sintaxis:

entity entity-name is port ( signal-name: modo signal-type; ... signal-name: modo signal-type); end entity-name;

Modos: in

out inout buffer

Ojo al final no punto y coma

Hecho ya o definidos por el usuario

36

Declaracin de la Entidad (ejemplo)

q

El propsito principal de una entidad es la declarar las seales en la interfase del componente
Las seales de la interfase son listadas en la clusula PORT u Segn esto la entidad es el equivalente a el smbolo de un componente en un esquemtico r Las dems clusulas en la entidad sern introducidas mas tarde
r

x y enable

Semi Sumad.

carry result
ENTITY half_adder IS GENERIC(prop_delay : TIME := 10 ns); PORT( x, y, enable : IN BIT; carry, result : OUT BIT); END half_adder;
37

Definicin de la Arquitectura
q

La unidad fundamental para describir el comportamiento de un componente es el proceso

r

Los procesos pueden ser definidos explcita o implcitamente dentro de una arquitectura
Syntax:
Process-Name: process (sensitivity-list) begin statements end process;

El mecanismo primario de comunicacin en los procesos son las seales

la ejecucin de los procesos programan nuevos valores de las seales los cuales son accesibles a otros procesos r Similarmente, una seal puede ser accedida por otro proceso en otra arquitectura a travs de los puertos de la entidad asociada
r
38

Definicin de la Arquitectura
q

Una descripcin completa de un componente en VHDL requiere de una entity y una architecture
r La r La

entity define la interface del componente architecture define a la funcin del componente
Suma: Suma: PROCESS( A, B, Cin) PROCESS( A, B, Cin) BEGIN BEGIN Sum <= A XOR B XOR Cin; Sum <= A XOR B XOR Cin; END PROCESS Suma; END PROCESS Suma; Acarreo: Acarreo: PROCESS( A, B, Cin) PROCESS( A, B, Cin) BEGIN BEGIN Cout <= (A AND B) OR Cout <= (A AND B) OR (A AND Cin) OR (A AND Cin) OR (B AND Cin); (B AND Cin); END PROCESS Acarreo; END PROCESS Acarreo;

Componente
A Sum B Cout Cin

39

Puertos del componente

Port clusula PORT declara las seales de interfase de los objetos con el mundo exterior Partes de la clusula PORT
nombre_seal PORT (nombre_seal : modo tipo_dato); PORT (nombre_seal : modo tipo_dato); r Modo r Tipo_dato
r

Ejemplo PORT :
PORT ( input : IN BIT_VECTOR(3 DOWNTO 0); PORT ( input : IN BIT_VECTOR(3 DOWNTO 0); ready, output : OUT BIT ); ready, output : OUT BIT );
r

Notar que puertos del mismo modo y tipo deben ser declarado en la misma lnea
40

Puertos del componente

Port clusula (cont.) El modo del puerto describe la direccin en la cual viajan los datos con respecto al componente 5 modos hay disponible:
In - los datos entran en el puerto, y solamente pueden ser ledos r Out - Los datos salen del puerto r Buffer los datos salen del puerto pero estos pueden ser ledos desde la propia entidad r Inout - Los datos pueden viajar en cualquier direccin
r

41

Puertos del componente

Port clusula (cont.)

in: Los valores de las seales son de lectura out: Los valores de las seales son de escritura por mltiples drivers buffer: comparable a out pero de escritura/lectura inout: puerto bi-direccional

42

Parmetros del componente

Clusula Generic
q q

Generics puede se usado para legibilidad, mantenimiento y configuracin Sintaxis de la declaracin generic :
r

Si el valor opcional por defecto no es explicitado en la GENERIC (generic_name : type [:= default_value]); declaracin, este tiene que estar presente cuando el GENERIC (generic_name : type [:= default_value]); componente sea usado (por ejemplo en la instanciacin del mismo)

Ejemplo de genrico:
El parmetro genrico Mi_ID,con valor por defecto 37, puede ser referenciado en alguna arquitectura de la entidad GENERIC (Mi_ID : INTEGER := 37); GENERIC (Mi_ID : INTEGER := 37); r El valor de defecto puede ser cambiado en la instanciacin
r

43

Cuerpo de la Arquitectura
q q

Describe La funcionalidad del componente Posee dos partes :

Parte declarativa -- Incluye todas las declaraciones necesaria u Declaracin de tipos, seales, componentes y subprogramas r Parte sentencias -- incluye sentencia que describen organizacin y/o funcionalidad del componente u Tales como: Asignacin concurrente de seales, procesos componentes instanciacin
r
ARCHITECTURE half_adder_d OF half_adder IS SIGNAL xor_res : BIT; --Parte declarativa de la arquitectura BEGIN -- Parte de sentencias de la arquitectura carry <= enable AND (x AND y); result <= enable AND xor_res; xor_res <= x XOR y; END half_adder_d;
44

Estilos. Descripcin Estructural

q

Componentes pre-definidos de VHDL son instanciados y conectados juntos Descripcin estructural puede conectar puertas simple y/o componentes complejos VHDL suministra los mecanismos para hacer una descripcin jerrquica VHDL suministra los mecanismos para describir estructuras repetitivas fcilmente

Sumador completo: 2 semi_sum + una puerta OR

45

Estilos. Descripcin Comportamental

q

VHDL suministra dos estilos para describir el comportamiento de un componente

Flujo de datos: basado en sentencias de asignacin concurrentes de seales r Comportamental: el Proceso es usados para describir comportamientos mediante algoritmo lenguaje a muy alto nivel u ejemplos variables, sentencias loops, if-then-else
r

Un Modelo comportamental puede suministrar un pequeo parecido a la implementacin del sistema

r

No necesariamente implica estructura Input

Descripcin Comportamental

Output
46

Ciclo de Simulacin
q

VHDL usa el siguiente ciclo de simulacin para modelar los estmulos y respuesta natural del Hardware digital

Start Simulacin Start Simulacin Delay

Actualizacin Actualizacin de seales de seales

Ejecuta los Procesos Ejecuta los Procesos

Fin de la Simulacin Fin de la Simulaci

47

Contenidos del Modulo

q q q

Introduccin Ejemplo de diseo en VHDL Modelo de componentes en VHDL

r r

Declaracin de la Entidad Descripcin de la arquitectura

Construcciones Bsicas en VHDL

Tipos de datos, Objetos r Sentencias Secunciales y Concurrentes r Paquetes y Libreras r Atributos, Operadores
r

Resumen
48

Tipos de Datos
q

Todas las declaraciones de VHDL, ports, signals, y variables deben especificar su correspondiente tipo o subtipo Types Access Composite Array Scalar Record

Integer

Real

Enumerated

Physical
49

Tipos de Datos
Declaracin Sintaxis de declaracin
TYPE nombre IS <definicin del tipo> ; TYPE nombre IS <definicin del tipo> ; q

Ejemplos
r

definicin
Type DiasMes is range 1 to 31; Type DiasMes is range 1 to 31; Type PuntosCardinales is (norte, sur este, oeste); Type PuntosCardinales is (norte, sur este, oeste);

uso
Constant DiasEnero: DiasMes:=31; Constant DiasEnero: DiasMes:=31; Variable Diahoy: DiasMes; Variable Diahoy: DiasMes; Signal Direccin: PuntosCardinales; Signal Direccin: PuntosCardinales; Port (Entrada: in PuntosCardinales; Port (Entrada: in PuntosCardinales; Salida : in Puntoscardinales); Salida : in Puntoscardinales);
50

Tipos de Datos en VHDL

Tipos Escalar
q

Enteros
Rango: - 2,147,483,647 a 2,147,483,647 r Ejemplo de asignacin a una variable del tipo entero:
r

ARCHITECTURE test_int OF test IS ARCHITECTURE test_int OF test IS BEGIN BEGIN PROCESS (X) PROCESS (X) VARIABLE a: INTEGER; VARIABLE a: INTEGER; BEGIN BEGIN a := 1; -- OK a := 1; -- OK a := -1; -- OK a := -1; -- OK a := 1.0; -- ilegal a := 1.0; -- ilegal END PROCESS; END PROCESS; END test_int; END test_int;
51

Tipos de Datos en VHDL

Tipos Escalar (Cont.)
q

Reales
Rango: -1.0E38 a 1.0E38 r Ejemplo de asignacin a una variable del tipo real :
r

ARCHITECTURE test_real OF test IS ARCHITECTURE test_real OF test IS BEGIN BEGIN PROCESS (X) PROCESS (X) VARIABLE a: REAL; VARIABLE a: REAL; BEGIN BEGIN a := 1.3; -- OK a := 1.3; -- OK a := -7.5; -- OK a := -7.5; -- OK a := 1; -- illegal a := 1; -- illegal a := 1.7E13; -- OK a := 1.7E13; -- OK a := 5.3 ns; -- illegal a := 5.3 ns; -- illegal END PROCESS; END PROCESS; END test_real; END test_real;

52

Tipos de Datos en VHDL

Tipos Escalar (Cont.)
q

Enumerados
El usuario define la lista de posibles valores de dicho tipo r Ejemplo declaracin y uso de un tipo enumerado :
r

TYPE binary IS ( ON, OFF ); TYPE binary IS ( ON, OFF ); --... ms declaraciones ... --... ms declaraciones ... ARCHITECTURE test_enum OF test IS ARCHITECTURE test_enum OF test IS BEGIN BEGIN PROCESS (X) PROCESS (X) VARIABLE a: binary; VARIABLE a: binary; BEGIN BEGIN a := ON; -- OK a := ON; -- OK ... Ms declaraciones ... ... Ms declaraciones ... a := OFF; -- OK a := OFF; -- OK ... Ms declaraciones ... ... Ms declaraciones ... END PROCESS; END PROCESS; END test_enum; END test_enum;
53

Tipos de Datos en VHDL

Tipos Escalar (Cont.) Fsicos
Requiere de sus unidades asociadas r El Rango debe ser especificado r Ejemplo de una declaracin del tipo fsico:
r

TYPE resistance IS RANGE 0 TO 10000000 TYPE resistance IS RANGE 0 TO 10000000 UNITS UNITS ohm; -- ohm ohm; -- ohm Kohm = 1000 ohm; -- i.e. 1 K Kohm = 1000 ohm; -- i.e. 1 K Mohm = 1000 kohm; -- i.e. 1 M Mohm = 1000 kohm; -- i.e. 1 M END UNITS; END UNITS;
r

Time es el nico tipo fsico predefinido en VHDL

54

Tipos de Datos en VHDL

Tipos Compuestos
q

Array
Son usados para agrupar elementos de un mismo tipo en un objeto de VHDL r El Rango puede estar sin restringir en la declaracin u Pero debera ser restringido cuando es usado r Ejemplo para un array unidimencional (vector):
r

TYPE data_bus IS ARRAY(0 TO 31) OF BIT; TYPE data_bus IS ARRAY(0 TO 31) OF BIT;

0 ... indices de elem... 31 0 ...valores del array... 1

VARIABLE X : data_bus; VARIABLE X : data_bus; VARIABLE Y : BIT; VARIABLE Y : BIT; Y := X(12); -- Y toma el valor del elemento cuyo Y := X(12); -- Y toma el valor del elemento cuyo indice es 12 indice es 12

55

Tipos de Datos en VHDL

Tipos compuestos (Cont.)
q

Ejemplo usando DOWNTO :

TYPE reg_type IS ARRAY(15 DOWNTO 0) OF BIT; TYPE reg_type IS ARRAY(15 DOWNTO 0) OF BIT;

15... indices elementos... 0 0 ...valores del vector.. 1

VARIABLE X : reg_type; VARIABLE X : reg_type; VARIABLE Y : BIT; VARIABLE Y : BIT; Y := X(4); Y := X(4); q

DOWNTO palabra es usada si el ndice mas significativo es el de la izquierda

56

Tipos de Datos en VHDL

Tipos compuestos (Cont.)
q

Records (registros)
Son usados para agrupar elementos de posiblemente distintos tipos en un objeto de VHDL r Los Elementos son indexados va nombre y campo r Ejemplo de registro o record:
r

TYPE binary IS ( ON, OFF ); TYPE binary IS ( ON, OFF ); TYPE switch_info IS TYPE switch_info IS RECORD RECORD status : BINARY; status : BINARY; IDnumber : INTEGER; IDnumber : INTEGER; END RECORD; END RECORD; VARIABLE switch : switch_info; VARIABLE switch : switch_info; switch.status := ON; -- Estado del switch switch.status := ON; -- Estado del switch switch.IDnumber := 30; -- n de identificacin del switch.IDnumber := 30; -- n de identificacin del
57

Tipos de Datos en VHDL

Subtipos Subtype
Permite definir un subconjunto de algn tipo r Puede incluir el rango entero del tipo base r Asignaciones fuera del rango del subtipo son ilegales u Error en tiempo de ejecucin r Sintaxis de la declaracin de Subtype:
r

SUBTYPE nombre IS type_base RANGE <rango>; SUBTYPE nombre IS type_base RANGE <rango>;
r

Ejemplo Subtype :
SUBTYPE primeros_diez IS INTEGER RANGE 0 TO 9; SUBTYPE primeros_diez IS INTEGER RANGE 0 TO 9;

58

Tipos de Datos en VHDL

q

Useful Built-in Types

u u

integer: defined as in other languages, though its width is inferred boolean: as in other languages

signal signal-name: boolean := true; signal int-name: integer range start to end;

59

Tipos de Datos en VHDL

q

IEEE Defined Types:

std_logic used to define signals in hardware u std_logic_vector used to define buses (collection of multiple signals)
u

std_logic std_logic_vector
signal signal-name: std_logic; signal bus-name: std_logic_vector (start to end); signal bus-name: std_logic_vector (start downto end);

60

Tipos de Datos en VHDL

Resumen Todas las declaraciones de VHDL puertos, seales, y variables tienen que llevar su tipo o subtipos Tipos de datos en VHDL son :
Access -- Punteros para reserva de memoria dinmica r Escalar -- Enteros, Reales, Enumerados, y fsicos r Compuestos -- Array (vectores), y registros
r

q q

Un conjunto de tipos de datos estn definidos en VHDL

r

El usuario puede definir tambin sus propios tipos y subtipos

61

Objetos en VHDL
q

Existen cuatros tipos de objetos en VHDL

Constantes r Variables r Seales r Ficheros
r

Reglas de visibilidad:
r

Los objetos declarados u en un paquete estn disponibles para toda la descripcin VHDL que usa el paquete u en una entidad estn disponibles para todas las arquitectura asociadas con la entidad u en una arquitectura estn disponibles para todas las construcciones en la arquitectura u en a proceso estn disponibles solamente dentro del proceso

62

Objetos en VHDL
Constantes Nombres asignados a un valor especifico de un tipo Permite una actualizacin fcil y legibilidad La declaracin de una constante puede omitir el valor de forma que sea aplazado su asignacin Facilita la reconfiguracin Sintaxis de la declaracin :
CONSTANT nombre_constante : type_name [:= valor]; CONSTANT nombre_constante : type_name [:= valor]; q

q q q q q

Declaracin ejemplos :
CONSTANT PI : REAL := 3.14; CONSTANT PI : REAL := 3.14; CONSTANT velocidad : INTEGER; CONSTANT velocidad : INTEGER;
63

Objetos en VHDL
Variables
q

Suministra un mecanismo para almacenamiento local

r

Ejemplo contadores, valores intermedios VHDL 93 proporciona variables globales,

Su ubicacin est en el proceso

r

Todas las asignaciones de las variables tienen lugar inmediatamente

r

No tiene delta delay o retardos de usuario.

Sintaxis Declaracin :
VARIABLE variable_name : type_name [:= value]; VARIABLE variable_name : type_name [:= value];

Ejemplos de Declaracin :
VARIABLE opcode : BIT_VECTOR(3 DOWNTO 0) := "0000"; VARIABLE opcode : BIT_VECTOR(3 DOWNTO 0) := "0000"; VARIABLE freq : INTEGER; VARIABLE freq : INTEGER;
64

Objetos en VHDL
Seales
q q

Usadas para la comunicacin entre componentes de VHDL Realmente, las seales fsica en un sistema a menudo son mapeadas en seales de VHDL TODAS las asignaciones de seales en VHDL requiere un delta ciclo o un delay especificado por el usuario antes de tomar su nuevo valor

65

Objetos en VHDL
Seales (cont.)

Sintaxis de la declaracin :
SIGNAL signal_name : type_name [:= value]; SIGNAL signal_name : type_name [:= value];

Ejemplo declaracin y asignacin:

SIGNAL brdy : BIT; SIGNAL brdy : BIT; brdy <= '0' AFTER 5ns, '1' AFTER 10ns; brdy <= '0' AFTER 5ns, '1' AFTER 10ns;

66

Seales y Variables
q

Este ejemplo resalta las diferencias entre seales y variables

ARCHITECTURE test2 OF mux IS ARCHITECTURE test2 OF mux IS SIGNAL y : BIT := '0'; SIGNAL y : BIT := '0'; BEGIN BEGIN PROCESS (in_sig, y) PROCESS (in_sig, y) VARIABLE x : BIT := '1'; VARIABLE x : BIT := '1'; BEGIN BEGIN x := in_sig XOR y; x := in_sig XOR y; y <= in_sig XOR x; y <= in_sig XOR x; END PROCESS; END PROCESS; END test2; END test2;

ARCHITECTURE test1 OF mux IS ARCHITECTURE test1 OF mux IS SIGNAL x : BIT := '1'; SIGNAL x : BIT := '1'; SIGNAL y : BIT := '0'; SIGNAL y : BIT := '0'; BEGIN BEGIN PROCESS (in_sig, x, y) PROCESS (in_sig, x, y) BEGIN BEGIN x <= in_sig XOR y; x <= in_sig XOR y; y <= in_sig XOR x; y <= in_sig XOR x; END PROCESS; END PROCESS; END test1; END test1; q

Asumiendo una transicin de 1 a 0 sobre la seal in_sig, Cuales son los resultados para y en ambos casos?

67

Objetos en VHDL
Seales frente a variables La clave entre variables y seales es tiempo de retardo en la asignacin
ARCHITECTURE sig_ex OF test IS ARCHITECTURE sig_ex OF test IS PROCESS (a, b, c, out_1) PROCESS (a, b, c, out_1) BEGIN BEGIN out_1 <= a NAND b; out_1 <= a NAND b; out_2 <= out_1 XOR c; out_2 <= out_1 XOR c; END PROCESS; END PROCESS; END sig_ex; END sig_ex; Time 0 1 1+d 1+2d a 0 1 1 1 b 1 1 1 1 c 1 1 1 1 out_1 1 1 0 0 out_2 0 0 0 1
68

Objetos en VHDL
Seales frente a variables(Cont.)
ARCHITECTURE var_ex OF test IS ARCHITECTURE var_ex OF test IS BEGIN BEGIN PROCESS (a, b, c) PROCESS (a, b, c) VARIABLE out_3 : BIT; VARIABLE out_3 : BIT; BEGIN BEGIN out_3 := a NAND b; out_3 := a NAND b; out_4 <= out_3 XOR c; out_4 <= out_3 XOR c; END PROCESS; END PROCESS; END var_ex; END var_ex; Time 0 1 1+d a 0 1 1 b 1 1 1 c 1 1 1 out_3 1 0 0 out_4 0 0 1
69

Objetos en VHDL
Ficheros
q

Files suministra una forma de comunicacin entre el diseo en VHDL y el servidor o PC La declaracin hace que un fichero est disponible en el diseo Los ficheros pueden ser abiertos para escritura o lectura El Paquete STANDARD define las rutinas bsicas I/O para trabajar con ficheros El Paquete TEXTIO define rutinas para manejar ficheros de texto

70

Secuencial frente a concurrente

VHDL es inherentemente un lenguaje concurrente

Todos los procesos VHDL son ejecutados concurrentemente r Las asignaciones Concurrentes de seales son procesos
r

Las declaraciones en VHDL que se ejecutan secuencial mente estn dentro de un proceso process

71

Sentencias Concurrentes
q q

La unidad bsica de concurrencia es el proceso Mecanismos para alcanzar concurrencia:

Los procesos se comunican con otro a travs de las seales r La asignacin de seales requiere retardo antes de que su nuevo valor sea asumido r El tiempo de simulacin avanza cuando todos los procesos activos sean completados
r

Las construcciones concurrentes en VHDL son:

r

Bloque, proceso, assert, asignacin de seales, Llamadas a procedimientos, instanciacin de componentes

72

Sentencias Concurrentes
q

Las sentencias concurrentes son ejecutadas al mismo tiempo independientemente del orden en el que aparezcan

73

Sentencias Concurrentes
Asignacin condicional de seales SEAL <= VALOR; SEAL <= VALOR _1 when CONDICION_1 else VALOR _2 when CONDICION_2 else ... VALOR _n;

q q q q q

CONDICION Es una expresin boleana Equivalente a la construccin if ..., elsif ..., else

74

Sentencias Concurrentes
Asignacin condicional de seales : Ejemplo
entity condi_asig is port (A, B, C, X : in bit_vector (3 downto 0); Z_CONC : out bit_vector (3 downto 0); Z_SEQ : out bit_vector (3 downto 0)); end condil_asig; architecture Ejemplo of condi_asig is begin -- versin Concurrente Z_CONC <= B when X = "1111" else C when X > "1000" else A; end Ejemplo; Vesin secuencial process (A, B, C, X) begin if (X = "1111") then Z_SEQ <= B elsif (X > "1000") then Z_SEQ <= C; else Z_SEQ <= A; end if; end process;
75

Sentencias Concurrentes
Asignacin de seal con seleccin
q q q q q q

with EXPRESION select SIGNAL<= VALOR_1 when ELECCION_1, VALOR _2 when ELECCION _2 | ELECCION _3, VALOR _3 when ELECCION _4 to ELECCION _5, VALOR _n when others;

Las ELECIONES no se deben solapar Todas las elecciones deben ser cubiertas Valores simples, rango de Valores
operaciones lgicas ("|" significa "or") "when others" cubre las restantes opciones

Equivalente a la construccin case ..., when ...

76

Sentencias Concurrentes
Asignacin de seal con seleccin Ejemplo

-- Versin secuencial -- Version Concurrente with X select Z_CONC <= A when 0, B when 7 | 9, C when 1 to 5, 0 when others; process (A, B, C, X) begin case X is when 0 when 7 | 9 => Z_SEQ <= A; => Z_SEQ <= B;

when 1 to 5 => Z_SEQ <= C; when others => Z_SEQ <= 0; end process;
77

Sentencias Concurrentes
Resumen La asignacin concurrente describe funcionalidad de multiplexores
Asignacin condicional: Las decisiones son basadas sobre varias seales r Asignacin con seleccin: Las decisiones son basadas envalores de una simple seal
r

Equivalencias
Asignacin condicional <=> if ..., elsif ..., else ..., end if r Asignacin con seleccin <=> case ..., when ..., end case
r

78

Sentencias Secuenciales
q q

Todas las declaraciones que estn dentro de un process se ejecutan secuencialmente Son ejecutadas de acuerdo al orden en el que aparezcan tal como los lenguajes de programacin
ARCHITECTURE secuencial OF test_mux IS ARCHITECTURE secuencial OF test_mux IS BEGIN BEGIN select_proc : PROCESS (x,y) select_proc : PROCESS (x,y) BEGIN BEGIN IF (select_sig = '0') THEN IF (select_sig = '0') THEN z <= x; z <= x; ELSIF (select_sig = '1') THEN ELSIF (select_sig = '1') THEN z <= y; z <= y; ELSE ELSE z <= "XXXX"; z <= "XXXX"; END IF; END IF; END PROCESS select_proc; END PROCESS select_proc; END sequential; END sequential;
79

Sent. Secuen_1

Sent. Secuen_2

Sent. Secuen_3

Sentencias Secuenciales
Sentencia IF
if CONDICION then if CONDICION then if CONDICION then -- Decla. secuenciales end if; -- Decla. secuenciales Else -- Decla. secuenciales end if; -- Decla. secuenciales elsif CONDICION then -- Decla. secuenciales else -- Decla. secuenciales
q

CONDICION es una expresin boleana

end if;

La clusula elsif
r

Es opcional e impone prioridad Opcional y es ejecutado si todas las condiciones son falsas
80

La clusula else
r

Sentencias Secuenciales Ejemplos

-- Ejemplo1 process (A, B, C, X) begin Z <= A; if (X = "1111") then Z <= B; elsif (X > "1000") then Z <= C; end if; end process; end EXAMPLE1; --Ejemplo 2 process (A, B, C, X) begin if (X = "1111") then Z <= B; elsif (X > "1000") then Z <= C; else Z <= a; end if; end process;

81

Sentencias Secuenciales
Sentencia Case
case EXPRESION is when VALOR_1 => -- Decla Secuenciales when VALOR _2 | VALOR _3 => -- Decla Secuenciales when VALOR _4 to VALOR _N => -- Decla Secuenciales when others => -- Decla Secuenciales end case ;
82

Las opciones no deben solaparse Todas las opciones deben ser cubiertas Valores, simples o rango ("|" significa "or") "when others" Cubre el resto opciones

Sentencias Secuenciales
sentencia case ejemplo

process (A, B, C, X) begin case X is when 0 => when 7 | 9 => when 1 to 5 => when others => end case; end process;

Z <= A; Z <= B; Z <= C; Z <= 0;

83

Sentencias Secuenciales
sentencia For loops
entity FOR_LOOP is port (A : in integer range 0 to 3; architecture Ejemplo of FOR_LOOP is begin process (A) begin Z <= "0000"; -- Asigna. por defecto for I in 0 to 3 loop if (A = I) then Z(I) <= `1`; end if; end loop; end process; end Ejemplo;
84

Z : out bit_vector (3 downto 0)); end FOR_LOOP;

El parmetro del Loop esta declarado implcitamente No puede ser declarado externamente Su acceso es solo de lectura Recorre todos los valores dentro del rango especificado Enteros enumerados

Sentencias Secuenciales
sentencia sintaxis Loop [LOOP_etiqueta :]for INTIFICADOR in RANGO_DISCRE loop -- Declaraciones Secuen. end loop [LOOP_LABEL]; [LOOP_ etiqueta :] while CONDICION loop -- Declaraciones Secuen. end loop [LOOP_ etiqueta ];
Etiqueta opcional pero facilita la legibilidad FOR loop identificador , no es declarado, Solo lectura, Solo visible dentro el loop Sntesis: Loop for debe tener rango fijo y - 'while' usualmente no es sintetizable
85

Sentencias Secuenciales loop ejemplos 1

entity CONV_INT is port (VECTOR: in bit_vector(7 downto 0); RESULT: out integer); end CONV_INT; process(VECTOR) variable TMP: integer; begin TMP := 0; for I in 7 downto 0 loop architecture A of CONV_INT is Begin if (VECTOR(I)='1') then TMP := TMP + 2**I; end if; end A; end loop; RESULT <= TMP; end process;
86

Sentencias Secuenciales loop ejemplos 2

entity CONV_INT is port (VECTOR: in bit_vector(7 downto 0); RESULT: out integer); end CONV_INT; process(VECTOR) variable TMP: integer; begin TMP := 0; for I in VECTOR'range loop architecture B of CONV_INT is Begin if (VECTOR(I)='1') then TMP := TMP + 2**I; end if; end B; end loop; RESULT <= TMP; end process;
87

Sentencias Secuenciales loop ejemplos 3

entity CONV_INT is port (VECTOR: in bit_vector(7 downto 0); RESULT: out integer); end CONV_INT; process(VECTOR) variable I, TMP: integer; begin TMP := 0; I := VECTOR'high; while (I >= VECTOR'low) loop architecture C of CONV_INT is Begin if (VECTOR(I)='1') then TMP := TMP + 2**I; end if; end C; I := I - 1; end loop; RESULT <= TMP; end process;
88

Sentencias Secuenciales Sentencia wait

'wait' La declaracin para la ejecucin del proceso El proceso continuar cuando la instruccin se cumpla Tipos diferentes de wait: wait Por un tiempo especfico wait Por un evento de una seal wait Por que una condicin sea Cierta (requires an event) Wait Until Condicin Wait for Tiempo especifico Wait on Lista de seales

Si est indefinido el proceso nunca se reactivar Wait: La declaracin no puede ser usada con la lista de sensibilidad en el proceso
89

Sentencias Secuenciales Sentencia wait ejemplo

entity FF is port (D, CLK : in bit; Q end FF; architecture BEH_1 of FF is Begin : out bit); process begin wait on CLK; if (CLK = '1') then Q <= D; end BEH_1; end if; end process;
90

Sentencias Secuenciales Sentencia wait ejemplo

entity FF is port (D, CLK : in bit; Q end FF; architecture BEH_2 of FF is Begin process begin wait until CLK=`1`; end BEH_2; Q <= D; end process;
91

: out bit);

Sentencias Secuenciales Sentencia wait ejemplo

STIMULUS: process begin SEL <= `0`;

BUS_B <= "0000"; BUS_A <= "1111"; wait for 10 ns; SEL <= `1`; wait for 10 ns; SEL <= `0`; wait for 10 ns; wait; end process STIMULUS;
92

Sentencias Secuenciales Sentencia wait y modelado de comportamiento

El comportamiento temporal puede trasladarse directamente a VHDL

wait until CPU_DATA_VALID = `1`; CPU_DATA_READ <= `1`; READ_CPU : process Begin wait for 20 ns; LOCAL_BUFFER <= CPU_DATA; wait for 10 ns; end process READ_CPU; CPU_DATA_READ <= `0`;
93

Sentencias Secuenciales Variables

Las Variables estn disponibles en los procesos solamente Declaradas en la parte declarativa y Visibles solo en el proceso Asignacin inmediata y Mantiene el ultimo valor Asignaciones posibles (Los tipos deben coincidir) Seal a variable variable a seal
M := A; process (A, B, C) variable M, N : integer range 0 to 7; Begin M := C; end process; Y <= M + N;
94

N := B; Z <= M + N;

Sentencias Secuenciales Seales frente a Variables

Los Valores de las Seales son asignados despus de la ejecucin La ltima asignacin es realizada M<= A es sobre escrita por M <= C;
process (A, B, C) variable M, N : integer; begin M := A; N := B; Z <= M + N; M := C; Y <= M + N; end process; signal A, B, C, Y, Z, M,N : integer; process (A, B, C, M, N) begin M <= A; N <= B; Z <= M + N; M <= C; Y <= M + N; end process;
95

Sentencias Secuenciales Uso de las Variables

Para resultados intermedios en la implementacin de algoritmos Asignacin de seal a variable Ejecucin del algoritmo Asignacin de Variable a seal Variables almacena su valor hasta la prxima llamada del proceso

96

Paquetes y Libreras
q

Las Construcciones de usuario dentro de arquitecturas y entidades no son visibles en otros componentes de VHDL
r

El marco o mbito de subprogramas, definiciones de los usuarios: tipos de datos, constantes y seales estn limitados a los componentes de VHDL en los cuales se han hecho

Los Paquetes y libreras suministran un mecanismo para poder re-usar construcciones ya hechas r Cosas declaradas en paquetes pueden ser usadas (incluidas) en otros componentes de VHDL
r

97

Paquetes
q

Los Paquetes tienen dos partes

r r

Declaracin del Paquete Contiene las declaraciones de los objetos definidos en el paquete Cuerpo del Paquete Contiene las definiciones necesarias para ciertos objetos definidos en la declaracin del paquete u Ejemplo descripcin de un subprograma Declaraciones Bsicas u Tipos, subtipos u Constantes u Subprogramas u Clusula Use

Ejemplos de cosas en VHDL incluidos en un Paquete :

r

r r r

Declaracin de seales Declaracin de atributos Declaracin de componentes

98

Paquetes
Declaracin
Ejemplo e la declaracin de un Paquete:

PACKAGE mi_material IS PACKAGE mi_material IS TYPE binary IS ( ON, OFF ); TYPE binary IS ( ON, OFF ); CONSTANT PI : REAL := 3.14; CONSTANT PI : REAL := 3.14; CONSTANT My_ID : INTEGER; CONSTANT My_ID : INTEGER; PROCEDURE add_bits3(SIGNAL a, b, en : IN BIT; PROCEDURE add_bits3(SIGNAL a, b, en : IN BIT; SIGNAL temp_result, temp_carry : OUT BIT); SIGNAL temp_result, temp_carry : OUT BIT); END mi_material; END mi_material;
q

Notar que algunas cosas solo requieren declaracin mientras otras necesitan informacin adicional detallada en el cuerpo
r r

Par definicin de tipos y subtipos, La declaracin es suficiente Los subprogramas requiere declaracin y descripcin

99

Paquetes
Paquete Cuerpo (Body)
q

Incluye la informacin necesaria (Descripcin Funcional) para los objetos declarados en la declaracin del paquete he
r

Ejemplo Descripcin de subprogramas, asignacin de constantes

PACKAGE BODY mi_material IS PACKAGE BODY mi_material IS CONSTANT My_ID : INTEGER := 2; CONSTANT My_ID : INTEGER := 2; PROCEDURE add_bits3(SIGNAL a, b, en : IN BIT; PROCEDURE add_bits3(SIGNAL a, b, en : IN BIT; SIGNAL temp_result, temp_carry : OUT BIT) IS SIGNAL temp_result, temp_carry : OUT BIT) IS BEGIN -- this function can return a carry BEGIN -- this function can return a carry temp_result <= (a XOR b) AND en; temp_result <= (a XOR b) AND en; temp_carry <= a AND b AND en; temp_carry <= a AND b AND en; END add_bits3; END add_bits3; END mi_material; END mi_material;
100

Paquetes
Clusula Use
q

Los Paquetes tienen que ser hechos visibles antes de que su contenidos puedan ser usados
r

La Clusula USE hace el que el paquete sea visible para las entidades, arquitecturas, y otros paquetes

--Usa solamente las declaraciones binary y --add_bits3 USE mi_material.binary, mi_material.add_bits3; ... ENTITY declaracin... ... ARCHITECTURE declaracin... --Usa todas las declaraciones en paquete mi_material USE mi_material.ALL; ... ENTITY declaracin... ... ARCHITECTURE declaracin...
101

Libreras
q

Son Anlogas a los directorios de ficheros

r

Una librera de VHDL contiene (analizado o compilado) entidades, arquitecturas, y paquetes

q q

Facilita la administracin y revisin Las libreras se acceden va un nombre lgico asignado

r r r

La unidad del diseo actual es compilado dentro la librera Work Ambas libreras Work y STD estn siempre visibles Existen muchas mas libreras suministradas por el vendedor del simulador de VHDL u Ejemplo privadas y estndar (IEEE).

Library IEEE; all; use IEEE.STD_Logic_1164.all all all; use ieee.std_logic_arith.all all all; use ieee.std_logic_unsigned.all all library LPM; ALL; use LPM.lpm_components.ALL ALL
102

Atributos
q

Los atributos dan informacin acerca de ciertas cosas en VHDL

r

Ejemplo. types, subtypes, procedures, functions, signals, variables, constants, entities, architectures, configurations, packages, components Sintaxis General :

nombre'atributo_identicador nombre'atributo_identicador
q

VHDL Tiene deferentes ya predefinidos:

r r r r

X'EVENT -- TRUE Cuando hay un evento sobre la Seal X X'LAST_VALUE retorna el valor previo de la seal X Y'HIGH retorna el valor ms alto del rango de Y X'STABLE(t) -- TRUE Cuando no ocurren eventos sobre la seal X en el tiempo pasado t

103

Atributos
Register Example
q q

The following example shows how attributes can be used to make an 8-bit register Especificaciones :
Triggers on rising clock edge r Latches only on enable high r Has a data setup time of x_setup r Has propagation delay of prop_delay
r

ENTITY 8_bit_reg IS GENERIC (x_setup, prop_delay : TIME); PORT(enable, clk : IN qsim_state; a : IN qsim_state_vector(7 DOWNTO 0); b : OUT qsim_state_vector(7 DOWNTO 0)); END 8_bit_reg; q

qsim_state type is being used - includes logic values 0, 1, X, and Z

104

Atributos
Register Example (Cont.)
q q

The following architecture is a first attempt at the register The use of 'STABLE is to used to detect setup violations in the data input
ARCHITECTURE first_attempt OF 8_bit_reg IS BEGIN PROCESS (clk) BEGIN IF (enable = '1') AND a'STABLE(x_setup) AND (clk = '1') THEN b <= a AFTER prop_delay; END IF; END PROCESS; END first_attempt;

What happens if a does not satisfy its setup time requirement of x_setup?
105

Atributos
Register Example (Cont.)
q q

The following architecture is a second and more robust attempt The use of 'LAST_VALUE ensures the clock is rising from a value of 0
ARCHITECTURE behavior OF 8_bit_reg IS BEGIN PROCESS (clk) BEGIN IF (enable = '1') AND a'STABLE(x_setup) AND (clk = '1') AND (clk'LAST_VALUE = '0') THEN b <= a AFTER prop_delay; END IF; END PROCESS; END behavior;

An ELSE clusula could be added to define the behavior when the requirements are not satisfied

106

Operadores
q

Operators can be chained to form complex expressions, e.g. :

res <= a AND NOT(B) OR NOT(a) AND b; res <= a AND NOT(B) OR NOT(a) AND b;
r

Can use parentheses for readability and to control the association of operators and operands

Defined precedence levels in decreasing order :

Miscellaneous operators -- **, abs, not r Multiplication operators -- *, /, mod, rem r Sign operator -- +, r Addition operators -- +, -, & r Shift operators -- sll, srl, sla, sra, rol, ror r Relational operators -- =, /=, <, <=, >, >= r Logical operators -- AND, OR, NAND, NOR, XOR, XNOR
r
107

Operadores
Examples
q

The concatenation operator &

VARIABLE shifted, shiftin : BIT_VECTOR(0 TO 3); VARIABLE shifted, shiftin : BIT_VECTOR(0 TO 3); ... ... shifted := shiftin(1 TO 3) & '0'; shifted := shiftin(1 TO 3) & '0';

0
SHIFTIN 1

1
0

2
0

3
1

SHIFTED q

The exponentiation operator

**

x := 5**5 -- 5^5, OK x := 5**5 -- 5^5, OK y := 0.5**3 -- 0.5^3, OK y := 0.5**3 -- 0.5^3, OK x := 4**0.5 -- 4^0.5, Illegal x := 4**0.5 -- 4^0.5, Illegal y := 0.5**(-2) -- 0.5^(-2), OK y := 0.5**(-2) -- 0.5^(-2), OK
108

Modulo Outline
q q q q

Introduction VHDL Design Example VHDL Model Components Basic VHDL Constructs

q
q

Examples
Summary

109

Tri-State Buffer Simulation Results

110

Summary
q

VHDL is a worldwide standard for the description and modeling of digital hardware VHDL gives the designer many different ways to describe hardware Familiar programming tools are available for complex and simple problems Sequential and concurrent modes of execution meet a large variety of design needs Packages and libraries support design management and component reuse
111

References
[Bhasker95] Bhasker, J. A VHDL Primer, Prentice Hall, 1995. [Calhoun95] Calhoun, J.S., Reese, B.,. Class Notes for EE-4993/6993: Special Topics in Electrical Engineering (VHDL), Mississippi State University, http://www.erc.msstate.edu/, 1995. [Coelho89] Coelho, D. R., The VHDL Handbook, Kluwer Academic Publishers, 1989. [Gajski83] Gajski, Daniel D. and Kuhn, Robert H., "Guest Editors Introduction - New VLSI Tools", IEEE Computer, pp 11-14, IEEE, 1983; IEEE 1983 [Hein98] Hein, et al, VHDL Modeling Terminology and Taxonomy, Version3.0, July 29, 1998. [IEEE] All referenced IEEE material is used with permission. [Lipsett89] Lipsett, R., C. Schaefer, C. Ussery, VHDL: Hardware Description and Design, Kluwer Academic Publishers, , 1989. [LRM93] IEEE Standard VHDL Language Reference Manual, IEEE Std 1076-1993. [Navabi93] Navabi, Z., VHDL: Analysis and Modeling of Digital Systems, McGraw-Hill, 1993. [Menchini94] Menchini, P., Class Notes for Top Down Design with VHDL, 1994. [MG90] An Introduction to Modeling in VHDL, Mentor Graphics Corporation, 1990. [MG93] Introduction to VHDL, Mentor Graphics Corporation, 1993. [Perry94] Perry, D. L., VHDL, McGraw-Hill, 1994. [Richards97] Richards, M., Gadient, A., Frank, G., eds. Rapid Prototyping of Application Specific Signal Processors, Kluwer Academic Publishers, Norwell, MA, 1997 [Smith88] Smith, David, What is Logic Synthesis, VLSI Design and Test, October, 1988.
112

References, cont.

[USE/DA94] USE/DA Standards Survey, 1994. [VI93] VHDL International Survey, 1993. [Walker85] Walker, Robert A. and Thomas, Donald E., "A Model of Design Representation and Syntheses", 22nd Design Automation Conference, pp. 453-459, IEEE, 1985 [Waxman89A] Waxman, R., Saunders, L.F., and Carter, H.C., Abolishing the Tower of Babel, Spectrum, Vol. 26, Number 5, May 1989, pp. 40-44. [Waxman89B] R. Waxman and L. Saunders, The Evolution of VHDL, Invited Paper, INFORMATION PROCESSING '89, G.X. Ritter (ed.), Elsevier Science Publishers B.V. (North Holland), copyright IFIP, 1989, PP. 735-742. [Williams94] Williams, R. D., "Class Notes for EE 435: Computer Organization and Design", University of Virginia, http://www.ee.virginia.edu/research/CSIS/, 1994.

113