INSTITUTO TECNOLGICO DE VERACRUZ

Electrnica 1 Tema: El transistor de efecto de campo (JFET) Estructura y operacin fsica del JFET
INTEGRANTES: Moreno Serrano Odemaris Nieva Molina Damin Snchez Silva Carlos Alberto

Estructura y operacin fsica del JFET

Definicin : Los transistores de efecto de campo, conocidos generalmente como TEC ( o FET por sus siglas en ingles ), son un dispositivo unipolar, ya que la corriente existe tanto en forma de electrones como de huecos. En un FET de canal n, la corriente se debe a electrones, mientras que en un FET de canal p, se debe a huecos. Ambos tipos de FET se controlan por una tensin entre la compuerta y la fuente.

Es en realidad una familia de transistores que se basan en el campo elctrico para controlar la conductividad de un "canal" en un material semiconductor. Los FET pueden plantearse como resistencias controladas por diferencia de potencial.

Tienen tres terminales, denominadas puerta (gate), drenador (drain) y fuente (source). El transistor de efecto de campo se comporta como un interruptor controlado por tensin, donde el voltaje aplicado a la puerta permite hacer que fluya o no corriente entre drenador y fuente.

Los transistores de efecto de campo o FET ms conocidos son:

FET (Junction Field Effect Transistor) MOSFET (Metal-Oxide-Semiconductor FET) MISFET (Metal-Insulator-Semiconductor FET).

El JFET (Junction Field-Effect Transistor, en espaol transistor de efecto de campo de juntura o unin) es un dispositivo electrnico, esto es, un circuito que, segn unos valores elctricos de entrada, reacciona dando unos valores de salida. En el caso de los JFET, al ser transistores de efecto de campo elctrico, estos valores de entrada son las tensiones elctricas, en concreto la tensin entre los terminales S (fuente) y G (puerta), VGS.

Segn este valor, la salida del transistor presentar una curva caracterstica que se simplifica definiendo en ella tres zonas con ecuaciones definidas: corte, hmica y saturacin.

JFET de "canal N"

Region de Corte:
Aplicando una tensin VGS negativa aumentamos la anchura de la zona de depleccin, con lo que disminuye la anchura del canal N de conduccin. Si el valor de VGS se hace lo suficientemente negativo, la regin de agotamiento se extender completamente a travs del canal, con lo que la resistencia del mismo se har infinita y se impedir el paso de ID.

Region de Lineal:

Aplicando una tensin VDS mayor que 0, aparecer una corriente circulando en el sentido del drenaje a la fuente, corriente que llamaremos ID. El valor de dicha corriente estar limitado por la resistencia del canal N de conduccin.

Region de Saturacin:

La regin de saturacin se da cuando se estrangula el canal del drenaje, lo que sucede cuando la tension puerta-drenaje es mas negativa que VP, es decir:

Si VDS se incrementa mas, se llegara a un punto donde el espesor del canal en el extremo del drenaje se acerque a 0.

JFET DE "CANAL P"

Est formado por una pastilla de semiconductor tipo P en cuyos extremos se sitan dos patillas de salida (drenador y fuente) flanqueada por dos regiones con dopaje de tipo N en las que se conectan dos terminales conectados entre s (puerta). Al aplicar una tensin positiva VGS entre puerta y fuente, las zonas N crean a su alrededor sendas zonas en las que el paso de electrones (corriente ID) queda cortado, llamadas zonas de exclusin.

Esquema interno del transistor JFET canal P.

Segn el valor de VGS se definen dos primeras zonas; una activa para tensiones negativas mayores que Vp (puesto que Vp es tambin negativa) y una zona de corte para tensiones menores que Vp. Los distintos valores de la ID en funcin de la VGS vienen dados por una grfica o ecuacin denominada ecuacin de entrada. En la zona activa, al permitirse el paso de corriente, el transistor dar una salida en el circuito que viene definida por la propia ID y la tensin entre el drenador y la fuente VDS. A la grfica o ecuacin que relaciona ests dos variables se le denomina ecuacin de salida, y en ella es donde se distinguen las dos zonas de funcionamiento de activa: hmica y saturacin.

Grfica de entrada y de salida de un transistor JFET canal n. Las correspondientes al canal p son el reflejo horizontal de stas.

Se presenta a continuacin algunas de las caractersticas de los transistores JFET que ofrecen los fabricantes en las hojas de datos: IDSS: Es la corriente de drenaje cuando el transistor JFET se encuentra en configuracin de fuente comn y se cortocircuita la puerta y la fuente (VGS=0). Conviene tener en cuenta que los transistores JFET presentan amplias dispersiones en este valor. VP (Pinch-Off Voltage): es la tensin de estrangulamiento del canal. Al igual que IDSS, presenta fuertes dispersiones en su valor.

RDS(ON): Es el inverso de la pendiente de la curva ID/VDS en la zona lineal. Este valor se mantiene constante hasta valores de VGD cercanos a la tensin de estrangulamiento. BVDS (Drain-Source Breakdown Voltage): es la tensin de ruptura entre fuente y drenaje. Tensiones ms altas que BVDS provocan un fuerte incremento de ID. BVGS (Gate-Source Breakdown Voltage): es la tensin de ruptura de la unin entre la puerta y la fuente, que se encuentra polarizada en inversa. Valores mayores de BVGS provocan una conduccin por avalancha de la unin

1.Las de entrada de los FET es considerablemente mayor que la de los BJT. 2. Los FET generan un nivel de ruido menor que los BJT. 3. Los FET son ms estables con la temperatura que los BJT. 4. Los FET son , en general, ms fciles de fabricar que los BJT, pues suelen requerir menos pasos de enmascaramiento y difusiones. 5. La alta impedancia de entrada de los FET les permite almacenar carga el tiempo suficiente para permitir su utilizacin como elementos de almacenamiento, al contrario de los BJT.