SERIE DE COMPENDIOS SCHA UM

TEOR~A Y PROBLEMAS
de

PRINCIPIOS DIGITALES

ROGER L. TOKHEIM, M. S.
Jefe del Departomento de Educocibn Industrial, Henry Sibley High School , Mendoto Heights, Minnesota

Traduccibn:

Ra61 Varela G.
Quimico Profesor de Computaci6n y ProgromacMn en la U.N.A.M.

Maria Pozzi de del Conde

Matemdtica hvestigadora del Coiegio de Mkxico

Revisibn Ttcnica:

Jose Cen Zubieta

hgeniero Mednico Electricista, U.N.A.M. Maestro en Ciencios de Operaciones New York University Jefe de lo Unidad de C6mputo del Colegio de Mixico

M ~ X I C O R O C ~ T A RUENOS AlRES <;UATEMAI,A I.ISBOA MADRID \lJF.VA YOHK P A N A M A SAh JUAN SANTIA<;O s ~ PAUI,O O AUCKI,ANI) HAMAUR(;O .IOHANNESBURGO 1.ONDRES MONTREAL NUEVA DEI.HI I',AR~T TAN FRANCISCO SINGAPUR ST. 1,OUIS SIDNEY TOKlO TORONTO

.
? , -

PRINCIPIOS DIGITALES Prohibida la reproduccl6n total o parcial de esta obra, por cualquier medio, sln autorizaci6n escrlta del editor. DERECHOS RESERVADOS @I 1982, respecto a la primera edlcldn en espanoi por LIBROS McGRAW.HILL DE MEXICO, S. A, de C. V. Atlacomulco 499.501, Fracc. Industrial San Andres Atoto 53500 Naucalpan de JuArez, Edo. de Mexico Miembro de la Cdmara Naclonal de la lndustria Editorlal, Reg. Num. 465

ISBN 968-451.287-2
Traducido de la primera edici6n en ingl6s de DIGITAL PRINCIPLES Copyright C 1960, by McGraw-HIII Book Co., U. S. A. ISBN 0.07-064928-6 2345678901 P.E.-82 8012356794 Printed In Mexlco

lmpreso en Mexico

Esta obra ee termin6 en febrero de 1984 en LltogrOfica Ingramex, S, A., Centeno 162, Col. GranJas Eemeralda Delegacldn lztapalapa 09610 MBxico, D. F. Se tiraron 3 000 ejemplares

Prefacio
La electrbnica digital es una tecnologia en desarrollo. Los circuitos digitales se emplean ahora en todo tipo de productos; desde juguetes para niflos hasta computadoras, desde sistemas de telemetria en satklites hasta calculadoras manuales. Debido principalmente al desarrollo de 10s circuitos integrados (CI) de bajo costo, 10s circuitos digitales aparecen actualmente en casi todos 10s productos electrbnicos y se espera que esta tendencia continue.
Principios digitales de la serie Schaum facilita la informacibn necesaria para ayudar al lector a resolver aquellos problemas digitales con 10s que uno puede encontrarse como estudiante, tecnico, ingeniero o aficionado. Debido a que son necesarios 10s principios del tema, la filosofia Schaum's se dedica a mostrar al estudiante cbmo aplicar 10s principios de la electrbnica digital. Este libro contiene mas de 700 problemas prhcticos, muchos de ellos con soluciones detalladas.

Los temas tratados en este libro fueron seleccionados cuidadosamente para que coincidieran con 10s cursos que se imparten a nivel preparatoria, vocational o escuela ttrcnica*. Se analizaron ocho de 10s libros de texto y manuales de laboratorio que se utilizan mhs en el campo de la electr6nica digital. Los temas y problemas que se incluyen en este libro son similares a 10s que se encuentran con mas frecuencia en 10s libros comunes.
Principios digitales de la Serie Schaum, empieza con sistemas numericos y cddigos digitales y continha con compuertas 16gicas y circuitos de Ibgica combinatoria. Luego trata basculadores y 16gica secuencial siguiendo con contadores, registros de corrimiento, circuitos aritmdticos y, finalmente, dispositivos de interfase. El libro

hace hincapie en el uso de C1 estandar en la industria para que el lector se familiarice con 10s aspectos de hardware de la electrbnica digital. Afortunadamente, si se comprenden'algunos principios, la electrbnica digital no es diflcil. La electrbnica digital es interesante por las fantasticas tareas que estos circuitos pueden realizar. Usando sblo unos cuantos Cl digitales, pueden diseaarse y construirse proyectos que contengan el equivalente de miles de transistores. Deseo agradecer a mis alumnos de la Henry Sibley High School por su aliento. TambiCn quisiera expresar mi aprecio a mi familia, Dan, Marshall y Caroline, por su apoyo y paciencia.

'N. del T.En

el sistema educational de E.U.A.

ROGER L. TOKHEIM tiene el grado en Educacibn de Artes Industriales del St. Cloud State College y de la Universidad de Wisconsin. Es autor del libro Digital Electronics (McGraw-Hill, 1979) y de abundante material educacional de ciencias e industria. Como un experimentado educador en 10s niveles adulto y secundario, es actualmente el jefe de Educacibn Industrial de Henry Sibley High School, Mendota Heights, Minnesota.

Numeros u tilizados en electronics digital

Todos conocemos el sistema de numeros decirnales, que utiliza 10s simbolos 0, 1, 2, 3,4, 5, 6, 7, 8, y 9. El sistema decimal tambiCn tiene un valor de posicibn, caracteristico. ConsidCrese el numero decimal 238. El 8 esth en la posici6n o lugar de las unidades, el 3 en el de las decenas, por lo tanto, las tres decenas denotan 30 unidades; el 2 est4 en el de las centenas, o sea, 200 unidades. Sumando 200 + 30 + 8, el numero decimal total que se obtiene es 238. El sistema decimal tambikn se llama sistema de base 10, ya que tiene diez simbolos diferentes. Asimismo se dice que este sistema tiene rddix 10. Los tCrminos base y rhdix significan exactamente lo mismo. Los ntimeros binarios (base 2) se usan ampliamente en circuitos digitales, 10s nhmeros octales (base 8) y hexadecimales (base 16), aunque en menor grado, tarnbikn se utilizan en sistemas digitales. Todos estos sistemas mencionados (decimal, binario, octal y hexadecimal) pueden usarse para contar, y todos tienen el valor de posici6n caracteristico.

El sistema de nhmeros binarios s6lo utiliza dos simbolos (0,l); se dice que tiene radix 2 y comunmente se llama sistema de numeros de base 2. Cada dlgito binario se denomina bit. La forma de contar en binario se muestra en la figura 1-1. El ndmero binario se indica a la derecha, con su decimal equivalente a la izquierda. N6tese que el bit menos signifcativo (bms) estA en el lugar de las unidades; en otras palabras, si el 1 aparece en la columna derecha, se suma un 1 a la cuenta binaria; el segundo lugar de derecha a izquierda es el lugar de 10s 2(doses); el 1 que aparece en esta columna (como en el renglbn del 2 decimal) significa que se suma un 2 a la cuenta. La figura 1-1 es otro ejemplo de tres valores de posici6n binarios (el de 10s 4 (cuatros), 10s 8 (ochos) y 10s 16 (diecikises)). Notese que cada valor de posicion es una potencia de 2 mayor que el de la derecha. D e hecho, el lugar de las unidades es 2O, el de 10s 2 (doses) 2l, el de 10s 4 (cuatros) 22, el de 10s 8 (ochos) 2' y el de 10s 16 (dieciseises) 24. En electrbnica digital se acostumbra memorizar por lo menos la zucesibn de la cuenta binaria del0000 al 1111 (se dice uno, uno, uno, uno), o sea, hasta el 15 decimal. ConsidCrese el ntimero de la figura 1-20, donde se enseAa cbmo convertir el 10011 (se dice uno, cero, cero, uno, uno) a su decimal equivalente. Nbtese que para cada bit del ntimero binario, el decimal equivalente para

1
I

CO"lC0

binario

conteo decimal

I
I 1 0 0 1 l 0 0 1 1 0 0 1 1 0 0 1 1 0 I 0 I 0 1 0 l 0 1 0 1 0 1 0 1 0 1 0 1

16 8 4 2 1

0
7 -

3
4

I
1 1 1 I 0 0 0 0 I 1
1

5
6

7 8
9

10 II 12 13 14 15 16 17 18 19

1 1 1 1
l

1
1

1 1 1 1

1 0 0 0 0

1 0 0 0 0

Flg 1-1 Conteo binario y decimal

N~IMEROS UTILIZAEQS EN ELECTR~NICA DIGITAL

[CAP. I

ese valor de posic~bn, esth escrito abajo. Para obtener este decimal, se suman 10s ndmeros decimales (16 + 2 + 1 = 19) y se concluye entonces que el 10011 binario es igual a1 I9 decimal. Considkrese el ndmero binario 101110 de la figura 1-2b. Siguiendo el mismo procedimiento, cada bit del ndmero binario genera un decimal equivalente para ese valor de posicibn. El bit mcis signifcativo (EMS) del ndmero binario es igual a 32, y si a tste le sumamos 8 + 4 + 2, da como resultado un total de 46, por lo que el 101110 binario es equivalente a1 46 decimal. La figura 1-2b identifica tambien a1 punto binario (similar a1 punto decimal en ndmeros decimales). Generalmente se omite el punto binario a1 trabajar con binarios enteros.
Polencias de 2 Valor de posicibn Binario Decimal

2'
16 1

73

2'

21
2

2 O

I
2 +

16

+
a) Conversibn de binario

-Punto

binario

I = I 9

a decimal
2' 2 2 O

Potencias de 2 Valor de posicibn Binario Decimal

2 32

24 16

2"
8
1

2> 4

I
32

1
+ 4 +

I
2

.
=

t-

Punto binario

46

b) Conversibn de binario a decimal

c) Resumen de conversiones y uso de subindices para indicar la base del nbmero

Fig 1-2

iCbmo convertir numeros fraccionarios? La figura 1-3 es un ejemplo de la conversi6n del ndmero binario 1110.101 a su decimal equivalente. Los valores de posici6n se indican en la parte superior; hay que notar el valor de cada lugar a la derecha del punto binario. El procedimiento para efectuar esta conversi6n es el mismo que se emplea para con 10s ndmeros enteros: se suma el valor de posici6n de cada bit para obtener el ndmero decimal. En este problema 8 + 4 + 2 + 0.5 + 0.125 = 14.625 decimal.

Potencias de 2 Valor de posicibn Binario Decimal

2' 8

2'
4

2 2

'

2 O

1!2l

112'.

1/2=

0.5 .
I

0.25 0

0.125
1
0.125
=

1
8 +

I
4 +

I
2

0.5

14.625

Fig 1-3 Conversi6n de binario a decimal

iCuhl es el valor del ndmero 1I l ? Podria ser ciento once en decimal, o bien uno, uno, uno en binario. Algunos libros utilizan el sistema que se muestra en la figura 1-2c para designar la base o radix de una cantidad. En este caso, 1001 1 es de base 2 como lo indica el subindice 2. El ndmero 19 esth en base 10 coma lo indica el subindice 10. La figura I-2c es un resumen de las conversiones binarias a decimales de las figuras 1-2a y b.

CAP.]]

NilMEROSUTlLIZADOS EN E L E c T R ~ N I C ADIGITAL

Convitrtase el numero decimal 87 a nCmero binario. La figura 1-4 nos muestra un mttodo adecuado para llevar a cab0 esta conversi6n: se divide el numero 87 entre 2 y se obtiene el cociente 43 y de residuo I; este es importante y se escribe a la derecha, ademas es el bit menos significativo (bms), numero binario. El cociente (43) se transfiere como lo indica la flecha y pasa a ser el dividendo. De esta forma, todos 10s cocientes se dividen entre 2, hasta que el ultimo sea 0 y el residuo sea 1, como en la dltima linea de la figura 1-4. Casi a1 final de la figura se indica que el 87 decimal es igual al 1010111 binario.
bmt
y con residuo y con residuo
)

I ----------

1
1
l

con residuo

)
). con

I
residuo
(

! 1

: -------?

y con residuo

:0 - -- 1
BMS

y con residuo
y con residua

<',(,

= 1

I1
I
0

I I I

I,

Fig 1-4 Conversibn de decimal a binario

Convitrtase el 0.375 decimal a numero binario. La figura I-5a ilustra un metodo de llevar a cab0 esta operaci6n. Hay que notar que el numero decimal (0.375) se multiplica por 2, dando como resultado 0.75. El 0 del lugar de 10s enteros (lugar de las unidades) serB el siguiente bital punto binario. Entonces el 0.75 se multiplica por 2, resultando 1.50. El acarreo del 1 a 10s enteros (lugar de las,unidades), sera el siguiente bit a la derecha del.anterior, se multiplica entonces el 0.50 por 2 obteniendo como resultado 1.00. El acarreo del I al lugar de 10s enteros es el 1 final del numero binario, ya que el proceso de conversi6n termina cuando 'el producto es 1.00. En la figura 1-50 vemos c6mo convertir el 0.375 decimal a su correspondiente 0.01 1 binario.

Fig 1-5

Conversiones de decimal fraccionario a binario

La figura I-5b muestra la conversi6n de10.84375 decimal a binario. Una vez mils hay que hacer hincapit en que 0.84375 se multiplica por 2. El entero de cada producto se escribe abajo, generando asi el nhmero binario, y cuando el producto es igual a 1.00, se termina la conversi6n. En este problema se indica c6mo convertir el 0.84375 decimal a1 0.1101 1 binario.

N~MEROS UTILIZADOS EN ELECTR~NICA DIGITAL

[CAP. I

Considerese el nurnero decimal 5.625. Para convertir este nhmero a binario se necesitan dos procesos diferentes: la parte entera del nhmero (5) se procesa por divisi6n repetida como se ilustra en la parte superior de la figura 1-6. De esta forma el 5 decimal se convierte en el 101 binario. La parte fraccionaria del numero decimal (.625) se convierte a1 .I01 binario como se indica en la parte inferior de la figura 1-6. Esta parte se convierte al binario .I01 mediante un proceso de multiplicaci6n repetida. En seguida se combinan las 60s secciones entera y fraccionaria, resultando que el 5.625 decimal es igual a1 101.101 binario.
5
i2 =

2 y con rcsiduo I
I

r-t

2 = 1 y con residuo 0
I

1 i 2 = 0 y con residuo 1

I I
-y tiene rtidix .

Fig 1-6 Conversibn de decimal a binario

PROBLEMAS RESUELTOS

1.1

El sistema binario de numeros es el sistema de base

Soluci6n: El sisterna binario de numeros es el sistema de base 2 y tiene rhdix 2.

1.2

Al trabajar con numeros binarios, el termino bit significa

Soluci6n: Bit significa dlgito binario.

1.3

~Cbmo diria el numero 1001 en a ) binario y b) decimal? Soluci6n: El numero 1001 se dice de la siguiente manera: a) uno, cero, cero, uno. b) mil uno.

1.4

El numero 11OI0es un nhmero de base

Soluci6n: El numero 1 lolo es un numero de base 10, como lo indica el sublndice 10.
1.5

Escribir el numero de base 2, uno, uno, cero, cero, uno. Solucibn: 11001,

1.6

Convertir 10s siguientes nlimeros binarios a sus decimales equivalentes: c ) 011100 e) 101010 g) 100001 b) O O ~ O I I 4 111100 111111 h) 111000
a) 001100

NOMEROS UTILIZADOS EN ELECTR~NICA DIGITAL

Solucibn:

a) 001 100,= 12,,

Siguiendo el procedimiento de la figura 1-2 10s decimales equivalentes a 10s numeros binarios son: c) 011100,=2810 e) 101010,=42,, g) 100a01,=3310 b) m 1 1 , = 3 , , 4 111i~,=a0,~ lili1l,=a3,, h) 1ilooo,=56,~

1.8

Solucihn: Siguiendo el procedimiento de la figura 1-2, 1111000.1111, = 1935,,. 11100.0112 = Soluci6n: Siguiendo el procedimiento de la figura 1-3, 11100.011,
=
1 -0

28.375,,.

SoluclBn: Siguiendo el procedimiento de la figura 1-3. 110011.10011, = 51.59375,,

Solucl6n: Siguiendo el procedimiento de la figura 1-3, 1010101010.1,

=

682.5,,

1.11

a) 64, b) 100, c) 111, 4 145,

Solucibn:

Convertir 10s siguientes numeros decimales a sus binarios equivalentes: e) 255, 8 500

Siguiendo el procedimiento de la figura 1-4, 10s binarios equivalentes a 10s numeros decimales son: c) l l l l o = l l O 1 l l l , e) 255,, = 11111111, b) 1001o=11001W2 d) 145,,= 100100012 50010 = 1111101002

a) 64,, = 1000000,

Solucibn:
-

Siguiendo el procedimienro de la figura 1-6. 34.75,,

100010.11,

1.14

Siguiendo el procedimiento de la figura 1-6, 25.25,, = 11001.01, 27.1875,o = Soluci6n: Siguiendo el procedimiento de la figura 1-6, 27.1875,, = 11011.0011,
2

1-3 NUMEROS OCTALES

El sistema octal es el de base 8, y 10s ocho simbolos que utiliza son 0, I , 2, 3 , 4 , 5 , 6 , y 7. L a tabla de la figura 1-7 compara como se cuenta en 10s sistemas decimal, binario y octal. La utilidad del sistema octal radica en que posee un simbolo diferente para cada numero binario del 000 al 11 1.

NOMEROS UTILIZADOS EN ELEcTR~NICADIGITAL

Fig 1-7 Forma de contar en los sistemas decimales, binario y octal

El sistema octal tambien utiliza el valor de posicibn. La figura 1-8a ensefla el valor de 10s cuatro primeros lugares a la izquierda del punto octal. El digito menos significative (dms) es el que estA en el lugar de las unidades, mientras que el lugar del 8' es igual a 8 y asi sucesivamente, por lo tanto, el valor o peso de las posiciones 1, 8, 64, 512, etc.
Potencias de 8 Valor de posici6n (en dccimales)

8 '
512

8'
64

'

8' I

.+-- Punto octal

a) Valores dc posicibn en el sistema octal

Ndmero octal

Decimal
b) Conversi6n dc octal a decimal

N~imerooctal

78

Decimal
c) Conversibn de octal a decimal

Fig 1-8

Convikrtase el nhmero octal 123, a su decimal equivalente. La figura 1-86 ensefla el procedimiento. Considere primer0 el lugar de las unidades; tres l(unos) es igual a 3, escrito abajo en la linea decimal. Despues se considera el lugar de 10s 8(ochos); hay dos 8 por lo que 2 x 8 = 16, que se suma a13 de abajo. Considere por ultimo el lugar de 10s 64, sblo hay un 64 que se suma finalmente al 16 y a13 (64 + 16 + 3 = 83), obteniendo como resultado el 83 decimal, por lo que el octal 123 es igual al 83 decimal. Convierrase el octal 2457, a nhmero decimal. La figura 1-8c muestra con detalle el procedimiento. El valor de posicibn se multiplica por el digito en esa posicibn y se suman 10s productos. El resultado es. que el octal 2457 es igual al 1327 decimal. El procedimiento para convertir n~imeros decimales a octales es similar al que se utiliza para convertir decimales a binarios. Convertir el decimal 1327 a octal. Este procedimiento se muestra en la figura

CAP ..I]

N ~ M E R O UTlLlZADOS S EN ELECTR~NICA DIGITAL

1-9. Prirnero el 1327 se divide entre 8, obteniendo como cociente 165 y residuo 7, que pasa a ser el digito menos significativo del numero octal. El cociente (165) se transfiere (vCase la flecha de la figura 1-9) y se convierte en el dividendo, Cste se divide entre 8 y se obtiene 20 de cociente y 5 de residuo, que se escribe abajo como el siguiente digito del nhmero octal. La repeticibn del proceso de dividir entre 8 continua hasta que el cociente sea 0 y el residuo desde I hasta 7, inclusive. En este problema el numero decimal 1327 es equivalente a1 2457 octal.
1327 + 8 = 165
y

..----J
20 2

con residuo con residuo

7 5

165 t 8 = 20

+ 7
+8=
8
t
=

y
y

con residuo 4 con residuo 2 1327,,

=

2 4 5 78

Fig 1-9 Conversi6n de decimal a octal

Considere el numero octal 642-21. La figura 1-100 ensena un proceso sencillo para convertir este nurnero octal a nurnero decimal. Cada valor de posici6n se rnultiplica por el digito de ese lugar, que ests. escrito abajo. Se suman 10s 5 valores decirnales (384 + 32 + 2 + 0.25 + 0.015625 = 418.265625) obteniendo asi, el numero de base 10 equivalente.
Potencias de 8 Valor dc posicibn Numero octal

8
64

8
8

R0
I
7

l/R1 ,125 2

1:8'

,015625
1

Decimal
a) Convcrsibn de octal fraccionario a decimal

418 + U = 52 yconreaiduo 2 52

+ +
I

8 = 6 y con rcsiduo 4
y corl residuo

d 6 8= 0
t

6 4 2

0.265 625 x 8 = 2.125 0.125

r -

7 1
I

418.26562510 = 6

.2

Is

x8=1.00

b) Conversion de decimal fraccionario a octal

NOMEROS UTlLlZADOS EN ELECTR6NICA DIGITAL

ICAP.1

Para convertir el decimal 418.265 625 a octal se invierte el proceso, este se puede observar con detalle en la figura I-lob. El primer proceso es la divisi6n repetida entre 8; utilizando 10s residuos se genera la parte entera del ndmero octal; por lo tanto, el decimal 418 es igual al 624 octal. La parte fraccionaria del decimal se convierte a octal en la secci6n inferior de la figura 1-106, y se lleva a cab0 por medio de repetidas multiplicaciones por 8. La parte entera de cada producto genera la respuesta. El proceso termina cuando el producto de la multiplicaci6n es 0.00. Combinando el resultado de las partes entera y fraccionaria se obtiene el nhmero octal 642.21,. La utilidad del sistema octal, esta en su facilidad de conversi6n a binario. Considerese el numero octal532. Para efectuar esta conversi6n basta memorizar tan s6lo 10s primeros ocho numeros de la cuenta binaria (000 - 11 1) y sus respectivos octales equivalentes, que se encuentran en la parte sombreada de la tabla de la figura 1-7. La conversi6n del octal 532, a binario se observa en la figura 1-1 la. N6tese que cada digito octal forma un grupo de tres digitos binarios.

a) Conversibn de octal a binar~o

b) Conversibn de binario a octal

C)

Conversibn de octal fraccionario a binario Fig 1-11

d ) Conversibn de binario fraccionario a octal

La figura 1 - l l b muestra otra conversi6n de octal a binario en donde el 74.61, se convierte a su equivalente binario. N6tese que el punto octal pasa a ser el punto binario en el numero de base 2. Por lo tanro, 74.61, es igual a1 111100.1 10001,. Para convertir de binario a octal se invierte el proceso. La figura 1 - l l c enseAa c6mo el binario 1 1011100d100 se divide en grupos de rres bit cada uno, empezando en el punto binario. Cada grupo genera su digito octal equivalente, y asi se muestra en la figura 1-1 l c que el 110111000100, es igual a1 6704,. ConviCrtase el binario 1011.101 1 a su octal equivalente. Primero hay que dividir 10s bit binarios en grupos de tres, cada uno a partir delpunto binario. La figura 1-1l d muestra c6mo dividir 10s bit binarios en grupos de tres; despuks, cada grupo de 3 se traduce al digito octal correspondiente y el punto binario se transforma en el punto octal. La figura 1-1 l d ilustra c6mo el 101 1.101 1, es igual al 13.54,.

PROBLEMAS RESUELTOS

-.

1.15

El sistema octal se llama sistema de base

Soluciim: El sisrema octal se llama sistema de base 8 .

1.16

Enumere 10s ocho simbolos urilizados en el sistema octal de numeros.

Solucinn: Los ocho simbolos utilizados en el sistema octal son: 0, 1 , 2, 3, 4, 5 , 6 y 7

-.

CAP.11

NUMEROS UTILIZADOS EN ELECTR6NICA DIGITAL

.-

1.17

a ) 42,

Conviertanse 10s siguientes numeros octales a sus decirnales equivalentes: b) 376, c) 1057, d) 11.11, e) 37.123
Solucion:

1.18

Siguiendo el procedimiento de las figuras 1-8 y ~-IOU, 10s decimales equivalentes a estos nhmeros octales son: a) 42, = 34,, c) 1057, = 559,, e) 37.123, = 31.162,, b) 376, = 254,, d) 11.11, = 9.I4ll0

Convertir 10s siguientes decirnales enteros a sus octales equivalentes:

a ) 3, b) 7 , c) 10,

4 50,

e) 100,

fl 6391

Solucion:

1.19

Siguiendo el procedimiento de la figura 1-9, 10s octales equivalentes a 10s nhmeros decimales son: a) 3,, = 3, C) 1010 = 12, e) 100,, = 144, fl 6391,, = 14367, b) 7,, = 7, d) 501, = 62,

Conviertanse 10s siguientes numeros decimales a sus octales equivalentes:

a ) 77.375, b) 20.515625, c) 8.15625,

d) 44.5625

Solucion: Siguiendo el procedimiento de la figura 1-lob, 10s octales equivalentes a 10s nhmeros decimales son: a) 77.375,, = 115.3, c) 8.1562510 = 10.12, d) 44;562510 = 54.44,. b) 20.515625,, = 24.41, 1.20

ConviCrtanse 10s siguientes numeros octales enteros a sus equivalentes binarios:

a)3, b)6, c)7, 472, e)113

.-

Siguiendo el procedimiento de la figura. 1-1l a y haciendo uso de la tabla de la figura 1-7.10s binarios equivalentes a 10s octales enreros son: a) 3, = 011, c) 7, = 111, e) 113, = 1001011, b)61=1102 d) 7 2 , = 111010, 1.21

--

ConviCrtanse 10s siguientes nhrneros octales a sus equivalentes binarios:

a)7.5, Solucibn: Siguiendo el procedimiento que se muesrra en la figura 1-1l b , 10s binarios equivalentes a 10s octales, son: a) 7.5, = 111.101, c) 20.1,= 10000.001, e) 11.4,= 1001.1, d)37.6,=11111.11, b) 16.38=1110.0111 b)16.3, c)20.1, 437.6, e)11.4

.-

1.22

Conviertanse 10s siguientes nhmeros binarios a sus equivalentes octales:

a)011, Solucibn: b) 110, c) 111000,

101100

Siguiendo el procedimiento que se muestra en la figura I-llc, 10s octales equivalentes a 10s nhmeros binarios son: c) 111O0O2 = 70, a) 011, = 3, b) 110, = 6 , d) 101100, = 54,

NUMEROS UTILIZAWS EN ELECTR6NlCA DIGITAL

[CAP. I

1.23

a) 111.001, b) 1011.011,

Convertir 10s siguientes numeros binarios a sus equivalentes octales: C) 110110.11011, d) 11000.1001

Siguiendo el procedimiento de la figura 1-1lc, 10s octales equivalentes a estos binarios, son: a) 111.0012 = 7.1B c) 110110.11011, = 66.66, b) 1011.0112 = 13.3s 4 11000.100lZ= 30.44B

1-4 N ~ M E R O S HEXADECIMALES
El sistema hexadecimal de nhmeros es el sistema de nhmeros de base 16, utiliza 10s simbolos 0-9, A, B, C, D, E y F como se muestra en la tabla de la figura 1-12, columna de hexadecimales. La letra A representa el 10, la B el 11, la C el 12, la D el 13, la E el 14 y la F el 15. La ventaja de este sistema es su facilidad de conversion directa a un numero binario de cuatro bit. E n la secci6n sombreada de la figura 1-12 cada numero binario de cuatro bit, o sea, del0000 a1 1111, puede representarse por un s6lo digito hexadecimal.

Flg 1-12 Forma de contar en 10s sistemas decimal, binario y hexadecimal

Al fijarse en la columna decimal de la figura 1-12 se puede ver que el equivalente de 16 en el sistema hexadecimal es 10, lo que demuestra que el sistema hexadecimal tambien emplea el concept0 de valor de posicibn. El 1 en (lola) significa 16 unidades, mientras que el 0 representa cero unidades. Convikrtase el hexadecimal 2B6 a numero decimal. La figura 1-13a muestra el proceso que ya conocemos. El 2 estk en el lugar de 10s 256, por lo que 2 x 256 = 512, que se escribe en el rengl6n de 10s decimales. El digito hexadecimal B aparece en la columna de 10s 16. Hay que recordar que el B hexadecimal corresponde al 11 decimal, lo que signilica que hay once que 2 x 256 obteniendo 176 como resultado, que se suma a15 12 del renglbn de decimales de la figura 1-13a. La colurnna de las unidades muestra que hay seis de ellas, por lo tanto, se suma un 6 al total de la linea de 10s decimales, obteniendo como resultad o final (512 + 176 + 6 = 694) 694,,. La figura 1-130 muestra que 2B6,, es igual a 694,,. Convikrtase el hexadecimal A3F.C a su decimal equivalente. La figura 1-136 ensefia con detalle este problema, lnicialmente hay que considerar la columna de 10s 256. El digito hexadecimal A significa que 256 debe multiplicarse por 10, siendo el resultado del product0 2560; el numero hexadecimal muestra que tiene tres 16, por lo tanto 16 x 3 = 48, que se suma a1 rengl6n de 10s decimales. La columna de las unidades contiene el dlgito hexadecimal F, lo que significa que 1 x 15 = 15, que se suma tambiCn a1 rengl6n de 10s decimales. La columna que representa a 16-1 (0.0625) contiene el digito hexadecimal C, lo que quiere decir que I2 x 0.0625 = 0.75, que se suma al total decimal (2560 + 48 + 15 + 0.75 =

. . -

CAP. I ]

NUMEROS UTlLlZADOS EN ELECTR6NICA DIOITAL

Potencias de 16 Valor de posicibn Numero hexadecimal

256

2
256 x 2

B
Ih

Decimal

x ll -

176

x h

=694,0

a) Conversibn de hexadecimal a decimal

Potencias de 16 Valor de posicibn Numero hexadecimal

16'
156

16' I 6

16' 1

1/16' ,0625

b) Conversibn fraccionaria de hexadecimal a decimal

Fig 1-13

2623.75), obteniendo como resultado final el numero decimal 2623.75. La figura 1-136 ilustra la conversion del A3F.CI6 a1 2623.75,,,. lnvitrtase ahora el proceso para convertir el numero decimal 45 a su hexadecimal equivalente. La figura I-14a presenta con detalle el ya conocido proceso de dividir entre 16. El numero decimal 45 se divide entre 16, obteniendo cociente 2 y residua 13 (13,, = D13, que es el dms del nhmero hexadecimal. El cociente (2) pasa a ser el nuevo dividendo, y al dividirse entre 16 se obtiene 0 de cociente y 2 de residuo, por lo que el 2 pasa a ser el siguiente dlgito del numero hexadecimal. El proceso termina aqul, debido a hue la parte entera del cociente es 0. El proceso que se indica en la figura 1- 140 convierte el ndmero decimal 45 al hexadecimal 2D.

IS+ 16=
--

0 yconresiduo 15

1 5 5 1 6 = Z yconresiduo 13

d 2 + I6 0
=

25O.2SIO= F A

1I .

416

con residuo

a) Conversibn de decimal a hexadecimal

b) Conversidn de decimal fraccionario a hexadecimal

Fig 1-14

--

Conviertase el decimal 250.25 a hexadecimal. La conversibn debe hacerse utilizando dos procesos como se muestra en la figura 1-146. La parte entera del numero decimal (250) se convierte a hexadecimal por medio del proceso repetido de divisibn entre 16. Los residuos de 10 (A en hexadecimal) y I5 (Fen hexadecimal) constituyen la parte entera hexadecimal FA. La parte fraccionaria (-25)se multiplica por 16 y se obtiene como resultado 4.00. El 4 se transfiere a la posicibn que se indica en la figura 1-146. La conversibn completa muestra que el decimal 250.25 es igual a1 FA.4 hexadecimal.

12

NUMEROS UTILIZADOS EN ELECTR6NICA DIGITAL

[CAP. I

La principal ventaja del sisterna hexadecimal es su facilidad para convertirlo a binario. La figura I-150 muestra la conversibn del hexadecimal 3B9 a binario. Cada digito hexadecimal forrna un grupo de cuatro digitos binarios o bit. Para formar el numero binario se cornbinan estos grupos, en este caso 3BglB = 11101110012.
916

1
0011
4

1
1011 E

1
1001

3BgI6 = 11101110011

a) Conversibn de hexadecimal a binario

7 . F

0100 0111

.1 1 1 1

1
1110

47.FE16= 10001ll.llllllll

b) Conversibn de numeros fraccionarios hexadecimales a binarios fraccionarios

C)

Conversibn de binario a hexadecimal

a') Conversibn de binarlo fraccionario a hexadecimal

Fig 1-15 En la figura 1-1Sb se explica con detalle otra conversibn de hexadecimal a binario. Una vez mas, cada digito hexadecimal forrna un grupo de cuatro bit en el numero binario. El punto hexadecimal conserva su lugar y pasa a ser el punto binario. El numero hexadecimal 47.FE se convierte en el 1000111.1111111 binario. Este sistema es un mttodo fhcil y rhpido para escribir numeros binarios debido a su forma rnhs cornpacta de expresibn. La figura 1-1Sc enseAa cbmo se convierte el 101010000101 binario a hexadecimal. Primero se divide el numero binario en grupos de cuatro bit, ernpezando en el punto binorio, despuks cada grupo de cuatro bit se convierte a su digito hexadecimal equivalente. La figura 1-15c indica cbmo el 1010100001012es equivalente a1 ASS,,. La figura 1-1Sd es un ejemplo de otra conversion binaria a hexadecimal, en donde el binario 10010.011011 se convierte a hexadecimal. Primero el binario se divide en grupos de cuatro bit empezando en el punto binario. Para completar el primer grupo de la izquierda se aAaden tres ceros, formando asi el 0001 y dos ceros se ailaden a1 ultimo grupo de la derecha, formando ei 1100. Cada grupo tiene asi cuatro bit, que se convierten a 10s digitos hexadecimales correspondientes como se muestra en la f'igura I-1Sd. El ndmero binario 10010.01 1011 es igual al 12.6C hexadecimal.
PROBLEMAS RESUELTOS

1.24

El sistema hexadecimal de numeros tarnbiCn se llama sistema de base

El sistema hexadecimal de numeros tambikn se llama sistema de base 16.

1.25

Enumere 10s 16 simbolos utilizados en el sistema hexadecimal de numeros. Refirikndose a la figura 1-12, 10s 1 6 simbolos utilizados en este sistema son: 0,1 , 2,3, 4,5, 6,7, 8, 9,
A, B, C, D, E y F.

CAP. I ]

NUMEROS UTILIZADOS EN ELECTR6NICA DIGITAL

13

1.26

Convertir 10s siguientes numeros hexadecimales enteros a sus decimales equivalentes: a ) C, b) 9F, c) D52, d) 67E, e) ABCD. Solucibn: decimales equivalentes a estos nhmeros Se sigue el procedimiento que se muestra en la figura 1-13a.10~ hexadecimales son 10s siguientes: C16 = 1210 c) D5216 = 341Ol0 e) ABCD,, = 43981,, b) 9F16 = 15910 d) 67E16 = 166210

1.27

Convierta 10s siguientes numeros hexadecimales a sus decimales equivalentes: a ) F . 4 , b)D3.E, c)1111.1, 4 8 8 8 . 8 , e)EBA.C. Solucibn: Siguiendo el procedimiento de la figura 1-13b y considerando tambitn la figura 1-12, 10s decimales equivalentes a estos nirmeros hexadecimales son 10s siguientes: C) 1111.Il6 = 4369.062510 e) EBA.CII = 3770.75,, a) F.416 = 15.2510 b) D3.E16 = 211.87510 d) 888.81s = 2184.510

1.28

Convertir 10s siguientes numerbs decimales enteros a sus hexadecimales equivalentes: a) 8, b) 10, C) 14, 4 16, e) 80, fl 2560, g) 3000, h) 62 500 Solucibn: Seguir el procedimiento que se enseila en la figura 1-140 y considerar tambikn la figura 1-12. Los hexadecimales equivalentes a estos nhmeros decimales son: = g16 C) 14,, = El( e) 8010 = SOl6 8 ) 300010 = BB8i6 a b) 1Ol0 = A16 d) 1610 = lol6 fi 256010 = Aml6 h) 62500,, = F424,,

1.29

Convierta 10s siguientes numeros decimales a sus hexadecimales equivalentes: a) 204.125, b) 255.875, c) 631.25, d) 10 000.003 906 25.

Siga el procedimiento que se muestra en la figura 1-14b y considere tambikn la figura 1-12. Los hexadecimales equivalentes a estos nirmeros decimales son: a) 204.125,, = CC.2,, c) 631.2510 = 277.416 b) 255.87510 = FF.E16 d) 10 000.003 906 2510 = 2710.0116

1.30 Convertir 10s siguientes ndmeros hexadecimales a sus equivalentes binarios: a ) B , b ) E , c) IC, 1 4 A 6 4 , e) lF.C, J239.4.

Siguiendo el procedimiento mostrado en la figura 1-150 y considerando la figura 1-12, 10s binarios equivalentes a estos nhmeros hexadecimales son 10s siguientes: c) lC,, = lllOOp e) lF.C16 = 11111.11, a) B,, = 1011, b) E16 = l 1101 d) AMl6 = 1010011001002 j) 239.4,, = 1000111001.012

1.31
-

Convertir 10s siguientes ndmeros binarios a sus hexadecimales equivalentes: a) 1001.1111 C) 110101.011001 e) 10100111.1 1101 1

b) 10000001.1101
Solucibn:

10000.1

loooooo.0000lll

Seguir el procedimiento indicado en la figura I-15c y d. Considerar tambien la figura 1-12. Los hexadecimales.equivalentes a 10s binarios dados, son 10s siguientes: a) 1001.1111, = 9.FI6 c) 110101.011001, = 35.64,, e) 10100111.111011, = A7.EC16 b) 10000001.11012=81.D16 d) 10000.l2 = 10.816 fi 1 0 0 ~ . 0 0 0 0 1 1 1 2 = 40.0E16

NOMEROS

UTILIZADOS EN ELECTRONICA DIGITAL

(CAP. I

Problemas suplementarios
El sistema de numeros de radix 2 se llama sistema de nurneros. El sistema de numeros de radix 10 se llama sistema de numeros. El sistema de numeros de base 8 se llama sistema de numeros. Resp. binario. Resp. decimal. Resp. octal Resp, hexadecimal,

E l sistema de numeros de base 16 se llama sistema de numeros.

Algunas veces un digit0 binario se abrevia y se llama

Resp. bit

iC6mo dirla el numero 1101 en a) binario y b) decimal? Resp, a) uno, uno, cero, uno b) mil ciento uno. (b) y se pronuncia El nomero 10IOaes un nurnero de base Resp.0) 2 b) uno, cero, uno, cero. Convierta 10s siguientes nbmeros binarios a sus decirnales equivalentes: a) 00001110, b) 11100000, c) 10000011, d) 10011010. Resp.0) 00001110,=141, c) 10000011,=131,, b) 11100000, = 22A10 d) 1001lOIOa = 1541p ~llOO1l.lll =

, Resp. 51.75

llllOOOO.OO1ll =

, R a p . 240.1875

Convierta 10s siguientes numeros decimales a sus equivalentes binarios: a) 32, b) 200, c) 170, d)258. Resp. a) 32,, = l a ) o , b) 2fM10 = 110010002 c) 17010 = 10101O1Oa

d) 25S10 1000OOOIOa

999.125,, =

Resp. 1111100111.001 . a ."-

Convertir 10s siguientes numeros octales a sus decimales equivalentes:

) 1117.16. , a) 37, b) 725, C) 2476.2 d Resp, a) 37, = 31,, C) 2476.2a = 1342.2510 b) 725, = 469,, d) 1117.16B= 591.2187510
Convierta 10s siguientes nurneros decimales a sus equivalentes octales: a) 399, b) 1500, C) 600.5. 4 3000.8125. Resp. a) 399,, = 617, c) 600.510 = 1130.4, 6) 15OOlO= 2734, d) 3000.812510 = 5670.64a Convierta 10s siguientes nbmeros octales a sus binarios equivalentes: 731, b)6450, c)26.41, 417.74. R~sP. a) 731, = lllO1lOO1a C) 26.41. = 101lO.lOOOO1a b) 6450, = 1101001010002 d) 17.74, = 1111.111Ia
( 1 )

CAP.]]

N~JMEROS UTILIZADOS EN ELECTR~NICA DlGlTAL

--

1.48

Convierta 10s siguientes nurneros binarios a sus equivalentes octales:

a) 111010011, b ) 1100101, c) 10000.11011, d) 1111110.0001 Re.rp. a) 11 101001l1 = 723, c) 10000.110112 = 20.66, b) 1100101, = 1458 d) 1111110.00012 = 176.04,

1.49

Convierta 10s siguientes nurneros hexadecirnales a sus decirnales equivalentes:

a ) l3AF, b) 2586, c) B4.C9, d) 78.D3. Resp. a ) 13AF1, = 503910 c) B4.C9,, = 180.785151, 6) 25E616 = 970210 d) 78.D3,, = 120.8242Il0

1.50

Convierta 10s siguientes nurneros decirnales a sus hexadecimales equivalentes:

a ) 3016, b) 64881. c) 17386.76, d) 9817.625. Resp. a ) 3016,, = BCS,, C) 17386.7510 = 43EA.C16 b) 648811, = FD71,, d) 9817.62510 = 2659.A16

1.51

a ) A6, b) 19, c) E5.04, d) lB.78. ' Resp. a ) A6,, = 10100110, c) ES.04,, = 11100101.000001, b) 1g16 = 11001, d) 1B.781a = llO1l.O1lllz

Convierta 10s siguientes nurneros hexadecirnales a sus equivalentes binarios:

-.

1.52

Convierta 10s siguientes nurneros binarios a sus hexadecirnales equivalentes:

a ) 11110010, b) 11011001, c) 111110.000011, d) 10001.11111 Resp. a ) . 11110010, = FZ16 c) 111110.000011, = 3E.OC,, b) 110110011 = DgI6 d) 10001.111112 = 11.FE1,

Codigos binarios
Los sistemas digitales sblo procesan numeros binarios (ceros y unos). El cbdigo binario se discutio en el capitulo anterior. En 10s ultirnos arfos han surgido otros codigos binarios especiales para realizar funciones especificas en equipos digitales. Estos cbdigos usan ceros y unos, pero sus significados pueden variar. Aqui se detallarhn varios codigos binarios junto con las rnaneras en las que se traducen a forrna decimal. En un sistema digital, 10s traductores electrbnicos (Ilarnados codificadores y decodricadores), se usan para pasar de cbdigo a cbdigo. En las siguientes secciones detallarernos el proceso de conversion de un cbdigo a otro.
I
f

2-2

c ~ D I G O SBINARIOS PESADOS

RCD
Decimal

8 1 2 1 Los numeros binarios son algo diflciles de entender. Por ejemplo, trate de convertir el nhrnero binario 10010110, en un numero deci0 0 0 0 o mal. Resulta que 10010110, = 150,, pero toma cierto tiernpo y esI 0 0 0 1 fuerzo hacer esta conversibn. 7 0 0 1 0 El cbdigo BCD (del inglts binary-coded-decimal) que signifi3 0 0 1 1 ca decimal codificado en binario hace mucho m8s f8cil la conver4 0 1 0 0 sibn a decirnales. En la figura 2-1 se rnuestra el cbdigo BCD de 5 0 1 0 1 cuatro bit para 10s digitos decimales 0-9. Nbtese que el cbdigo 6 0 1 I 0 BCD es un cbdigo pesado. El bit mhs significativo tiene un peso de 7 0 1 1 1 8 rnientras que el menos significative s610 tiene un peso de 1. A este 8 1 0 0 0 cbdigo se le conoce rnhs precisamente corno el cddigo BCD 8421. El 9 1 0 0 1 8421 el nombre se refiere a1 peso que se le da a cada lugar en el cbdigo de cuatro bit. Existen varios cbdigos BCD que tienen otros pesos Fig. Z-l C6digo 8421 para 10s cuatro lugares. Como el cbdigo BCD 8421 es el m8s popular, se acostumbra referirse a el simplemente como el cbdigo BCD. ~Cbmo se expresa el nhrnero 150 corno un nurnero BCD? En la figura 2-2a se muestra una ttcnica sencilla para convertir nurneros decirnales a numeros BCD (8421). Cada digito decimal se convierte a su equivalente en BCD de cuatro bit. (Vease Fig. 2-1). El numero decimal 150 es entonces, igual al ndrnero BCD 000101010000.
&

Decimal BCD

Decimal BC D
C )

0001 0101 0000

0011 0010

. 1000
.0000
1
. 0

1
0100

a) Conversibn decimal a BCD

Conversibn decimal fractional a BCD 0111 0001 1000

BCD Decimal

1001

0110

1
9

1
6

.
.

BCD Decimal

1
7

1
1

1
8

b) Conversibn BCD a decimal

d) Conversibn BCD fraccional a decimal

C6DlOOS BINARIOS

Tambitn es bastante simple convertir numeros BCD a numeros decimales. En la figura 2-2b se muestra la ttcnica. Primero se divide el numero BCD 10010110 en grupos de cuatro bit, empezando por el punto binario. Cada grupo de cuatro se convierte luego en el digito decimal equivalente, que se anota debajo. El nhmero BCD 10010110 es, entonces, igual al 96 decimal. La figura 2-2c ilustra un numero decimal fraccionario convertido a su equivalente BCD. Cada digito decimal se convierte en su equivalente BCD. El punto decimal se pasa para abajo y se convierte en el punto binario. La figura 2-2c muestra que el decimal 32.84 corresponde a1 numero BCD 001 10010.10000100. Convierta el nhmero fraccionario BCD 01 110001.00001000 a su equivalente decimal. En la figura 2-2d se muesrra el procedimiento. El numero BCD se divide en grupos de cuatro bit empezando en el punto binario. Cada grupo de cuatro bit se convierte desputs a su equivalente decimal. El punto binario se convierte en el punro del numero decimal. En la figura 2-2d se muestra el numero BCD 01 110001.00001000 a1 ser convertido a su equivalente decimal 71.08. Considere ahora el problema de convertir un numero BCD en su equivalente binario. En la figura 2-3 se muestran 10s tres pasos de que consta el procedimiento. En el Paso 1 el nhmero BCD se divide en grupos de cuatro bitempezando en el punto binario. Cada grupo de cuatro bit se traduce a su equivalente decimal. En la figura 2-3 se ve que el numero BCD 00010000001 1.0101 al ser traducido a1 nhmero decimal es 103.5. BC D Decimal
1 0 3 + != 51 5 1 - 2 = 25 2 5 + 2= 1 2
I?+?=

OOOI 0000 0011 .0101 1 1 1 1

I 0
3 . 5

y residuo
y rcsiduo

I
I
l

Y res~duo

6 3
0

yresiduo
y residuo
y rcs~duo y residuo

6
1

-?=
+2=

0 0

3 t 2= 1

I
1

Binario

0 0 1

1.1,

0.5 x 2 = 1.0

0.0 x 2 = 0.0
Fig. 2-3

6
Conversibn BCD a binario

El paso 2, en la figura 2-3, muestra la parte entera de numero decimal a1 ser traducida a binario. El 10310se convierte en 1100111, en el paso 2 por el procedimiento de dividir repetidamente entre dos. El paso 3, en la figura 2-3, ilustra la parte fraccionaria del nbmero decimal a1 ser traducida a binario. El 0.Sl0 se convierte en 0.1, en el paso 3 por medio del procedimiento de multiplicar repetidamente por dos. La parte enrera y la parte fraccionaria se unen. El ndmero BCD 000100000011.0101 es entonces igual a1 nhmero binario 1100111.1. N6tese que usualmente es m8s efectivo escribir un numero en binario que en BCD. Los numeros binarios usualmente tienen menos unos y ceros, como se ve en la conversibn de la figura 2-3. Aunque son m8s largos, 10s nhmeros BCD se usan en 10s sistemas digitales cuando se requiere que 10s numeros se traduzcan fhcilmente a decimales. Traduzca el numero binario 10001010.101 a su equivalente BCD 8421. El proceso se muestra en la figura 2-4. El numero binario se convierte primer0 en su equivalente decimal. Entonces, el numero binario 10001010.101 es igual a 138.625,,. Cada digito decimal se traduce entonces a su equivalente BCD. En

C6DIGOS BINARIOS

Binario Decimal

I O 0 0 I O I O ~ 1 0 1

1
128

+ii0.5~0.125;l

ir'r'

BCD

OOO1 001 1

1000 01 10 0010 0101

Fig. 2-4 Conversibn binario a BCD

la f i g u r a 2-4 se m u e s t r a c b m o e l decimal 138.625 se c o n v i e r t e e n el n u m e r o BCD 0001001 11000.011000100101, Finalmente vemos que la conversi6n completa traduce a1 binario 10001010.1012en el BCD 0001001 11000.01 1000100101. El BCD es un tkrmino general que puede aplicarse a diversos mktodos. El c6digo BCD mas popular es el 8421. Los numeros 8,4,2,1 representan el peso de cada bit en el grupo de 4 bit. En la figura 2-5 se muestran otros ejemplos de BCD pesados de cuatro bit.

842 1 8 4 2 1 0 I 2 3 4
5 6

BCD 8 4 2 1 0 0 0 0 0 0 0 0 01 0 1 0 1 0 1 1 0 0 0 1 1 0 0 1 0 ,
1

422 1 4 2 2 1

BCD
4 2 2 1

542 1

HC'D

5 4 2 '

5 4 2 1 0 0 0 0 0 1 1 I 1
1

0 1 0 1 0

.-

lo 1 1 12 13

I~

1 1

0 0 0 O 0 1 1 0 I 1 0 I

0 0 0 0 1 0 1 I 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0

0 0 0 0 0 1 I 1 1 0 0 0 0

0 0 0 1 1 0
1 1

0 0 1 1 0 0 0 1 1 0 0 0 1 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1

0 0 0 0

0 0 0 0

0 0 0 0

1 1 1 1

0 l 0 0 0

0 U 0 0 0

1 1 1 1 '

0 0 0 0

0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 0 0 0 0 0 1 0 1 . 0 0 1 1 1 0 0 0 0 0 0 0 1 0 1 0 0 1 1

Fig. 2-5 Tres cbdigos BCD pesados

PROBLEMAS RESUELTOS

2.1

Las letras BCD significan:

Soluci6n:

Las letras BCD significan "decimal codificado en binario" en todas Las soluciones.

2.2

Convierta 10s siguientes numeros BCD 8421 a sus equivalentes decimales: a) 1010 c) lOOOO110 e) 00110010.10010100 b) 00010111 4 O ~ O ~ O I O O O O ~ I oooloooooooooooo.olo~

CAP.21

C~DIGOS BINARIOS

Soluclbn: Los equivalentes decimales de 10s numeros BCD son como sigue: a ) 1010 = ERROR (no hay tal ndmero BCD) 6) 01010100001 1 = 543 b ) 000lOlll = 17 e ) 001 10010.10010100 = 32.94 C ) 10000110 = 86 . 0001000000Ci00000.0101 = 1000.5 Convierta 10s siguientes nhmeros decimales en sus equivalentes BCD: 8421: a) 6, b) 13, c) 99.9, d) 872.8, e) 145.6, A 21.001

Los equivalentes BCD para esos numeros decimales son: a) 6 = 0110 c) 99.9 10011001.1001 e ) 145.6 = 000101000101.0110 b ) 13 = 00010011 6) 872.8 = 100001110010.1000 A 21.Wl = 00100001.-I Convierta 10s siguientes numeros binarios a sus equivalentes BCD 8421: a) 10000, b) 11100.1, c) 101011.01, d) 100111.11, e) 1010.001,

lllllloool.

Los equivalentes BCD para esos nurneros binarios son: a ) 1000 = 00010110 6) 100111.11 = 00111001.01110101 b ) 11100.1 = 00101000.0101 e ) 1010.001 = 00010000.000100100101 C ) ioioii.oi = o i m i 1 . 0 0 1 0 0 1 o i A 1111110001 = m~oooooooo~ooi Convierta 10s siguientes nhmeros BCD 8421 a sus equivalentes binarios: a) 0001 1000 c) 01 10.011 10101 e ) 01 100000.00100101 b) 01001001 4 001 101 I 1.0101 ~~I.OOIIO I lo101 I Solucion: Los equivalentes binarios parn estos numeros BCD son como sigue: a) 00011000 = 10010 d) 00110111.0101 = 100101.1 b) 01001001 = 110001 e ) 01100000.00100101 = 111 100.01 C ) o ~ i o . o i ~ ~ o= i o 110.11 i oooi.oo~~o~i~ =o1.011 ~oi Mencione tres cbdigos BCD pesados. Sulucion: Tres cbdigos BCD son: a ) BCD 8421, b ) BCD 4221 c ) BCD 5421

El equivalente BCD 4221 del decimal 98 e

Solucibn:

El equivalente BCD = 4221 del decimal 98 es I 11 11 110.

El equivalente BCD 5421 del decimal 75 es

Solucibn:

El equivalente BCD 5421 del decimal 75 es 10101000. ~QuC clase de nhmero (BCD o binario) seria mhs fhcil de traducir a decimal?

Los numeros BCD son 10s mils filciles de traducir a sus equivalentes decimales.

C6DIGOS BINARIOS

2-3 CODIGOS BINARIOS NO PESADOS

Algunos cbdigos binarios son no pesados. Cada bit, por lo tanto, no tiene un peso especial. Dos de estos cbdigos no pesados son el c6digo Gray y el cbdigo exceso-3. El cbdigo exceso-3 (XS3) esta relacionado a1 BCD 8421 por su naturaleza de decimal codificado binario. En otrzs palabras, cada grupo de cuatro bit en el cbdigo XS3 es igual a un digito decimal especifico. La figura 2-6 muestra el cbdigo XS3 junto con sus equivalentes en BCD 8421 y decimal. Notese que el nurnero XS3 siernpre es tres m6s que el numero BCD 8421.
8421 B C D XS3 B C D

Decimal 10 0 I 2
3

1
0000

10 0011 0011 0011 0011 0011 0011 001 1 0011 0011 0011 0100 0100

1 0011 0100 0101 0110 0111 1OOO 1001 1010 1011 1100 0011. 0100

4
5 6 7 8

9 10 11

OOO1 0010 0011 0100 0101 0110 0111 lo00 1001 OOOI 0000 OOO1 OOO1

Fig. 2-6 Cbdigo d e exceso 3 (XS3)

Considere el cambio del numero decimal 62 a su numero equivalente en XS3. El paso 1 en la figura 2-7a muestra cbmo se suma 3 a cada digito decimal. En el paso 2 se muestra cbmo el 9 y el 5 se convierten en su equivalente BCD 8421. El n6mero decimal 62 es, entonces, igual al nfimero BCD XS3 10010101.
Decimal

XS3

fi
1 9

f
XS3

@ mads 3 @ Conversibn a binario

XS3

+ -

1001 0101
a ) Conversibn

decimal a XS3 loo0 -0011 1100 -0011

0111 0011 b) Conversibn BCD a XS3

+E @

Afiadal

1
BC D

1
Decimal

1
5

9
XS3 a decimal
Fig. 2-7

c) Conversi6n

Convierta el numero BCD 8421 O l O O O O O O a su equivalente XS3. En la figura 2-7b se ve el procedimiento. El nlimero BCD se divide en grupos de cuatro bit empezando en el punto binario. El paso I muestra c6mo se suma 3 (binario 001 1) a cada grupo de 4 bit. La surna es el nlimero XS3 resultante. La figura 2-7b muestra el nlimero BCD 8421 O l O O O O O O a1 ser convertido a su numero BCD XS3 equivalente que es 01110011.

-.

CAP.21

C6DIGOS BINARIOS

-.

Considere ahora la conversibn del cbdigo XS3 a decimal. En la figura 2-7c se muestra el numero XS3 10001100 a1 ser convertido a su equivalente decimal. El nhmero XS3 se divide en grupos de cuatro bit empezando en el punto binario. El paso 1 muestra el 3 (binario 001 1) al ser restado de cada grupo de cuatro bit. El resultado es un numero BCD 8421. El paso 2 muestra cada grupo de cuatro bit en el numero BCD 8421 a1 ser traducido a su equivalente decimal. El nhmero XS3 10001100 es igual a1 decimal 59 de acuerdo con el procedimiento de la figura 2-7c. El c6digo XS3 tiene un valor significative en circuitos aritmeticos. El valor del codigo esth en su facilidad de complementaci6n. Si cada bit es complementado (0 a 1 y 1 a 0), la palabra de cuatro bit resultante sera el complemento a 9 del numero. Los sumadores usan nhmeros complemento 9 para realizar la sustraccibn. El Cddigo Gray, es otro codigo binario no pesado. El cbdigo Gray no es un cbdigo tipo BCD. En la figura 2-8 se compara el c6digo Gray con niimeros binarios y decimales equivalentes. Observe cuidadosamente el codigo Gray. Advierta que cada aumento en la cuenta (incremento) viene acompafiado por un solo cambio en el estado del bit. Vea el cambio de las lineas decimales 7 a 8. En hinario 10s cuatro bit cambian de estado (de 011 1 a 1000). En esta nlisma linea el codigo Gray s6lo cambia de estado en el bit izquierdo, (0100 a 1100). Este cambio en un solo bit en el cbdigo por incremento es una caracteristica irnportaiite en algunas aplicaciones en electrbnica digital.

Decimal

Binario

C6digo Gray

Decimal

Binario

Cbdigo Gray

1 2

3 4 5 6
7

0000 OOO1 0010 001 1 0100 0101 01 10 0111

0000 OOO1 001 1 0010 01 10 01 1 1 0101 0100

9 10 11 1 2 1 3 14 I 5

loo0 1001 1010 101 1 1 100 1101 1 1 10 1111

1100 1101 1111 1110 1010 101 1 1001

lo00

Fig. 2-8 C6digo Gray

~ el nuConvierta ahora un numero binario a su equivalente en cbdigo Gray. La figura 2 . 9 rnuestra mero binario 0010 al ser traducido a su equivalente en codigo Gray. Empiece en el BMS del numero binario. Tansfiera Cste a la posicibn izquierda en el cbdigo Gray como lo muestra la flecha. Ahora sume el bit de 10s 8 al siguiente bit (bit de 10s 4). La suma es 0 (0 + 0 = O), que se transfiere y se escribe como el segundo bit de la izquierda en el cbdigo Gray. El bit de 10s 4 se suma ahora a1 bit de 10s 2 en el nbmero binario. La suma es 1 (0 + 1 = 1) y se transfiere y se escribe como el tercer bit de la izquierda en el c6digo Gray. El bit de 10s 2 se suma ahora a1 bit de 10s 1 del nhmero binario. La suma es 1 (1 + 0 = I) y se transfiere y se escribe como el bit de la derecha en el cbdigo Gray. Entonces, el nun~ero binario 0010 es igual a1 nurnero 001 1 en cbdigo Gray. Esto puede verificarse en la linea 2 decimal de la tabla de la figura 2-8.

Binario

Binario

I
Codigo Gray

l
1

l
1
Cbdigo Gray

0
(a)

i
1

suma suma suma suma

1
1
(b)

1
1

1
0

1
1

Fig. 2-9 Conversiones de c6digos Binarios-Gray y Gray-Binario

22

C ~ D I G O BINARIOS S

[CAP.2

Las reglas para convertir cualquier numero binario a su equivalente en cbdigo Gray son las siguientes: 1. El bit de la izquierda es igual en cbdigo Gray que en el nhmero binario. 2. Sume el BMS a1 bit inmediatamente a la derecha y anote la suma (desprbciese cualquier acarreo) debajo en la linea de cbdigo Gray. 3. Continhe sumando 10s bit a1 bit de la derecha y anotando las sumas hasta que se llegue a1 bms. 4. El ndmero en cbdigo Gray siempre tendrti el mismo ndmero de bit que el numero binario. Pruebe estas reglas para convertir el binario 10110 a su equivalente en cbdigo Gray. La figura 2-9b muestra el BMS (1) en el ndmero binario a1 ser transferido hacia abajo y escrito como parte del numero en cbdigo Gray. El bit de 10s 16 se suma entonces a1 bit de 10s 8 en el ndmero binario. La suma es l(1 + 0 = l), que se anota en el cbdigo Gray (segundo bit de la izquierda). Luego el bit de 10s 8 se suma a1 bit de 10s 4 en el numero binario. La suma es l(0 + 1 = l), que se anota en el cbdigo Gray (tercer bit de la izquierda). Luego el bit de 10s 4 se suma al bit de 10s 2 del ndmero binario. La suma es 0 (1 + 1 = lo), porque el acarreo ( I ) se descarta. El cero se anota en la segunda posicibn de la derecha en el cbdigo Gray. Luego se suma el bit de 10s 2 a1 bit de 10s 1 en el ndmero binario. La suma es 1 (1 + 0 = I) que se anota en el cbdigo Gray (bit de la derecha). El proceso se ha completado. La figura 2-96 muestra a1 numero binario 10110 al ser traducido al numero 11101 en cbdigo Gray. Convierta ahora el numero 1001 en codigo Gray a su equivalente en binario. En la figura 2-10a se detalla el procedimiento. P r i m e r ~ el bit de la izquierda (1) se transfiere hacia abajo al renglbn binario formando el bit de 10s 8. El bit de 10s 8 en el numero binario se transfiere (ver flecha) arriba del siguiente bit en cbdigo Gray y se suman 10s dos. La suma es I (1 + 0 = 1) que se escribe en el lugar del bit de 10s 4 en el numero binario. El bit de 10s 4 (1) se suma entonces al siguic~ite bit en cbdigo Gray. La suma es 1 (1 + 0 = 1). Este 1 se escribe en el lugar de 10s 2 del numero binario. El bit de 10s 2 del binario 1 se suma a1 bit de la derecha en cbdigo Gray. La suma es 0 (1 + 1 = 10) porque se descarta el acarreo. Este 0 se escribe en el lugar de 10s 1 en el numero binario. La figura 2-1Ou muestra el ndmero 1001 cbdigo Gray Traducido a su numero binario equivalente 1110. Esta conversibn puede verificarse mirando la linea decimal 14 en la figura 2-8.
Cbdigo Gray

.-

Cbdigo Gray

Binario
(1

Binario

h)

Fig. 2-10

Conversiones de c6digo Gray a binario

Convierta el numero de seis bit 01 1011 en cbdigo Gray a su equivalente en binario. Empiece a la izquierda y siga las flechas de la figura 2-106. Siga el procedimiento, recordando que 1 + I = 10. El acarreo (1) se descarta y se pone cero en la linea binaria. La figura 2-lob muestra que el numero codigo Gray 01 1011 es igual a1 numero binario 010010.
PROBLEMAS RESUELTOS

2.10

Las letras y numeros XS3 significan codigo Solucibn: XS3 significa c6digo exceso 3. El cbdigo BCD (8421, XS3) es un ejemplo de un cbdigo no pesado. SuluriOn: El cbdigo BCD XS3 es un ejemplo de un cbdigo no pesado

2.1 1

C~DIGOS BINARIOS

El cbdigo (Gray, XS3) es un cbdigo BCD.

Solucibn:
El c6digo XS3 es un cbdigo BCD.

Convierta 10s siguientes numeros decimales a sus equivalentes en cbdigo XS3: a ) 9, b ) 18, c) 37, d) 42, e) 650
Solucibn:' Los equivalentes XS3 para estos numeros decimales son como sigue: a) 9 = 1100 c) 37 = 01101010 e) 650 = 100110000011 b) 18 = 01001011 d) 42 = 01110101

Convierta 10s siguientes numeros BCD8421 a sus equivalentes en cbdigo XS3: a ) 0001, b ) 011.1, c) 01 100000, d) 00101001, e) 10000100.
Solucibn: Los equivalentes XS3 para 10s nhmeros BCD8421 son 10s siguientes: c) 01100000 = 10010011 e) 10000100 = 10110111 a) 0001 = 0100 b) 0111 = 1010 d) 00101001 = 01011100

Convierta 10s siguientes nbmeros X S sus ~ equivalentes decimales: a ) 0011, b ) 01100100, c) 11001011 d) 10011010 e) 10000101
Los decimales equivalentes de 10s numeros XS3 son 10s siguientes; c) 11001011 = 98 e) 10000101 = 52 a) 0011 = 0 b) 01100100 = 31 d) 10011010 = 67

El Cddigo gitales.
Solucibn:

(Gray, XS3) se usa generalmente en aplicaciones aritmkticas en circuitos di-

El cbdigo XS3 se usa generalmente en aplicaciones aritmeticas.

a ) 1010,

Convierta 10s siguientes numeros binarios a sus equivalentes en cbdigo Gray: b ) 10000, c) 10001, d) 10010, e) 10011
Soiuclbn:

Los equivalentes en cbdigo Gray para estos numeros binarios son: a) 1010 = 1111 C) 10001 = 11001 e) 10011 = 11010 d) 10010 = 11011 b) 10000 = 11000

Convierta 10s siguientes numeros en cbdigo Gray a sus equivalentes en binario. a ) 0100, b ) 1 1 1 1 1, c) 10101, d) 110011, e) 011100
Solucibn: Los equivalentes binarios para estos numeros en codigo Gray son: C) 10101 = 11001 e) 01 1100 = 0101 1 1 a) 0100 = 0111 b)11111=10101 d)110011=1OGQ10

La caracteristica mas importante del cddigo Gray es que cuando la cuenta se incrementa en uno, (sblo un, mas de) un bit cambia de estado.
La caracteristica mas importante del c6digo Gray es que cuando la cuenta se incrementa en uno, s6lo un bit cambia de estado.

2-4

CODIGO DE DETECCION DE ERRORES

Una ventaja de 10s sistemas digitales (como la cornputadora digital) es su gran precision. Aunque 10s sisternas digitales son bastante exactos, pueden surgir algunos errores. ~ s t o deben s ser detectados cuando ocurren durante la transrnisibn de 10s datos. Un rnetodo simple de deteccibn de errores usa el bit de paridad. El bit de paridad es un bit extraque viaja a travks de una palabra digital (un grupo de bit ) y ayuda a detectar 10s posibles errores que pueden ocurrir durante la transrnisibn. Un sisterna de transrnisi6n digital se muestra en forma de bloques en la figura 2.1 1. El transmisor de la izquierda esta mandando bit de datos A, B, C y D (una palabra de cuatro bit). Corno una precaucibn contra cualquier error esta palabra de cuatro bit se mete a un generador de bit de paridad, que genera el bit de paridad apropiado (A. El bit de paridad y la palabra de cuatro bit se mandan a travts de la linea de transmisibn. La palabra de cuatro bit se rnanda al sistema digital receptor. La palabra de cuatro bit junto con el bit de paridad se mandan a1 circuito de deteccidn de errores. Si ocurre un error durante la transrnisibn, el circuito de deteccibn de errores activara una alarrna.

Fig. 2-1 1

Deteccian de error usando bit de paridad en sisterna de transmisibn de datos

La tabla de la figura 2-12 nos ayudara a explicar c6mo opera el metodo de paridad. Esta tabla es realrnente una tabla de verdad para el generador de bit de paridad que se muestra en la figura 2-1 1. La palabra de cuatro bit que esta siendo transmitida se rnuestra bajo las entradas (D, C, B, A) en la figura 2-12. El bit extra, de paridad que se transmite con la palabra de cuatro bit se La tigura 2-12 es rnuestra en la columna de salida (P). una tabla de verdad para un circuito gerlerador de bit de paridad par. La tabla de verdad da todas las posibles cornbinaciones de D, C, B y A con la salida resultante. El circuito generador de bit de paridad examina las entradas para ver si estan presentes en ntimero par de I . Si existe un nurnero par de 1, la salida del circuito (el bit de paridad) es 0. Si no hay un nurnero par de 1 en las entradas, el circuito generador de bit de paridad genera una salidad de 1 (el bit de paridad es 1). Observe el rengl6n I en la figura 12. Hay cero I (o es un nurnero par), asi que el bit de paridad es 0. Las entradas en el renglbn 2 son 0001. Ahi hay un nurnero impar de 1 (un unico I), asi que el circuito genera un 1 en la salida (el bit de paridad es 1). Las entradas del renglbn 4 contienen dos 1 (001 1). Este nurnero par de 1 genera un bit de paridad cero en la salida de P.La entrada en el renglbn 8 contiene tres 1 (01 11). Un nurnero im-

Enlradas
Lines
-

Salida
.

D ( ' B . 4
I

o o o o
0
0

o
I

0
I

5 6 7

0 0 O 0 1

n
9

I 1 I 1 0

0 0 0 1 I O 1 1 0 0

I
-

1
Llnea

1
I

Palabre

811de paridad

Fig 2-12 Tabla de verdad para un generador de bit de paridad par

par de 1 genera un bit de paridad 1 en la colurnna de salidas. En otras palabras, el generador de bit de paridad se asegura de que haya un nllmero par de 1 en la linea de transrnision. El circuit0 de deteccibn de errores sblo hace sonar una alarrna si aparece un n6rnero irnpar de 1 en su entrada. Un numero irnpar de 1 significa error, y debe sonar la alarrna. Este sistema simple sblo detecta errores, no puede corregirlos. Algunas veces se usa el metodo deparidad impar, siernpre que se transrnita un nhrnero impar de 1. El sistema seria similar al de la figura 2-1 1. Los circuitos dentro del generador de bit de paridad y el detector de errores serian ligerarnente diferentes. Existen sisternas rnlls complicados que corrigen errores en la transrnisibn. Un ejernplo de estos cbdigos de correccibn de errores es el cddigo Hamming.
PROBLEMAS RESUELTOS

2.20

10s errores de transtnisibn en 10s sisternas digitales pueden detectarse por rnedio de un bit de Solucibn: Los errores de transmisibn en 10s sisternas digitales pueden ser detectados por medio de un bit de paridad.

2.21

Si siernpre se transmite un numero par de 1 , el sisterna de deteccibn de errores se conoce corno un sisterna de paridad (par, irnpar) Solucibn: Un sistema de paridad par siempre transmite.un numero par de 1 El bit de paridad ayuda a rnisibn de datos. Solucibn: El bit de paridad ayuda a derectar errores que ocurren durante la transrnisibn de datos. (corregir, detectar) errores que ocurren durante la trans-

2.22

2.23

Enurnere las salidas (P)del generador de bit de paridad par para cada uno de 10s doce pulsos de entrada que se muestran en la figura 2-13.
Entradas
1 1 1 1 l 1 0 1 1 1 1
-

Salida

3 7

Fig. 2-13

Generador de bit de paridad para el problema de secuencia de pulsos

Solucibn: Las salidas ( P ) del generador de bit de paridad par de la figura 2-13 son las siguientes: J) pulso j = 0 a) pulso a = 0 4 pulso d 0 g) pulso g = 0 e) pulso e = 1 h) ~ U I S O 6 ) pulso b = 0 k ) pulso k = 0 h = 1 C) puiso c = I pu~sof = o 9 ~UISO i = I I) pulse I o

26

C~DIGOS BINARIOS

ICAP.2

2.24

Enumere las salidas del circuito detector de errores para cada uno de 10s doce pulsos de entrada que se muestran en la figura 2-14. Suponga que el sisiema usa el mttodo de paridad par para la deteccibn de errores.
Entradas Salida

de error

Fig. 2-14 Detector de errores para el problema de secuencia de pulsos Solucibn:

Las salidas del circuito detector de errores de la figura 2-14 son como sigue: g) pulso g = OK (no hay error) h) pulso h = ERROR (se activa la alarma) c) pulso c = ERROR (se activa la alarma) I) pulso i = ERROR (se activa la alarma) d) pulso d = OK (no hay error) j) pulso j = OK (no hay error) e) pulso e = OK (no hay error) k) pulso k = ERROR (se activa la alarma) j ) pulso f = OK (no hay error) I) pulso I = OK (no hay error).
a) pulso a = OK (no hay error) b) pulso b = OK (no hay error)

2-5

C~DIGO DE CORRECCI~N DE ERRORES

. -

En la secci6n anterior se us6 un solo bit de paridad para detectar un error durante la transmisi6n de informacibn digital. Este h i c o bit de paridad, solamente indicaba que existia un error, pero no indicaba cuPl era el bit incorrecto. El C6digo Hamming detecta un error e indica cual es el bit err6neo. Entonces este bit incorrect~ puede cambiarse a su forma correcta, siendo entonces el C6digo Hamming un c6digo autocorrector. Una palabra de 4 bit (D7,D,, DgrDl), se esta transmitiendo en la figura 2-15. Tres bit de paridad par (P,, P,, P& estan siendo generados en la izquierda y transmitidos junto con 10s datos. Cualesquiera errores se detectan en la derecha de la figura 2-15 por 10s tres circuitos de detecci6n de errores conocidos. Si no existe ningun error en 10s datos (D,, D,, D,, 03 a1 salir de la linea de transmisi6n,los indicadores de error marcaran 000. Con 10s indicadores de error en 000, el circuito corrector de errores no hace nada a los datos (D,, D6, D5, Dl) y los manda a1 sistema receptor digital. Sup6ngase que la palabra de datos que se va a transmitir es 1010 como se ilustra en la figura 2-16u. iCuhl sera la salida del generador de bit de paridad par en P,? Las entradas son D,, D, y D5 que son iguales a 101. La salida P4sera un 0 para producir un nlimero par de 1, Esto se muestra en la figura 2-16b. A continuaci6n, jcuhl es la salida en P, del segundo generador de bit de paridad par? Las entradas son D,, D, y D,, que son iguales a 100. La salida P, sera un 1 para producir un ndmero par de I . Esto se muestra en la figura 2-16c. Finalmente, CUM es la salida en PI,del generador debit de paridad par de la parte inferior de la figura 2-15? Las entradas son D,, D, y D,, que son iguales a 110. La salida P1serP un 0 para producir un numero par de 1. Esto se muestra en la Fig. 2-16d. La informaci6n binaria que entra en la llnea de transmisi6n sera 1010010 como lo muestra la figura 2-16d. Suponga que en la figura 2-15 no hay errores durante la transmisi6n. La salida de la linea de transmisi6n sera 1010010, como se ve en la figura 2-170. El circuito detector de errores de la parte superior de la figura 2-15 tiene la entrada que se muestra en la figura 2-176. La entrada 1010 genera un 0 en la salida E4 lo que significa que no hay error en el detector de errores de 10s 4. Luego, en la figura 2-17c se muestran las entradas del circuito detector de errores de en medio como 1001. Los dos 1 generan un 0 en la salida E,, lo que significa que no hay error en el indicador de errores de 10s 2. Finalmente en la figura 2-17d se muestra que las entradas en el circuito detector de errores inferior son 1100. Este circuito genera

--

---

CdDIGOS BINARIOS

a) Palabra de dalos

C)

Bit de paridad (P,) generado

b) Bit de paridad (P,) generado

d) Bit de paridad (P,) generado

Salida E2

Fig. 2-16
D7 D, D, P , D , P , P , l 0 X X O l X

a) Salida de la llnea de transmisibn

c) Entradas y salida del circuito detector de errores de enmedio

D : D, D, P4 D~ p 2 p I l X l X O X 0 Salida El

D T0 6 D, P4 D 3P 2 P I
l o I O X X X

Salida E4

b) Entradas y salida del circuito detector de errores superior

d) Entradas y saiida del circuito detector de errores inferior

Fig. 2-17

un 0 en la salida El, lo que significa que no hay error en el indicador de error de 10s 1. Aparecen tres 0 en 10s indicadores de errores, lo que significa que no ocurrib ningdn error durante la transmisibn. Esto provoca que el circuito detector de errores deje pasar 10s datos D,, D,, D,y D3 hacia el sistema receptor digital en su forma original (1010). Ahora suponga que ha sucedido un error durante la transmisibn de la palabra de datos 1010. Suponga que el bit de datos 5 (D,) ha cambiado de 1 a 0,segdn se rnuestra en la figura 2-18a.Observe el circuito detector de errores de la parte superior de la figura 2-15.Las entradas a este circuito se muestran como 1000 en la figura 2-186.El detector de errores superior genera una salida de 1 en E,, lo que significa que se ha detectado un error. A continuacibn se muestra que las entradas en el circuito detector de errores de en medio es 1001 (Fig. 2-18~). El circuito detector de errores de en nnedio no advierte ningun error y genera un 0 en la salida E,. Finalmente las entradas del circuito detector de errores inferior son
0 7

De, Ds P 4 D.1 Pz P I O I 0 O I 0
error
L

Entrada a la llnea de transmisibn

I 0 0 0 0 I 0

Salida de la Hnea de transmisibn

a ) Error introducido en el bit 5 de 10s datos

D - Dh D ) P4 D, P2 P I
l 0 0 0 X X X

Salida E4

b) Entradas y salida del circuito detector de error superior

D -D, D, P4 D, P , P I
l 0 X X O l X
C)

Salida E2

Entradas y salida del circuito detector de error de enmedio

D 7D , D , P , D 3 PI P I
I X O X 0 X 0

Salida El 1

d) Entradas y salida del circuito detector de error inferior

Fig. 2-18

C6DIGOS BINARIOS

1000, segun se muestra en la figura 2-18d. El circuito inferior genera un 1 en la salida E, debido a un error. El indicador de errores de la figura 2-15 muestra el binario 101 (5 decimal) que significa que el bit 5 (D,) es incorrecto. El circuito detector de errores cambia el bit de datos 5 (D,) de 0 a 1. Luego la palabra de datos 1010, ya corregida, se manda al sistema receptor digital de la derecha de la figura 2-15. El cbdigo Hamming es uno de 10s diferentes tipos de cbdigos detectores de errores que usan bits de paridad. El cbdigo Hamming detectarh y corregirh un solo error, usando varios generadores de bit de paridad y circuitos detectores de errores. La desventaja obvia del c6digo Hamming es la necesidad de lineas de transmisibn adicionales y circuitos digitales extra. El c6digo Hamming puede ser usado con palabras de mas de 4 bit afiadiendo mhs bit de paridad.
PROBLEMAS RESUELTOS

2.25

Usando el cbdigo Hamming, un circuito digital puede detectar y sibn. Solucibn:

'

errores en la transmi-

El Cbdigo Hamming puede usarse para detectar y corregir errores en la transmisibn digital de datos.
2.26

. Consulte

la figura 2-15. Este sistema de transmisibn digital esttt mandando una palabra de bit y tres bit de a travks de la linea de transmisibn.

El sistema de transmisibn digital de la figura 2-15 estd mandando una palabra de 4 bit y tres bit de paridad a travts de la linea de transmisibn.

2.27

Enumere las salidas (P)de generador de bit de paridad par para cada uno de 10s pulsos de entrada que se muestran en la figura 2-19
Entradas Ocnerador Salida

-O

I--+

dc paridad

J e r l c h u

Fiu. 2-19 Generador de bit de paridad para el problema de secuencia de pulsos Solucibn:
a) pulso a = 1 b) pulso b = 0

Las salidas (P) para el generador de bit de paridad par de la figura 2-19 son como sigue: c) pulso c = 0 e) pulso e = 1 g) pulso g = 1 d) pulso d = 0 pulso f = 1 h) pulso h = 0

2.28

Consulte la figura 2-15. Si la palabra de datos es 001 1 (D7=0, D, = 0, D, = 1, D, = l), 10s bit de paridad serlan P4 = ,p 2 = Y PI = Solucibn: Cuando la palabra de datos en la figura 2-15 es 001 1,los bit de paridad son P4 = 1, P, = 1 y PI = 0.

2.29

Consulte la figura 2-15 cuando sale 01 10011 (D, = 0, PI= 1) de la linea de transmisibn, 10s indicadores de error serttn E, = Ez = Y El =

Solucibn:
Al salir 01 10011 de la = OyE1 = 0.

linea de transmisibn en la figura 2-15, 10s indicadores de error serhn E,

0, El

30

C6DIGOS BINARIOS

ICAP.2

2.30
Solucl6n:

(si, no) hubo error en la transmisi6n en el problem anterior. No hubo error durante la transmisi6n en el problema anterior.

2.31

Consulte la figura 2-15. Cuando sale OOlOlOU (D, = 0 del extremo izquierdo) de la Linea de transmisi6n, 10s indicadores de error seriin E, = E 2 = YEL = Cuando sale OOIOIOO de la llnea de transmisibn en la figura 2-15,los indicadores de error seran E,
1 , E , = 1 Y E , = 0.
=

A.

2.32

iCuiil bit estaba equivocado en el problema anterior?

Solucl6n: El bit de datos 6 (D,) estaba equivocado y debi6 ser cambiado de 0 a 1.
-

2-6 C ~ D I G O S ALFANUMERICOS
Se han usado 1 y 0 binarios para representar diferentes numeros. Los bit pueden ser codificados tambikn para representar letras del alfabeto, numeros y signos de puntuacibn. Uno de estos cbdigos, de 7 bit, es el American Standard Code for Information Interchange (ASCII, se pronuncia "aski"), se muestra en la figura 2-20. Note que la letra A se representa como 1000001 en tanto que B es 1000010. El cbdigo ASCarlcter Espacio
I i #

ASCII 010 010 010 010 010 010 010 010 010 010 010 010 010 010 010 010 011 011 011 011 011 011 011 011 011 011

EBCDIC

Caracter
I

ASCII
/IM)OOOI

EBCDIC 1100OOO1 1100 0010 11000011 1100 0100 1100 0101 1100 0110 1100 O i l 1 1100 1000 1100 1001 1101 m 1 1101 0010 ll0l 001 1 1101 0100 1101 0101 1101 0110 1101 011 1 1101 1101 1 1 10 1110 11 10 1 1 10 1110 1110 1110 1110 1000 1001 0010 001 1 0100 0101 0110 0111 1000 1001

S 7 6
&

1 *

OW0 I 0100 OOOI 0101 0010 0111 0011 0111 0100 0101 0101 0110 0110 0101 0111 0111 loo0 0100 1001 0101 1010 0101 1011 0100 1100 0110 1101 01 10 1110 0100 1111 01 10
0000 OOO1

0000
1010 1111 1011 1011 1100 0000 1101 1101 1101 1100 1110 1011
0000

A B C D

E
F G H I

J
K

M
N 0

1011 0001

100 0010 10000ll 100 0100 100 0101 100 0110 100 0111 100 loo0 100 1001 100 1010 100 1011 100 1100 100 1101 100 1110 100 1 1 1 1 101 0000 101 101 101 101 101 101 101 101 101 101
OOOI 0010 0011 0100 0101 0110 0111 IOOO 1001 1010

0 1
7

3
4 5

6
7

8
9

0010 0011 0100 0101 0110 0111 loo0 1001

1 1 1 1 0000 1 1 1 1 0001 1 1 1 1 0010 1 1 1 1 0011 1 1 1 1 0100 1 1 1 1 0101 1111 0110 1 1 1 1 0111 1111 lo00 1 1 1 1 1001
Fig. 2-20

Q
R
S

v
X

W
Y

Cbdigos alfanumkricos

C6DIGOS BINARIOS

CII se usa ampliamente en las computadoras pequefias para traducir de 10s caracteres del teclado al lenguaje de la computadora. La tabla de la figura 2-20 no es una lista completa de todas las combinaciones del cbdigo ASC11. Los c6digos que pueden representar letras y numeros son llamados cddigos alfanumkricos. Otro c6digo alfanumkrico ampliamente usado es el Extended Binary-Coded-Decimal Interchange Code. (EBCDIC, se pronuncia "ebsidik"). Una parte del cbdigo EBCDIC se muestra en la figura 2-20. Advierta que el c6digo EBCDIC es un c6digo de 8 bit y por lo tanto puede tener mils variaciones y caracteres que el codigo ASCII; se usa en muchas de las computadoras mhs grandes.
PROBLEMAS RESUELTOS

2.33

Los cbdigos que representan numeros y letras son llamados cbdigos

Solucibn:

Los cbdigos alfanumkricos representan letras y nbmeros.

2.34

iQue representan las siguientes abreviaturas? b) EBCDIC a) ASCll

Solucibn:

a) ASCll = American Standard Code for Information Interchange. b) EBCDIC = Extended Binary-Coded- Decimal Interchange Code.

2.35

Consulte la figura 2-21. La salida del codificador ASCll seria K en teclado de la milquina de escribir.

si se oprimiera la

La salida ASCll seria 1001011 si se oprirniera la K en el teclado.

1

computadora
BMS

Codillcador Mcnsaje para el tcclado del operador

--r

del teclado ASCll

Entrada

Salida

Fig. 2-21 Sistema codificador del ASCII

2.36

Consulte la figura 2-21. Liste las 12 salidas del codificador de teclado ASCll para el mensaje "Pague $1000.00".

Los cbdigos ASCll para cada uno de 10s caracteres en el mensaje son: a) P = 1010000 g) 0 = OIIOMW) ./I . = 0101110 d) Espacio = 0100000 e) 5 = 0100100 h) O=OllOOOO k ) O=OllOMW) b) A = 1000001 fj espacio = 1 = 01100()1 b 0 =OllW 1) 0 = 0110000 C) Y = 1011001

C6DIGOS BINARIOS

Problemas suplementarios
Los dispositivos electr6nicos que traducen de un cbdigo a otro se Ilaman:

a)

b,

Resp. a) codificadores

b) descodificadores.

Convierta 10s siguientes ndmeros en codigo BCD 8421 a sus equivalentes decimales. a) 10010000 b) 11111111 c) 0111.0011 d) 01100001.00000101 Resp. a) 10010000 = 90 c) 0111.0011 = 7.3 d) 01 100001.00000101 = 61.05 b ) 11111111 = ERROR (no existe tal nbmero en BCD) Convierta 10s siguientes numeros decimales a sus equivalentes en BCD 8421. a) 10 b ) 342 c) 679.8 d) 500.6 Resp. a) 10 = 00010000 c) 679.8 = U11001111001.1000 b ) 342 = 001101000010 d) 500.6 = 010100000000.0110 Convierta a) 10100 Resp. a) b) 10s siguientes nurneros binarios a su equivalente en BCD 8421. b ) 11011.1 c) 100000.01 d) 111011.11 10100 = 00100000 c) 100000.01 = 00110010.00100101 11011.0 = 00100111.0101 d) 111011.11 = 01011001.01110101

Convierta 10s siguientes numeros BCD 8421 a sus equivalentes en binario: a) 01011000, b ) 0001OOOOOOOO c) 1001.01110101, d) 0011.0000011000100101 Resp. a) 01011000 = 111010 c ) 1001.01110101 = 1001.11 b) 0001MW)oOIW1= 1100100 d) 0011.0000011000100101 = 11.0001 El equivalente BCD 4221 de decimal 74 es El equivalente BCD 5421 del decimal 3210 e s

. Resp. 11011000
. Resp. 0011001000010000 (binario, decimal). Resp. decimal

El cbdigo BCD es conveniente para hacer traducciones a El c6digo exceso-3 se abrevia comunmente corno .

Resp. XS3

Convierta 10s siguientes ndmeros decimales a sus equivalentes en c6digo XS3: a) 7, b) 16, c) 32, d) 4089. Respa) 7 = 1010 c) 32 = 01100101 b) 16 = 01001001 d) 4089 = 0111001110111100
'

Convierta 10s siguientes numeros XS3 a sus equivalentes decimales: a) 1100, b) 10101000, c) 100001110011, d) 0100101101100101 Resp. a) 1100 = 9 c ) 100001110011 = 540 b ) 10101000 = 75 d) 0100101101100101 = 1832 Convierta 10s siguientes numeros binarios a su equivalente en c6digo Gray : a) 0110, b ) 10100, c) 10101, d) 10110 Resp. o) 0110 = 0101 b) 10100 = 11110 c) 10101 = 11111 d) 10110 = 11101 Convierta 10s siguientes numeros en c6digo Gray a sus equivalentes en binario: a) 0001, b) 11100, c) 10100, d) 10101 Resp. a) 0001 = 0001 b) 11100 = 10111 c) 10100 = 11000 d) 10101 = 11001 Un bit de es un digito binario extra que se manda a travks dc la linca dc transmisibn con la palabra de datos para ayudar a detectar errores en la transmisi6n. Resp. paridad Liste las salidas (P)del generador de bit de paridad par para cada uno de 10s 12 pulsos de entrada mostrado en la figura 2-22

CAP.21

C6DIGOS BINARIOS

Resp. a) pulso a = 0 b) pulso b = 0 c) pulso c = I

2.52

d) pulso d = 1 e) pulso e = 1 j ) pulso f = 0

g) pulso g = 0 h) pulso h = 1 i ) pulso i = 1

J)

k)

pulso j = 0 pulso k = I f~ pulso I = 0

Consulte la figura 2-22. Liste las salidas (P)del generador de bit de paridad non para cada uno de 10s 12 pulsos de entrada.

I I

Salidas

'

.. .

-Gcnerador de bit de paridad

Fig. 2-22

Generador de bit de paridad para el problema de secuencia de pulsos

Resp. a) pulso a = I b) pulso b = I C) PUISO = o

d) pulse d = 0 e) pulso e = 0 pulso J =

g) pulse g = 1 h) pulso h = 0 I) PUISO i = 0

J) pulsoj = 1 k) pulso k = 0 I) pulso I = 1

2.53

2.54

Consulte la figura 2-14. Liste las salidas del circuit0 detector de errores para cada uno de 10s I2 impulsos de entrada. Suponga que el sistema usa el metodo de deteccidn de errores de paridad non. Resp. a) pulso a = ERROR (se activa la alarma) g) pulso g = ERROR (se activa la alarrna) b) pulso b = ERROR (se acriva la alarma) h) pulso h = OK (sin error) C) pulse c = OK (sin error) i ) pulso i = OK (sin error) J ) pulso j = ERROR (se activa la alarma) d) pulso d = ERROR (se activa la alarma) k) pulso k = OK (sin error) e) pulso e = ERROR (se activa la alarma) I) pulso I = ERROR (se acriva la alarrna) j ) pulse f = ERROR (se activa la alarma) Consulte la figura 2-15.. Si la palabra de datos es igual a 0101 (Dl = 0, D, = 1, D, b) c) paridad serian igual a: P, = P, = , P, = - Resp. a) I b) 0 c) 1.
=

0, Dl = I), 10s bit de

2.55

2.56

Consulte la figura 2-15. Cuando 0101001 (D, = 0, P , = l), sale de la linea de transmisibn, 10s inb) y El = -. c Resp. a) o h ) 1 c) I . dicadores de error serPn igual a: E, = , E, = De acuerdo a 10s resultados en el problema anterior, el bit (3, 5, 6, 7) de 10s datos estP equivocado. Resp. El bit de datos 3 estaba equivocado en el problema anterior, como se indica por el nurnero binario 011 en el indicador de error. Consulte la figura 2-15. Cuando 1101101 (D, = a1 1 que esta m9s a la izquierda) sale de la linea de transrnisibn, 10s indicadores de error serin igual a: E, = A, E, = y E, = Resp. a) 1 b) 1 c) I.

2.57

A.

2.58

(3, 5, 6, 7) de 10s datos estP equivocado. Los De acuerdo a 10s resultados del problema anterior, el bit D6 datos corregidos que deben enviarse al sistema digital receptor en la figura 2-15 deben ser: Dl = ,

C6DIGOS BINARIOS

Resp. El bit 7 de 10s datos esth equivocado en el problema anterior. Los datos corregidos para mandar al sistema digital receptor en la figura 2-15 deben ser: D, = 0,D8 = 1, D, = 0 y D, = 1
2.59

. .

Probablemente se usarla un c6digo Resp. alfanumkrico

para traducir de un teclado a una computadora digital.

Resp. a) ASCII b) EBCDIC

2.60

Liste dos c6digos alfanumCricos comunmente usados.

Compuertas logicas basicas

-

La compuerta ldgica es elemento bhsico en 10s sistemas digitales. Las compuertas 16gicas operan con nhmeros binarios. Por esta razbn, a las compuertas I6gicas se les llama compuertas 16gicas binarias. Todos 10s voltajes usados en las compuertas l6gicas serhn ALTO o BAJO. En este libro, un ALTO voltaje significarh un 1 binario y un BAJO voltaje significarti un 0 binario. Recuerde que las compuertas I6gicas son circuitos electr6nicos. Estos circuitos electr6nicos responderan s6lo a ALTOS voltajes (Ilamados 1 -unos-) o BAJO (tierra) voltaje (Ilamados 0 -ceros-). Todos 10s sistemas digitales se construyen usando s6lo tres compuertas 16gicas basicas. A estas compuertas 16gicas se les conoce como la compuerta AND, la compuerta OR y la compuerta NOT. En este capitulo se trata con estas importantes compuertas 16gicas bhsicas.

3-2 LA COMPUERTA AND

A la compuerta AND se le llama la compuerta "todo o nada". E ! esquema de la figura 3-10 muestra la idea de la compuerta AND. La lampara ( Y ) se encenderh s610 cuando ambos interruptores de entrada ( A y B) estan cerrados. En la figura 3-1 b se muestran todas las posibies combinaciones para 10s interruptores A y B. A la tabla en esta figura se le llama tabla de verdad. La tabla de verdad muestra que la salida (Y) es habilitada s61o cuando ambas entradas esten cerradas.
Entradas Salida

B
(I) Simbolo de la compuerta AND
+I"'-

a) Circuit0 AND usando conmutadores

Conmutadores de cnrrada Luz de salida

Entradas

%Iida

abierto abierto cerrado cerrado

abierto cerrado abierlo cerrrado

no

0 = bajo voltaje 1 = alto volraje

b) Tabla de verdad

b) Tabla de verdad para AND

F i g . 3-1

F i g . 3-2

En la figura 3-2a se muestra el s(mbo10 ldgico convencional de la compuerta AND. Este simbolo sefiala las entradas como A y B. A la salida se le sefiala como Y. kste es el simbolo para una compuerta AND de dos entradas. La tabla de verdad para la compuerta AND de dos entradas se muestra en la figura 3-26. Las entradas se representan como digiros binarios (bit). Advierta que solo cuando ambas entra-

COMPUERTAS LOGICAS BASICAS

das A y B son 1, la salida sera 1. El cero binario se define como un BAJO voltaje o tierra. El 1 binario se define como ALTO voltaje. En este libro, ALTO voltaje se referirh aproximadamente a + Svolts (V). El dlgebra booleana es una forma de 16gica simb6lica que muestra c6mo operan 10s circuitos 16gicos. Una expresidn boolepna es un "metodo taquigrafico" de mostrar lo que sucede en un circuito 16gico. La expresi6n booleana para el circuito de la figura 3-2 es:

-.

Esta expresi6n booleana se lee como A y B (" . " significa "y") igual a la salida Y. Algunas veces el punto ( . ) no se emplea en la expresi6n booleana, as1 que la expresi6n booleana para la compuerta AND de dos entradas seria:
AB= Y

. . .

Esta expresi6n booleana se lee A y B igual a la salida Y. El punto (.) representa la funcion logica AND en Algebra booleana, no la multiplicaci6n como en el Algebra regular. Muchas veces un circuito I6gico tendrh tres variables. La figura 3-3a muestra la expresibn booleana para una compuerta AND de tres entradas. Las variables de entrada son A, By C. La salida se representa como Y. El simbolo logico para esta expresion AND de tres entradas se muestra en la figura 3-3b. Las tres entradas (A, B, C,) entran a la izquierda del simbolo. La unica salida (Y)esth a la derecha del simbolo. La tabla de verdad en la figura 3-3c muestra las ocho posibles combinaciones de las variables A, B y C. Advierta que en el renglbn superior de la tabla esth la cuenta binaria 000. La cuenta binaria luego sigue con 001, 010, 01 1, 100, 101, 110 y finalmente 111. Note que linicamente cuando todas las entradas son 1 la salida de la compuerta AND tendrh un 1. -

A,B,C= Y
a) Expresibn boolcana de tres variables

b) Simbolo de la compuerta A N D de tres entradas

c) Tabla de verdad con Ires variables

Fig. 3-3

Las leyes del algebra booleana gobiernan la operacibn de las compuertas AND. Las leyes formales para la funcidn AND son:

Usted puede demostrar la validez de estas leyes haciendo uso de la tabla de verdad de la figura 3-2. !has son proposiciones generales que siempre son verdaderas para la funci6n AND. Las compuertas AND deben seguir estas leyes. Advierta la barra sobre la variable en la ultima ley. Esta barra sobre la variable significa no A o el opuesto de A .

COMPUERTAS LOGICAS BASICAS

.-

PROBLEMAS RESUELTOS

3.1

Escriba la expresibn Booleana para una cornpuerta AND de cuatro entradas.

Solucibn:

A . B . C . D = YoABCD= Y

3.2

Dibuje el simbolo Ibgico para una cornpuerta AND de cuatro entradas

Solucion: Vease la figura 3-4

:aY
n
/

Fig. 3-4 Simbolo para una compuerta AND de cuatro entradas

3.3

Dibuje una tabla de verdad para una cornpuerta AND de cuatro enrradas.
Solucion: Entradas D C B . 4 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 Salida Entradas D C f3 I : 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 Salida

Y
0 0
0

Y
0
0

0 0 0 0 0

0 0 0
0 0 1

3.4 -

~ C u a seria l el tren de pulsos en la salida para la figura 3-5?

Soluc,ibn: pulso a = 1 pulso b = 0 pulso c = 0 pulso d = I pulso e = 1 . pulso f = 0 pulso g = 1 pulso h = 0

/I

d
I

c
I

Fig. 3-5 Problema de tren de pulsos

o o

0 1 1

Fig. 3-6 Problerna de tren de pulsos

3.5

LCuhl sera el tren de pulsos en la salida para la figura 3-6? Note que a 10s dos trenes de pulsos se les estbn aplicando la funcibn AND.
Soluci6n: Los pulsos de salida en la figura 3-6 serhn con10 sigue: pulso a = 0 pulso c = 0 pulso e = 0 pulso g = 0 pulso b = 1 pulso h = 0 pulso d = 1 pulso f = 0

3-3 LA COMPUERTA OR
-.

A la compuerta OR se le llama compuerta de "cualquiera o todo". El esquema de la figura 3-7a rnuestra la idea de la com'puerta OR. La ILrnpara (Y) se encenderh cuando cualquier interruptor A o B

COMPUERTAS LOGICAS BASICAS

estt cerrado. La ldmpara tambitn se encenderd cuando 10s dos interruptores A y B estkn cerrados. La Idmpara (Y) no se encenderd cuando ambos interruptores (A y B) se encuentren abiertos. Todas las posibles combinaciones de 10s interruptores se encuentran en la figura 3-76, La tabla de verdad muestra en detalle la funcidn OR del circuito de interruptor y ldmpara. La salida del circuito OR estarh habilitada cuando alguno o todos de 10s interruptores estk cerrado.

Entradas

'

'Amy
1

Salida

a) Sunbolo de la compuerta OR
Y
<

a) Circuit0 OR usando conmutadores

Conmutadorcs dc entrada Salida luminosa

Entradaa

Salida

1 1
abierto abicrro cerrado cerrado abierlo cerrado abicrto ccrrado no sl sl SI

0 1

0 = bajo voltaic
1 = alto voltaje

b) Tabla de verdad

b) Tabla de verdad para OR

Fig. 3-7

Fig. 3-8

El simbolo Ibgico convencional para la compuerta OR se muestra en la figura 3-8a Note que la compuerta OR tiene diferente forma. La compuerta OR tiene dos entradas, llamadas A y B. A la salida se le llama Y. La expresibn Booleana "taquigrdfica" para esta funcibn OR estk dada por A + B = Y. Nbtese que el signo ( + ) significa OR en algebra booleana. i a expresibn (A + B = Y)se lee como A OR B igual a la salida Y. Note que el signo mds no significa suma como en el Algebra regular. La tabla de verdad para la compuerta OR de dos entradas se muestra en la figura 3-8b. Las variables de entrada (A y B) se muestran a la izquierda. La salida resultante se muestra en la columna de la derecha de la tabla. La compuerta OR es habilitada (la salida es 1) cada vez que aparece un 1 en alguna o todas las entradas. Igual que anteriormente, un 0 se define como BAJO voltaje (tierra). Un 1 en la tabla de verdad representa ALTO voltaje ( + 5V). La expresibn booleana para una compuerta OR de tres entradas esth en la figura 3-90. La expresibn se lee A OR B OR C igual a la salida Y. De nuevo, 'el signo mas, significa a la funci6n OR. En la figura 3-9b se ve el simbolo Ibgico para una compuerta OR de tres entradas. Las entradas A, B y C se muestran a la izquierda del simbolo. La salida Y se muestra a la derecha del simbolo OR. Este simbolo representa alghn circuito que realiza la funcibn OR. En la figura 3-9c se muestra una tabla de verdad para la compuerta lbgica OR de tres entradas. Las variables (A, B, C) se muestran a la izquierda de la tabla. La salida (Y) se presenta en la columna de la derecha. Cada vez que aparezca un I en cualquier entrada, la salida serh 1.
C

COMPUERTAS L ~ G I C A S BASICAS

Entrsdas

Sa'ida

A+B+C=Y a) Expraibn booleana de tres variables

Enlrsdss

B
C

b) SImbolo de la compuerta OR

de Ires entradas Fig. 3-9

C) Tabla

de verdad con tres

variables

Las leycs del Plgebra booleana gobiernan la operacibn de una compuerta OR. Las leyes formales para una funcibn OR son: A+O=.4 A+l=l A+.4=A A+.4=1 Con ayuda de la tabla de verdad de la figura 3-8 usted podrl verificar estas leyes. Estas proposiciones generalcs siempre son verdaderas para la funcion OR. La barra sobre la ultima variable significa no A , o el opuesto de A.
PROBLEMAS RESUELTOS

3.6

Escriba la expresibn booleana para una compuerta OR de cuatro entradas. Solucibn:

3 . 7

Dibuje el simbolo lbgico para una compuerta OR de cuatro entradas. Solucibn: Vtase la figura 3-10

!aY

Fig. 3-10 Simbolo para la cornpuerra OR de cuatro edtradas

3.8

De la tabla de verdad para una compuerta OR de cuatro entradas. Solucibn: Entradas Salida Entradas Salida D C B A
0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1
Y

D C B . 4
1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1

0 I I I I 1
1

I I 1 I I
1

40

COMPUERTAS L ~ G I C A BASICAS S

[CAP2

3.9

i C 6 m 0 se veria el tren d e pulsos d e salida e n la figura 3-1 l ? El diagrama de onda de La salida se verla exactamente igual que el diagrama de onda de la entrada A en la figura 3-1 1. pulso a = 1 pulso c = 1 pulso e = 1 pulso g = 0 pulso b = 0 pulso d = 0 pulso f = 1

.-

Fig. 3-11 Problerna de tren de pulsos

Fig. 3-12 Problema de tren de pulsos

3.10

~ C u a seria l el tren d e pulsos de salida en la figura 3-12? Note que dos secuencias d e pulsos estPn siendo operadas por la compuerta O R . Solucibn: Los pulsos de salida en la figura 3-12 serhn corno sigue: pulso a = I pulso c = 0 pulso e = 1 pulso g = 0 pulso b = 1 pulso d = 1 pulso f = 1 pulso h. = 1

3-4

LA COMPUERTA NOT

A la compuerta N O T tambikn se le conoce corno un inversor. La compuerta NOT, o inversor, es una compuerta no usual. La compuerta NOT tiene solamente una entrada y una salida. E n la figura 3-13a se muestra el simbolo logico para el inversor o compuerta NOT.
Enirada A
Salida Y

a ) Simbolo de la compuerta NOT En~rada

.1 = 1 :
C)

Sal~da o

Expresibn booleana de NOT

b) Tabla de verdad de la compuerta NOT

4 lnversibn doble
Fig. 3-13

El proceso d e inversibn es simple. La figura 3-13b muestra la tabla de verdad para la compuerta NOT. La entrada es cambiada por su opuesto. Si la entrada es 0, la compuerta N O T darA su completnento u opuesto que es 1. Si la entrada en la compuerta NOT es 1, el circuit0 darA un 0. Esta inversi6n tambikn se llama negacion o complen~enro. Los terminos complementaci6n, negacion e inversion, significan la misrna cosa. La expresi6n booleana para la lnverslon se muestra en la figura 3-13c La expresi6n A = A se lee com o A es igual a la salida no A . L a barra sobre la A.significa complemento de A . La figura 3-13d ilustra lo que sucederia si se usaran dos inversores. Las expresiones Booleanas estPn escritas sobre las lineas que s_e encuentran entre 10s inversores. La e n t r ~ d a A , es invertida a A (no A). A se invierte de nuevo para d a r A (no n o A). La A doblemente invertida (A)es igual a la A original, como se muestra en la figura 3-13d.

COMPUERTAS L ~ G I C A S BASICAS

En la regibn sombreada bajo 10s inversores, un bit 0 es la entrada. El bit 0 es complementado a 1. El bit 1 es complementado nuevamente a 0.Cuando una sefial digital pasa a travts de dos inversores, recupera su forma original. Las leyes del algebra-booleana gobiernan las acciones del inversor o compuerta NOT. Las leyes formales del algebra booleana para la compuerta NOT son como sigue. Si A = 1 entonces A = 0 Si A = 0 entonces A = 1
A=A

Usted puede verificar estas proposiciones generales con la tabla de verdad y 10s diagramas de la figura 3-13.
PROBLEMAS RESUELTOS

3.11

iCudl es la salida en el punto (e) en la figura 3-14, si la entrada en el punto (a) es un bit O?

Fig. 3-14 Problerna del inversor Soluci6n: La salida en el punto (e) es un bit 0.
3.12
. . .

cull es la expresibn booleana en el punto (b) en la figura 3-14?

Soluci6n: La expresibn booleana en el punto (b) es A (no A ) .

3.13

cull es la expresibn booleana en el punto (c) en la figura 3-14? Soluci6n: La expresibn booleana en el punto (c) es 2 (no no A ) . 2 es igual a Ade acuerdo a las leyes del Blgebra booleana. cull es la expresibn Booleana en el punto (4en la figura 3-14?
La expresibn booleana en el punto ( d ) es A . (no no no A ) . 2 es igual a 2 (no A).
I

3.14

3.15

;Cud1 es la salida en el punto

(4en la figura 3-14 si la entrada en el punto (a) es un

bit I?

3.16

Soluci6n: La salida en el punto (4 es un bit 0. Se dice que la compuerta NOT invierte su entrada. Liste otras dos palabras que podemos usar ademls de invierte. Solucl6n: Las palabras complemenrar y negar, tambitn significan invertir La compuerta NOT puede tener (una, muchas) variable(s) de entrada. Soluci6n: La cornpuerta NOT puede tener una variable de entrada

3.17

--

42

COMPUERTAS L ~ G I C A BASICAS S

3-5 COMBINACIONES DE COMPUERTAS L ~ G I C A S Muchos problernas cotidianos de 16gica digital utilizan diversas cornpuertas I6gicas. El patrdn mas cornun de cornpuertas se rnuestra en la figura 3-15a. A este patr6n se le llama patr6n AND-OR. Las salidas de las compuertas AND (1 y 2) esthn alirnentando las entradas de las cornpuertas OR (3). Notarh usted que este circuito tiene tres entradas (A, B y 0. A la salida del circuito cornpleto se le llarn6 Y.

Entrades
C

Salida Y

a) Circuito Ibgico AND-OR 6)Expresi6n booleana para las salidas de las compuertas AND

c) Expresi6n booleana para la salida de la compuerta OR

Fig. 3-15
-...

Determinernos prirnero a la expresi6n booleana que describira este circuito l6gico. Ernpecernos observando la cornpuerta (1). Bsta es una cornpuerta AND de dos entradas. La salida de esta compuerta ser&A. B (A AND B). Esta expresi6n se escribe corno la salida de la cornpuerta (I) en la figura 3-15b. La cornpuerta (2), tarnbikn es una cornpuerta de dos entradas. La salida de esta cornpuerta sera B . C (B AND C j . Esta expresi6n se escribe a la salida de la cornpuerta (2). Ahora a la salida de las cornpuertas (1) y (2) se les aplica la operaci6n OR de la compuerta (3). La figura 3-15c rnuestra la aplicaci6n de la operaci6n OR sobre AB y BC. La expresi6n Booleana resultante es AB + BC = Y. La expresi6n Booleana AB + BC = Y se lee corno (A AND B) OR (B AND C j serhn igual a 1 en la salida Y. Note que prirnero se aplica la operaci6n AND y despues la operacion OR. Ahora surge la siguiente pregunta: iC6rn0 es la tabla de verdad para el diagrama 16gico AND-OR de la figura 3- 15? La figura 3-16 nos ayudarh a deterrninar la tabla de verdad para la expresibn booleana AB + BC = Y. La expresibn booleana nos dice que si ambas variables A AND B son I, la salida sera 1. La figura 3-16 rnuestra que 10s hltirnos dos renglones de la tabla de verdad tienen 1 en ambas posiciones A y B. Por lo tanto se coloca una salida de 1 en la columna de Y. La expresi6n booleana continua diciendo que hay otra condici6n que tarnbikn generarh una salida de 1. La expresi6n dice que B AND C tambikn generarh una salida de 1.Observando la tabla de verdad se encuentra que el quinto rengl6n de abajo hacia arriba tiene 1 en ambas posiciones B AND C. El hltirno rengl6n tarnbikn tiene 1 en ambas posiciones B AND C. Arnbos renglones generaran una salida de 1. El rengl6n inferior tiene un 1en la colurnna de salida (Y). El quinto rengl6n de abajo a arriba tendrh un 1en la colurnna de

Columna de salida para la tabla de verdad de una expresibn booleana.

Fig. 3-16

. -

CAP.31

COMPUERTAS L ~ G I C A S BASICAS

43

salida (Y).Estas son las unicas combinaciones que generaran una salida de 1. El resto de las combinaciones se escribe corno 0 en la columna Y.

PROBLEMAS RESUELTOS
-.

3.18

iCual es la expresibn Booleana para el diagrama lbgico AND-OR de la figura 3-17?

Solucl6n:

La expresibn booleana para este circuito lbgico es

as + ..IC = v
Esta expresibn se lee corno (no A A N D B) OR (A A N D Cj igual a la salida Y.
3.19

FIR. 3-17 Problerna de circuito lbgico

A ND-OR

z
Y

iCual es la tabla de verdad para el diagrama lbgico mostrada en la figura 3-17? Entradas
.4 B C

Salida
Y

Entradas
.4 B C

Salida

0 0 0 0

0 0 1 1

0 1 0 1

0 0

I 0 0
1 0 1 1 1 0 1 1 1

I 1

0 1 :

0
1

3.20

iCu&l es la expresibn booleana para el diagrama lbgico AND-ORque se muestra en la figura 3-18'?
Solucibn:

La expresibn booleana para este circuito lbgico es

ABC'

+ ,iBc = Y

3.21

Esta expresibn se lee corno (A A N D B A N D C) OR (no A AND no B A N D no C) igual a la salida Y.

Fig. 3-18 Problerna de circuito lbgico ANDOR

iCu&l es la tabla de verdad para el diagrama Ibgico que se muestra en la figura 3-18? Entradas
.A

Salida
Y

Entradas
A B C

Salida
Y

B C
0 0 1 1 0 1 0 1

0 0 0 0

1 0 0 0

1 1 1 1

0 0 1 1

0 1 0 1

0 0 0 1

44

COMPUERTAS L601CAS BASICAS

ICAP.3

3.22

LCuAl es la expresibn booleana para el diagrama lbgico AND-OR de la figura 3-19?

Solucibn:

La expresibn booleana para el circuito lbgico es = Y. Esta expresibn se lee como (A ABC + AC + AND BAND no C ) OR (no A AND 0 OR (no A AND no 8) igual a la saida Y.
3.23

iCuAl es la tabla de verdad para el diagrama lbgico que se muestra en la figura 3-19?
Fig. 3-19 Problema de circuito lbgico

AND-OR Entradas
.4 B

Salida

Entradas
A D C 1 0 0 1 0 1 1 1 0 I l l

Salida I'

Y
1 1 0 1

0 0 0 0 0 1 0 1 0 0 1 1

0
0

I
0

3-6

U S 0 DE COMPUERTAS LOGICAS PRACTICAS

Las funciones lbgicas pueden ser realizadas de diferentes maneras. En el pasado, las funciones lbgicas eran realizadas por bulbos y circuitos de relevadores. Actualmente, 10s pequeflos circuiros inregrados (CI) trabajan como compuertas Ibgicas. Estos CI esthn compuestos por el equivalente a resistencias, diodos y transistores en miniatura. Un tipo popular de CI se ve en la figura 3-20. El estilo de este estuche se conoce como dual-in-line package (DIP) por 10s fabricantes de CI. En particular este CI seria llamado DIP de 14 clavijas.

Fig. 3-20 Circuito integrado de un DIP de 14 clavijas

Fig. 3-21

Diagrarna de clavijas para un CI 7408

Advierta en el CI de la figura 3-20 que a partir de la muesca y en direccidn contraria a las rnanecillas del reloj, las clavijas esthn numeradas del 1 a1 14 cuando se ven desde la parre superior del CI. Los fabricantes de CI proporcionan diagramas semejantes a1 mostrado en la figura 3-21 para un CI 7408. Note que este C[ contiene cuatro compuertas AND de dos entradas. Se le conoce como un CI de cuatro compuerras ANDdedos entradas. La figura 3-21 muestra las clavijas del CI numeradas del 1 a1 14, en direcci6n contraria a las manecillas del reloj a partir de la muesca. Las conexiones de energia de CI son G N D , tierra, (clavija 7) y , V (clavija 14). Las otras clavijas son las conexiones de entrada y salida de las cuatro

COMPUERTAS L6GICAS B A s w

Entradas 13 '

Salida

a) Slmbolo I6gico dc la compuerta AND

b) Conexi6n a una compuerta AND usando un C I 7408

Fig. 3-22

compuertas AND. El 7408 es parte de una familia de dispositivos Ibgicos. Es uno de 10s muchos dispositivos en la familia TTL (transistor-transistor logic, lbgica de transistor a transistor). Los dispositivos TTL son actualmente 10s mfrs populares. Dado el diagrama lbgico de la figura 3-22a, dibuje un circuito que use el CI 7408. Se muestra un diagrama para tal circuito en la figura 3-226. Se usa una fuente de poder de 5V con todos 10s dispositivos TTL. Las conexiones positiva (V,.) y negativa (GND) tierra, se hacen a las clavijas 14 y 7 , respectivamente. Los interruptores de entrada (A y. B) se conectan a las clavijas 1 y 2 del C17408. Note que si un interruptor permite el paso de la corriente, un 1 lbgico ( + 5 V) se aplica a la entrada de la compuerta AND. A la derecha un diodo emisor de luz (LED) y una resistencia limitante de 150 ohms (O) se encuentran conectados a tierra. Si la salida en 3 es ALTO ( + 5 V), la corriente fluirfr a travts del LED. Un LED encendido indicarh un ALTO voltaje, o un 1 binario, como salida de la compuerta AND. La tabla de verdad de la figura 3-23 muestra 10s resultados de operar el circuito AND de dos entradas. El LED de la figura 3-22 se prende s610 cuando 10s dos interruptores (A y B) mandan + 5 V. Los fabricantes de circuitos iqtegrados tambitn producen otras funciones Ibgicas. La figura 3-24 muestra diagramas de clavijas para dos TTL b4sicos de IC. La figura 3-240 es un diagrama de clavijas para un CI de cuatro compuertas OR de dos entradas, en otras palabras, el CI 7432 contiene cuatro compuertas OR de dos entradas. Puede ser probado de una manera similar a lo mostrado en la figura 3-22b para la compuerta AND.
Entradas

I
B
Voltaje

Salida

,1
Voltaje

LED
Vollaje

jencendido?

GND GND
+5 V -1- 5 V

GND +5 V GND

+ 5 C'

GND GND GND

cerca

no
no

+5 V

no
sl

Flg. 3-23 Tabla de verdad para una compuerta AND tipo TTL

b) Diagrama dc clavijas a) Diagrama de clavijas para un CI 7404 para un CI 7432 Fig. 3-24

COMPUERTAS L ~ G I C A S BASICAS

El CI 7404 mostrado en la figura 3-24 contiene seis compuertas NOT o inversores, tambikn es un dispositivo TTL. El 7404 se describe por 10s fabricantes corno C I hexainversor. Note que cada C1 tiene sus conexiones de corriente (V,, GND). Siernpre se usa una fuente de poder de 5-v con 10s circuitos I6gicos TTL.

PROBLEMAS RESUELTOS

~ C u h es l la funcibn I6gica que realiza el circuito ilustrado en la figura 3-25?

Salida Y Entradas

I
Solucion:

9
(7432)

FiR. 3-25 Problerna de circuito Ibgico

El CI 7432 actua corno una compuerta OR de dos entradas.

3.25

Escriba la expresi6n booleana para el circuito de la figura 3-25. Soluclbn: La expresibn booleana para la funcibn OR de dos entradas es A

+B

Y.

3.26

iCuhl es el voltaje de la fuente de poder a la izquierda de la figura 3-25? El C I 7432 es un dispositivo TTL. Solucibn: Los dispositivos TTL usan fuentes de poder de 5V cd.
.-

3.27

Si en la figura 3-25 ambos apagadores A y B esthn abiertos, el LED de salida estarh (encendido, apagado). Solucibn: Cuando ambas entradas son 0, la salida para 18 compuerta OR sera 0 en la salida, y el LED estara apagado.
-.

3.28

Si en la figura 3-25 el apagador A estP cerrado y el apagador B estP abierto, el LED de salida estarh (encendido, apagado).

Cuando la entrada A es 1 y la entrada B es 0,la salida para la compuerta OR sera I y el LED de salida estarti encendido.

--

--

CAP.31

COMPUERTAS L ~ G ~ C A BASICAS S

3.29

Las clavijas 7 y 14 e n el CI 7432 son conexiones d e Solucibn: Las clavijas 7 y 14 son conexiones de energia en el C1 7432.

(entrada, salida, energia).

3.30

Un voltaje
nivel Mgico ALTO. Solucibn:

( + 5 V, GND) en la clavija 4 del C I 7432 causarh que la clavija 6 vaya a u n

La salida (clavija 6) va hacia ALTO cada vez que una entrada (como la clavija 4) esth en

+ 5 V.

3.31
7

Problemas suplementarios
Dibuje el simbolo lbgico para una compuerta AND de seis entradas. Nombre las entradas como A , B, C,

D,E y F. Nombre la salida como Y.

Resp. Vease la figura 3-26

-.

Flg. 3-26 Una compuerta AND de seis entradas Dibuje el slmbolo Ibgico para una compuerta OR de 7 entradas. Nombre las entradas como A. B, C,.D,E,

3.32

F y G. Nombre la salida como Y

R~SD Vease . la figura 3-27.

FIR. 3-27 Una compuerta OR de siete entradas 3.33

Fig. 3-28 Problema de tren de pulsos

Describa el tren de pulsos en la salida Y de la compuerta AND que se muestra en la figura 3-28 si la entrada en B es 0. Resp. Un 0 inactiva la cornpuerta AND, y la salida sera 0 Describa el tren de pulsos en la salida Y de la cornpuerta AND que se muestra en la figura 3-28 si la entrada B es 1. Resp. El diagrarna de onda de la salida se verl exactamente igual a1 diagrama de onda de la entrada A en la figura 3-28

. -

3.34

COMPUERTAS LOGICAS BASICAS

[CAP.3

3.35

Describa el tren de pulsos en la salida Y de la compuerta OR que se muestra en la figura 3-29si la entrada B es 0. Resp. El diagrama de onda de la salida se verb exactamente igual a1 diagrama de onda de la entrada A en la figura 3-29 Describa el tren de pulsos en la salida Y de la compuerta OR que se muestra en la figura 3-29si la entrada B es 1. Resp. La salida siempre sera 1

3 . 3 6

Fig. 3-29 Problema de tren de pulsos

Fig. 3-30 Problema de circuit0 lbgico AND-OR

3.37 3.38

Escriba laexpresi6n booleana para el circuito lbgico que se muestra en la figura 3-30. R e s p . A . B + L3.C = Y O A B+ BC = Y Dibuje la tabla de verdad para el circuit0 lbgico que se muestra en la figura 3-30.

Resp.

Entradas

Salida
Y

Entradas

Salida

C B A

C B A

Y
1 1

0 0 0 0 3 . 3 9

0 0 1 1

0 1 0 1

0 1 0 0

1 1 1 1

0 0 1 1

0 1 0 1

0 0

Escriba la expresibn booleana para el circuito lbgico que se muestra en la figura 3-31.

Fig. 3-31 Problema de circuito 16gico AND-OR

-.

CAP.31

COMPUERTAS L ~ G I C A S BASICAS

3.40

Dibuje la tabla de verdad para el circuito Ibgico de la figura 3-31.

Resp.

Entradas
C B A

Salida
Y I I 1 0

Entradas
C B A

'

Salida

Y
0 0 0 0

0 0 0 0 0 1 0 1 0 0 1 1

1 1 1 1

0 0 1 1

0 1 0 1

3.41

Escriba la expresibn booleana para el circuito Ibgico que se muestra en la figura 3-32.

Fig. 3-32 Problema de circuito lbgico AND-OR

3.42

Dibuje la tabla de verdad para el circuito lbgico que se muestra en la figura 3-32.
Resp.

Entradas
C B A

Salida
Y

Entradas
C B A

Salida
Y I 0 0
0

0 0 0 0

0 0 1 1

0 1 0 1

0 1 I 0

1 1 1 1

0 0 1 1

0 1 0 1

COMPUERTAS LOGICAS BASICAS

3.43

Describa el tren de pulsos en la salida Y de la compuerta AND que se muestra en la figura 3-33. Resp. pulso e = 0 pulso g = 0 pulso c = 0 pulso a = 0 pulso f = 1 pulso h = 0 pulso b = I pulso d = 0

Flp. 3-33 Problema de tren de pulsos

Fig. 3-34

Problema de tren de pulsos

3.44

Describa el tren de pulsos en la salida Y de la compuerta OR que se muestra en la figura 3-34. Re~p. pulso c = I pulso e = 1 pulso g = I pulso a = 0 pulso f = I pulso h = 0 pulso d = 1 pulso b = 1 Escriba la expresibn booleana para el circuito lbgico de la figura 3-35. R e s p . A . B . C S D+ A . C = Y 6 A B C D + A C = Y

3.45

Fig. 3-35 Problema de circuito lbgico AND-OR

3.46

Dibuje la tabla de verdad para el circuito lbgico que se muestra en la figura 3-35.Note que el circuito tiene cuatro variables de entrada. La tabla de verdad tendrk 16 posibles combinaciones. Resp. Entradas Salida Y 1 0 1 0 0 0 0 Entradas Salida Y
1 0
1

D C B A
0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1

D C B A
1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1

0 0 0 0 1

Otras compuertas logicas

Los sistemas digitales mfls complejos, tales como las grandes computadoras, se construyen a partir de compuertas Iogicas. Las compuertas AND, OR y NOT, son las fundamentales. Se pueden hacer otras cuatro compuertas logicas htiles a partir de las fundamentales. Estas otras cornpuertas son: la compuerta NAND, la compuerta NOR, la compuerta OR exclusivo y la compuerta NOR exclusivo. Al final de este capitulo usted conocerii 10s simbolos Ibgicos, las tablas de verdad y las expresiones booleanas para las siete compuertas ldgicas que se utilizan en sisternas digitales. 4-2 LA COMPL'ERTA NAND

Observe el diagrama de simbolos logicos en la parte superior de la figura 4-1. Una compuerta AND se encuentra conectada a un inversor. A las entradas A y B se les aplica la operacibn AND para formar la expresibn Booleana A . B. Este A . B se invierte despuks por acci6n de la compuerta NOT. A la derecha del inversor, se ve que se ha afiadido la barra sobre la expresion booleana. La expresi6n booleana para B = Y. Se dice que este es un circuito no AND o circuito NAND. el circuito completo es

A.

Enmadas

Salida

Fig. 4-1

La compuerta NAND

El simbolo lbgico estiindar para la compuerta NAND se muestra en la parte inferior del diagrama de la figura 4-1. Advierta que el simbolo NAND es un simbolo AND con un pequefio circulo en la salida. A este circulo se le denomina a veces circulo imlersor. El circulo inversor es un metodo simplificado para representar a la compuerta NOT rnostrada en la parte superior del diagrama de la figura 4-1.

La tabla de verdad describe la operacibn exacta de una compuerta lbgica. La tabla de verdad para la compuerta NAND se ilustra en las columnas no sombreadas de la figura 4-2. Tambikn se proporciona la tabla de verdad de la compuerta AND, para mostrar c6mo se invierte cada salida para dar la salida NAND. A algunos estudiantes les gusta pensar en la compuerta NAND como una compuerta AND que pone un cero cuando ambas entradas son I . . . Tradicionalmente la funcibn NAND ha sido la cornpuerta universal en 10s circuitos digitales. La compuerta NAND se usa ampliamente en la mayoria de 10s sistemas digitales.

~ i 4-2 ~ ~. ~ de verb dad para !as compuertas

A N D y NAND

OTRAS COMPUERTAS LOGICAS

4-3

LA COMPUERTA NOR

--

Considere el diagrama lbgico de la figura 4-6. Se ha conectado un inversor a la salida de una compuerta OR. La expresibn booleana a la entrada del inversor es A + B. Luego, el inversor complementa 10s tkrminos a 10s que se aplicb el operador OR, mismos que se muestran en la expresibn booleana con una barra arriba, esto es, A ~ =B Y. Esta es una funcibn no OR. La funcibn no OR puede dibujarse con un solo simbolo lbgico, conocido como compuerta NOR. En el diagrama inferior de la figura 4-6, se ilustra el simbolo convencional para la compuerta NOR. Note que se afiadib un circulo inversor a1 simbolo OR para formar el simbolo NOR.

Enlradar

Salida

Fig. 4-6 La compuerta NOR

La tabla de verdad de la figura 4-7 ilustra detalladamente la operacibn de la compuerta NOR. Advierta que la colurnna de la salida de la compuerta NOR es el complemento (se ha invertido) la columna sombreada OR. En otras palabras, la compuerta NOR pone un cero donde la compuerta OR hubiera puesto un 1. El circulo inversor en la salida del simbolo NOR sirve como un recordatorio de la idea de la salida 0.

Salida

Fig. 4-7 Tablas de verdad para las cornpuertas OR y NOR

PROBLEMAS RESUELTOS

4.7

Escriba la expresibn booleana para una compuerta NOR de tres entradas

Solucibn:

A + B + C = Y

4.8

Dibuje el simbolo lbgico para una compuerta NOR de tres entradas

Solution:

VCase la figura 4-8

Fig. 4-8 Una compuerta NOR de tres entradas

54

OTRAS COMPUERTAS L ~ G I C A S

4.9

Dibuje la tabla de verdad para una compuerta NOR de tres entradas

Soluclbn:

Entradas
C B .4
0 0 0

Salida
Y
1

Entradas
C B .4

Salida
Y

0 0 1 0 1 0 0 1 1
4.10

0 0 0

1 0 0 1 0 1 1 1 0
1 1 1

0 0 0 0

~ C u h seria l el tren de pulsos en la figura 4-9 si la entrada B fuera I?

Soluclbn:

La salida de la compuerta NOR en la figura 4-9, seria siempre 0.

Fig. 4-9 Problema de tren de pulsos

4.11

~ C u h seria l el tren de pulsos de salida en la figura 4-9 si la entrada B fuera O?

Solucibn:

El pulso de salida seria la onda invertida de la que aparece en la figura 4-9. Los pulsos serian como sigue: pulso e = 0 pulso g = 1 pulso a = 0 pulso c = I pulso j = 0 pulso h = 0 pulso b = 1 pulso d = 0
4-4 LA.COMPUERTA OR EXCLUSIVA

A la compuerta OR exclusiva se le conoce como la compuerta "algunos pero no todos". El tkrmino OR exclusive se abrevia X O R . En la figura 4-10 se muestra una tabla de verdad para la funci6n XOR.Una revisi6n cuidadosa de la tabla de verdad de la figura 4-10 permite ver que es muy similar a la tabla de verdad de la funci6n OR,except0 que cuando ambas entradas son 1, la compuerta XOR genera un 0. La compuerta XOR genera un 1 s61o cuando en las entradas hay un numero itnpar de 1 . Los renglones 2 y

3 de la tabla de verdad tienen un numero impar de I y, por lo tanto, la salida en esos casos es 1. Los renglones 1 y 4 contienen un nhmero par (0, 2) de 1 y, por lo tanto, aparece un 0 en la salida. La compuerta XOR puede considerarse un circuit0 rectificador de bit impares.

Fig. 4-10 Tabla de verdad para la compuerta OR exclusiva

Compuertas logicas basicas

La compuerta ldgica es elemento blsico en 10s sistemas digitales. Las compuertas lbgicas operan con nurneros binarios. Por esta razbn, a las compuertas lbgicas se les llama cornpuertas Ibgicas binarias. Todos 10s voltajes usados en las cornpuertas lbgicas serln ALTO o BAJO. En este libro, un ALTO voltaje significarl un I binario y un BAJO voltaje significarl un 0 binario. Recuerde que las compuertas Ibgicas son circuitos electrbnicos. Estos circuitos electrbnicos responderin sblo a ALTOS voltajes (Ilamados 1 -unos-) o BAJO (tierra) voltaje (Ilamados 0 -ceros-). Todos 10s sistemas digitales se construyen usando sblo tres compuertas Ibgicas blsicas. A estas compuertas lbgicas se les conoce como la compuerta AND, la compuerta OR y la compuerta NOT. En este capitulo se trata con estas importantes compuertas lbgicas blsicas. 3-2 LA COMPUERTA AND A la compuerta AND se le llama la compuerta "todo o nada". El esquema de la figura 3-la muestra la idea de la compuerta AND. La llmpara (Y) se encenderl sblo cuando ambos interruptores de entrada (A y B) estln cerrados. En la figura 3-lb se muestran todas las posibles combinaciones para 10s interruptores A y B. A la tabla en esta figura se le llama tabla de verdad. La tabla de verdad muestra que la salida (Y) es habilitada sblo cuando ambas entradas estkn cerradas.
Enrradas
)'

Sahda

L1

a) Simbolo de la compuerta A N D

+""a) C i r c u i t ~ A N D usando conmutadores

Conmutadores de entrada

Entradas

Salida

Luz de
salida

ablcrto abierro cerrado cerrado

abierro ccrrado abierto cerrrado

no no no

0 = bajo voltajc
1 = alto volrajc

b) Tabla de verdad
Fig. 3-1

b ) Tabla de verdad para A N D

Fig. 3-2

En la figura 3-20 se muestra el slmbolo ldgico convencional de la compuerta AND. Este simbolo sefiala las entradas como A y B. A la salida se le sefiala como Y. kste es el slrnbolo para una compuerta AND de dos entradas. La tabla de verdad para la compuerta AND de dos entradas se muestra en la figura 3-26. Las entradas se representan como digitos binarios (bit). Advierta que solo cuando ambas entra-

36

COMPUERTAS L ~ G I c A SBASICAS

[CAP3

das A y B son I , la salida sera 1. El cero binario se define como un BAJO voltaje o tierra. El 1 binario se define como ALTO voltaje. En este libro, ALTO voltaje se referirl aproximadamente a + Svolts (V). El dlgebra booleana es una forma de 16gica simb6lica que muestra c6rno operan 10s circuitos 16gicos. Unaexpresidn boolepna es un "mttodo taquigrhfico" de rnostrar lo que sucede en un circuito 16gico. La expresi6n booleana para el circuito de la figura 3-2 es:

Esta expresion booleana se lee como A y B (" . " significa "y") igual a la salida Y. Algunas veces el punto ( . ) no se emplea en la expresi6n booleana, asi que la expresibn booleana para la compuerta AND de dos entradas seria: Esta expresibn booleana se lee A y B igual a la salida Y. El punto (.) representa la funci6n logica AND en Algebra booleana, no la multiplicaci6n corno en el Algebra regular. Muchas veces un circuito 16gico tendrl tres variables. La figura 3-3a rnuestra la expresibn booleana para una compuerta AND de tres entradas. Las variables de entrada son A , B y C. La salida se representa corno Y. El sirnbolo logic0 para esta expresion AND de tres entradas se muestra en la figura 3-3b. Las tres entradas (A, B, C,) entran a la izquierda del sirnbolo. La unica salida (Y) estl a la derecha del sirnbolo. La tabla de verdad en la figura 3-3c rnuestra las ocho posibles combinaciones de las variables A, B y C. Advierta que en el rengl6n superior de la tabla esth la cuenta binaria 000. La cuenta binaria luego sigue con 001, 010, 01 1, 100, 101, 110 y finalmente 111. Note que unicamente cuando todas las entradas son 1 la salida de la cornpuerta AND tendrl un 1.

A,B,C= Y
a) Expresibn booleana de tres variables

b) Simbolo de la compucrta AND de tres entradas

C)

Tabla de verdad con tris variables

-

Fig. 3-3

Las leyes del Algebra booleana gobiernan la operacibn de las cornpuertas AND. Las leyes formales para la ,funcidn AND son:

Usted puede dernostrar la validez de estas leyes haciendo uso de la tabla de verdad de la figura 3-2. Estas son proposiciones generales que siempre son verdaderas para la funcibn AND. Las compuertas AND deben seguir estas leyes. Advierta la barra sobre la variable en la hltima ley. Esta barra sobre la variable significa no A o el opuesto de A .

PROBLEMAS RESUELTOS

3.1

Escriba la expresibn Booleana para una compuerta AND de cuatro entradas.

3.2

Dibuje el sirnbolo Ibgico para una cornpuerta AND de cuatro entradas

! D D y

Soluci6n: Vtase la figura 3-4 Fig. 3-4 Simbolo para una compuerta AND de cuatro entradas

.-

3.3

Dibuje una tabla de verdad para una compuerta AND de cuatro entradas.
Entradas Salida Entradas Salida

D C B A
0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1

Y
0 0 0
0

D C f 3 4

,
0
0

1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1

0
0

0 0 0 0

3.4
Soluc,i6n: pulso a = 1 pulso b = 0 pulso c = 0 pulso d = 1 pulso e = 1 . pulso f = 0

' " 7
-

1 1 0 1 1 1 1 0 1 1 1 1 ,

iCual seria el tren de pulsos en la salida para la figura 3-5?

pulso g = 1 pulso h = 0

Fig. 3-5 Problema de tren de pulsos

Fig. 3-6 Problema de tren de pulsos

3.5

~CUAI sera el tren de pulsos en la salida para la figura 3-6? Note que a 10s dos trenes de pulsos se les estan aplicando la funcibn AND.
Los pulsos de salida en la figura 3-6 seriln con10 sigue: pulso a = 0 pulso c = 0 pulso e = 0 pulso g = 0 pulso b = 1 pulso d = 1 pulso f = 0 pulso h = 0

3-3 LA COMPUERTA OR

A la compuerta OR se le llama cornpuerta de "cualquiera o todo". El esquema de la figura 3-70 rnuestra la idea de la com'puerta OR. La IAmpara (Y)se encendera cuando cualquier interruptor A o B

38

COMPUERTAS LOGICAS BASICAS

ICAP.3

estC cerrado. La lhmpara tambitn se encenderh cuando 10s dos interruptores A y B esttn cerrados. La lhmpara (Y)no se encenderh cuando ambos interruptores (A y B) se encuentren abiertos. Todas las posibles combinaciones de 10s interruptores se encuentran en la figura 3-7b. La tabla de verdad rnuestra en detalle la funcidn OR del circuito de interruptor y lhmpara. La salida del circuito OR estarh habilitada cuando alguno o todos de 10s interruptores este cerrado.
<I

-.

&A+

Entradas

Sslida

a ) Slmbolo de la compuerta OR

+lid
a ) Circuito OR usando conmutadores

Entradas

Snlida

Conmutadores de entrada

abierto abierto cerrado cerrado

abierto cerrado abierlo cerrado

si

o = bajo vol~aje
1 = alto vollajc

b) Tabla de verdad

b) Tabla de verdad para OR

Fig. 3-7

Fig. 3-8

El simbolo lbgico convencional para la compuerta OR se muestra en la figura 3-8a Note que la compuerta OR tiene diferente forma. La compuerta OR tiene dos entradas, llamadas A y B. A la salida se le llama Y. La expresibn Booleana "taquigrhfica" para esta funcibn OR esth dada por A + B = Y. Nbtese que el signo ( + ) significa OR en algebra booleana. La expresibn (A + B = Y) se lee como A OR B igual a la salida Y.Note que el signo rnhs no significa suma como en el algebra regular. La tabla de verdad para la compuerta OR de dos entradas se muestra en la figura 3-8b. Las variables de entrada (A y B) se muestran a la izquierda. La salida resultante se muestra en la columna de la derecha de la tabla. La compuerta OR es habilitada (la salida es 1) cada vez que aparece un 1 en alguna o todas las entradas. lgual que anteriormente, un 0 se define como BAJO voltaje (tierra). Un 1 en la tabla de verdad representa ALTO voltaje ( + 5V). La expresibn booleana para una compuerta OR de tres entradas esth en la figura 3-9a. La expresibn se lee A OR B OR C igual a la salida Y. De nuevo,'el signo mBs, significa a la funci6n OR. En la figura 3-9b se ve el slmbolo lbgico para una compuerta OR de tres entradas. Las entradas A, B y C se muestran a la izquierda del simbolo. La salida Y se muestra a la derecha del simbolo OR.Este simbolo representa algun circuito que realiza la funcibn OR. En la figura 3-9c se muestra una tabla de verdad para la compuerta Ibgica OR de tres entradas. Las variables (A, B, C ) se muestran a la izquierda de la tabla. La salida (Y) se presenta en la columna de la derecha. Cada vez que aparezca un 1 en cualquier entrada, la salida serh 1.
C

CAP.41

OTRAS COMPUERTAS LbGlCAS

55

De la tabla de verdad de la figura 4-10 se puede desarrollar una expresibn booleana para la compuerta XOR. La expresi6n seria A . B + . B = Y. Con esta expresi6n Booleana puede desarrollarse un circuito lbgico que utilice compuertas AND, O R e inversores. En la figura 4-1 l a se dibuja tal circircuito logico realizaria la funcibn Ibgica XOR. c u i t ~ Este . En la figura 4-1 l b se muestra el simbolo Ibgico convencional para la compuerta XOR. Ambos diagramas de simbolos 16gicos de la figura 4-1 1, producirian la misrna tabla de verdad (XOR). La expresi6n booleana a la derecha de la figura 4-1 1 b , es una expresibn XOR simplifcada. El simbolo O representa a la funci6n XOR en algebra booleana. Se dice que a una entrada A y a una entrada B se les aplica la funcibn OR exclusivo, esto se rnuestra en la figura 4-1 l b .

a) Circuit0

Ibgico que realiza la funcibn XOR

Fig. 4-11

b) Simbolo lbgico esthndar para la

compuerta XOR

PROBLEMAS RESUELTOS

4.12

Escriba la expresi6n booleana (forma simplificada) para una compuerta XOR de tres entradas.
Soluclbn:
A$B@C = Y

4.13

Dibuje el slrnbolo l6gico para una compuerta XOR de tres entradas.

Solucibn:

Vease la figura 4-12

Fig. 4-12 Una compuerta XOR de tres entradas

4.14

Dibuje una tabla de verdad para una compuerta XOR de tres entradas. Recuerde que un numero impar de 1 genera una salida igual a 1.
Soluci6n:

Entradas

Salida
Y

Entradas

Salida
Y

C B
0 0 0 0
4.15

.4

C B A
1 0 0 i o I 1 1 0 1 1 1 1

0 0 1 1

0 1 0 1

0
I 1

o
0
I

La compuerta XOR puede ser considerada un detector de un nhmero de 1 .

Solucibn:

(par, impar)

La compuerta XOR genera un I cuando hay un nurnero impm de 1. Por esta razon debe considerarse como un detector de un numero impar de I .

56

OTRAS COMPUERTAS LOGICAS

4.16

~ C u h seria l el tren de pulsos a la salida de la compuerta XOR de la figura 4-13?

Fig. 4-13 Problerna de tren de pulsos

Los pulsos de salida de la compuerta XOR de la figura 4-13 son como sigue: pulso e = 0 pulso g = 1 pulso c = 1 pulso a = 0 pulso b = 1 pulso d = 0 pulso f = 1
4-5 LA COMPUERTA NOR EXCLUSIVA

En la figura 4-14 se invierte la salida de una compuerta XOR. A la salida del inversor de la derecha se le llama funcibn NOR exclusivo (XNOR). La compuerta XOR produce la expresibn A O 8. Al invertir 6sta se forma la expresibn booleana A $ B = Y. Esta es la expresibn booleana para la compuerta XNOR. El simbolo lbgico convencional para la compuerta XNOR se muestra en la parte inferior de la figura 4-14. Note que el simbolo es un XOR con un circulo inversor en la salida.
Enrradas Salida

A@B=

Enrradas

Salida

Fig. 4-14 La cornpuerta XNOR

Fig. 4-15 Tabla de verdad para las cornpuertas

XOR y XNOR La columna derecha de la tabla de verdad de la figura 4-15 muestra detalladamente la operacibn de la compuerta XNOR. Advierta que todas las salidas de la compuerta XNOR son 10s complementos de las salidas de la compuerta XOR. Mientras que la compuerta XOR es un detector de numero impor de I , la compuerta XNOR es un detector de numero par de I. La compuerta XNOR producirh una salida de 1 cuando aparezca un numero par de 1 en la entrada. PROBLEMAS RESUELTOS
4.17

Escriba la expresibn booleana para una compuerta XNOR de tres entradas.

4.18

Dibuje el simbolo Ibgico para una compuerta XNOR de tres entradas.

Fig. 4-16 Una compuerta

Vease la figura 4-16

XNOR de tres entradas

OTRAS COMPUERTAS L6GICAS

57

4.19

Dibuje una tabla de verdad para una compuerta XNOR de tres entradas. Recuerde que un nhmere par de 1 genera una salida de 1. Solucl6n: Entradas
C B A
0 0 0 0 0 1 0 1 0 0 1 1

Salida

Entradas
C B A
1 1 1 1 0 0 1 1 0 1 0 1

Salida

Y
1 0 0 1

Y
0 1 1 0

4.20

~CUAI seria el tren de pulsos de salida para la compuerta XNOR en la figura 4-17?

Fig. 4-17 Problema de tren de pulsos

Los pulsos de salida de la compuerta XNOR de la figura 4-17 son como sigue: pulso e = 0 pulso c = 0 pulso g = 0 pulso a = 0 pulso b = 1 pulso d = 1 pulso f = 1

--

Cuando se usan compuertas Ibgicas surge la necesidad de convertir a otras funciones lbgicas. Un metodo de conversibn sencillo, es el de colocar inversores en las entradas o salidas de las compuertas. Se ha mostrado que un inversor colocado a la salida de una compuerta AND produce una funcibn NAND. Tambitn un inversor colocado a la salida de una compuerta OR produce la funcibn NOR. La tabla de la figura 4-1 8 ilustra estas y otras conversiones.
Compuerta origins1 Se anade invcrsor a la salida Nucvn funcibn Ihgica

ID-

NAND

AND

El slmbolo ( + ) significa pnadir en esta tabla

Fig. 4-18 El efecto de invertir las salidas de las compuertas

OTRAS COMPUERTAS LbGlCAS

Se Made invcrsor

a la entrada

Cornpuena original

Nueva funcibn Ibgica

+ +
--I>(--

-u-

NOR

NAND

--I>.--

++

AND

El slmbolo (t)sbifica afiadir en esta tabla

Fig. 4-19 El efecto de invertir las entradas de las compuertas

El colocar inversores en todas las entradas de una compuerta 16gica produce 10s resultados ilustrados en la figura 4-19. En el primer rengl6n las entradas de una compuerta AND se invierten (en esta fipura el simbolo significa afladir). Esto produce la funci6n NOR a la salida de una compuerta AND. En el segundo rengl6n de la figura 4-19 se muestra c6mo se invierte la entrada de una compuerta OR. Esto produce una funci6n NAND. Los primeros dos ejemplos sugieren nuevos simbolos para las funciones NOR y NAND. La figura 4-20 ilustra dos simbolos 16gicos que se usan algunas veces para las funciones NOR y NAND. La figura 4-20a es un slmbolo ldgico alterno para una compuerta NOR. La figura 4-20b es un slmbolo l6gico alterno para una compuerta NANDH. Estos simbolos se encuentran en cierta literatura de 10s fabricantes. I Sc Made inversor Compuerta Se Made inversor Nueva

a la entrada

original

a la sdida

funcibn Ibglca

A B J J m = .
a) si~nbolo de la compuerta NOR

--Q0 -

. .
=

OR
-.

+
1

=
t

AND

+
+ *

b) slmbolo de la compuerta NAND

-u-

-+
t

1
I

--

NAND

El simbolo ( + ) significa aAadir en esta tabla

Fig. 4-20 Simboles 16gicos alternos

Fig. 4-21 El efecto de invertir a la vez entradas y salidas

En la figura 4-21 se muestra el efecto de invertir tanto las entradas como las salidas. De nuevo, el signo m8s significa afladir. Esta tknica no se usa frecuentemente, probablemenre debido a la gran cantidad de compuertas requeridas. Note que kste es un mktodo de conversi6n de las funciones AND a la OR a la AND. Bste es tambikn el mktodo para convertir de las funciones NAND a la NOR a la NAND.

CAP.41

OTRAS COMPUERTASL6OICAS

59

PROBLEMAS RESUELTOS

4.21

Dados una compuerta OR e inversores, dibuje un diagrama de simbolos 16gicos que realice la funcibn NAND de dos entradas. Solucl6n: . Vea la Fig. 4-22

A B m x =

'

Fig. 4-22 Funcibn NAND de dos entradas

4.22

c = .-C : Fig. 4-23 Funci6n NAND de tres entradas

'

4.23

Dados una compuerta OR e inversores, dibuje un diagrama de simbolos 16gicos que realice la funcibn AND de tres entradas Soluei6n: Vea la Fig. 4-23 Dados una funcibn NAND e inversores dibuje un diagrama de simbolos Ibgicos que realice la funci6n OR de dos entradas. Soluci6n: Vkase la figura 4-24

Fig. 4-24 Funci6n OR de dos entradas

Fig. 4-25 Funcibn AND de trcs entradas

Fig. 4-26 Funcibn NOR de dos entradas

4.24

Dados una compuerta NAND e inversores, dibuje un diagram de simbolos 16gicos que realice la funcibn AND de tres entradas.

Vkase la figura 4-25

4.25

Dados una compuerta AND e inversores, dibuje un diagrama de simbolos lbgicos que realice la funcibn NOR de dos entradas.

Vkase la figura 4-26

4-7

COMBINACI~N DE COMPUERTAS L ~ G I C A S

Considere el circuito lbgico de la figura 4-27a. A tste se le conoce como unpalrdn de compuertas ANDOR. Las compuertas AND alimentan a.la compuerta final OR. La expresi6n booleana para este circuito se muestra a la derecha como 2 . B + A B = Y. A1 construir el circuito, se necesitarkn tres tipos diferentes de compuertas (compuertas AND, una compuerta OR y un inversor). En un cathlogo del fabricante encontrarb que se necesitarian tres diferentes CI para construir el circuito de la figura 4-27a.

OTRAS COMPUERTAS L6GICAS

a) Circuito lbgico AND-OR

b) Circuito lbgico NAND equivalente

Fig. 4-27

Ya se rnencionb antes que a la compuerta NAND se le considera una compuerta universal. En la figura 4-276 se muestra c6rno se usan las compuertas NAND para construir la 16gica 2 . B + A B = Y . ksta es la misma 16gica realizada por el circuito AND-OR de la figura 4-27a. Recuerde que la compuerta que se parece a la compuerta OR con puntos de inversibn en las entradas (compuerta 4 ) es una compuerta NAND. El circuito de la figura 4-27b es rn4s simple porque todas las compuertas son cornpuertas NAND. Se ha encontrado que se necesita un solo CI (una compuerta NAND cuadruple de dos entradas) para construir la lbgica NAND de la figura 4-27b. Se necesitan menos C1 para construir el circuito l6gico NAND que para el patr6n de compuertas 16gicas AND-OR. Al convertir 16gica AND-OR a 16gica NAND, se acostumbra dibujar primer0 el patr6n AND-OR. Esto puede hacerse a partir de la expresi6n booleana. El diagrarna AND-OR seria similar al de la figura 4-27a. Las compuertas NAND se sustituyen en lugar de cada inversor, compuerta AND y compuerta OR. El patr6n 16gico NAND seria similar al circuito de la figura 4-27b. En la figura 4-27b se muestra una clave para comprender por qud puede reemplazarse la 16gica AND-OR por la 16gica NAND. Note 10s dos circulos inversores entre la salida de la compuerta 2 y la entrada de la compuerta 4 . Los dos clrculos inversores se cancelan entre sf. Esto deja a 10s slrnbolos AND-OR tal como en la figura 4-270. La doble inversidn tambitn tom6 lugar en la figura 4-27b entre las compuertas 3 y 4 . Esto deja a la compuerta 3 AND alimentando a la cornpuerta 4 OR. La cornpuerta 1 NAND actua como un inversor cuando sus entradas estan unidas como en la figura 4-27b.
PROBLEMAS RESUELTOS

4.26

Vuelva a dibujar el circuito AND-OR de la figura 4-1 l a usando cinco compuertas NAND de dos eritradas. El circuito de 16gica NAND debe realizar la 16gica A.B + A . B = Y .
Solucibn:

Vease la figura 4-28.

4.27

Dibuje un diagrama de simbolos 16gicos para la expresi6n Booleana A . B versores, compuertas AND y cornpuertas OR
Solucibn:

+ A . B = Y.Use in-

VCase la figura 4-29

OTRAS COMPUERTAS LOGICAS

Fig. 4-28 Soluci6n usando 16gica NAND

Fig. 4-29 Circuito Ibgico AND-OR

4.28

Vuelva a dibujar el diagrama 16gico del problgma_anterior usando s61o cinco compuertas NAND de dos entradas. Debe realizar la 16gica A . B + A.B = Y Solucibn: Vkafie la figura 430

Fig. 4-30 Circuito Ibgico equivalente a NAND

4-8

US0 DE COMPUERTAS L ~ G I C A S PRACTICAS

Las compuertas 16gicas rn8s Qtiles son empaquetadas como circuiros integrados. La figura 4-31 ilustra dos compuertas TTL que pueden comprarse en forma de CI. En la figura 4-31a se muestra un diagrarna de clavijas del CI 7400. El fabricante describe a1 7400 como un CI de compuerta NAND cuddruple de 2 entmdas. Advierta que el CI 7400 tiene las conexiones acostumbradas (V,, y GND). Las otras clavijas son las entradas y salidas de las cuatro compuertas NAND de dos entradas. E l CI 7410 TTL contiene compuertas NAND de tres entradas. El diagrama de clavijas,,para el C1 7410 se rnuestra en la figura 4-316. El fabricante describe este dispositivo como un C I de cornpuerta NAND triple de tres entmdas. TambiCn pueden conseguirse compuertas NAND triple de tres entradas. TambiCn pueden conseguirse compuertas NAND con mas de tres entradas.

OTRAS COMPUERTAS L ~ G I C A S

IA
1 8

24
28
2C
2Y

GND
(a)

Diagrama de clavijas para un C I 7400 Fig. 4-31

(b) Diagrama de clavijas para un CI 7410

PROBLEMAS RESUELTOS

4.29

Escriba la expresibn booleana para el circuito que se rnuestra en la figura 4-32.

A1 volver a dibujar el circuito en forma de slmbolos I6gicos nos presenta un circuito tipo NANDNAND. Bste es equivalente a un circuito tipo AND-OR. La expresi6n booleana es, por lo tanto, A . B + AsB = Y

Flg. 4-32 Diagrama del problema de un circuito 16gico

4.30

Dibuje una tabla de verdad para el circuito de la figura 4-32

Solucibn:

Entradas

Salida

4.31

~CUAI es el voltaje de la fuente de poder a la izquierda de la figura 4-32? El CI 7400 es un dispositivo TTL.

OTRAS COMPUERTAS L ~ G I C A S

Soluci6n: Los dispositivos TTL usan una fuente de poder de 5 V cd.

4.32

Si ambos interruptores (A y B) en la figura 4-32 estAn cerrados, el LED de salida estare (encendido, apagado). Soluci6n: Cuando arnbas entradas son I ,la salida del circuito serO 1 y el LED de salida estarh encendido.

4.33

El C I 7400 lo describe el fabricante como un

-cuAdruple.

Soluci6n: El C I 7400 lo describe como una cornpuerta NAND cuhdmple de dos entradas.

4.34

El circuito de la figura 4-32 podria ser descrito como un circuito lbgico (AND - OR,
NAND). Solucibn: El circuito de la figura 4-32 usa 16gic.a NAND.

Problemas suplementarios
4.35

Escrlba la expresi6n booleana para una cornpuerta NAND de cuatro entradas. R e s p . A . B . C . D = Y or ABCD=Y Dibuje el sirnbolo 16gico para una cornpuerta NAND de cuatro entradas. Resp. Vkase la figura 4-33

4.36

Flg. 4-33 Una compuerta NAND de cuatro entradas

4.37

Flg. 4-34 Problema de tren de pulsos

Dibuje la tabla de verdad para una cornpuerta NAND de cuatro entradas. Resp. Entradas Salida Entradas Saliua

D C B A

Y
1 1

D C B A

0 0 0 0 0 0 0 0
4.38

0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1

1 1 I 1 1 1

1 1 1 1 1 1 1 1

0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1

1 1 1

I
1 1 1 0

iCuhl seria el rren de pulsos de salida en la figura 4-34 si la entrada C fuera O? Resp. La salida de la compuena NAND seria siernpre 1

64

OTRAS COMPUERTAS L601CAS

4.39

iCubl seda el tren de pulsos de salida en la figura 4-34 si la entrada C fuera I ? pulso e = 1 pulso g = 1 pulso c = 1 Resp. pulso a = 0 pulso f = 0 pulso d 0 pulso b = 1
5

-~

4.40

Escriba la expresibn booleana para una compuerta NOR de cuatro entradas. Resp. A

+B+C +D= Y

4.41

Dibuje el slrnbolo lbgico para una compuerta NOR de cuatro entradas. Resp. Vkase la figura 4-35

Fig. 4-35 Una compuerta NOR de cuatro entradas

4.42

Fig. 4-36 Problema de tren de pulsos

Dibuje la tabla de verdad para una compuerta NOR de cuatro entradas. Resp.

D C B A
0 0

Entradas

Salida
Y
1 0 0 0 0 0 0 0

D C B A 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1

0 0 0 0 0 0 0
4.43

0 0 0 1 1 1 1

0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1

0 0 0 0

0
0 0 0

iCuhl seda el tren de pulsos de salida en la figura 4-36 si la entrada C fuera l? Resp. La salida de la compuerta NOR seria siempre 0 iCuhl seda el tren de pulsos de salida en la figura 4-36 si la entrada C fuera 0. pulso e = 0 pulso g = 1 pulso c = 1 Resp. pulso a = 0 pulso d = 0 pulso f = 0 pulso b = 1 Escriba la expresi6n booleana para una compuerta XOR de cuatro enrradas. Resp. A @ B Q C @ D = Y Dibuje el simbolo lbgico para la compuerta XOR de cuatro entradas. Resp. Vbse la figura 4-37

4.44

4.45

4.46

Fig. 4-37

Una compuerta XOR de cuatro entradas

Fig. 4-38 Problema de tren de pulsos

--

CAP.41

OTRAS COMPUERTAS L~GICAS

4.47

Dibuje la tabla de verdad para una compuerta XOR de cuatro entradas. Resp. Entradas
D C B A

Salida
Y
0 1

Entradas
D C B A

Salida
Y
1 0 0 1 0 1 1 0

0 0 0 0 0 0 0 0
4.48

0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1

I
0

I
0 0

1 1 1 1 1 1 1 1

0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1

iCuAl seria el tren de pulsos a la salida de la compuerta XOR en la figura 4-38? Resp. pulso a = 0 pulso c = 1 pulso e = 0 pulso g = 0 pulso b = 1 pulso d = 1 pulso f = 0 pulso h = 1 Escriba --- la expresi6n booleana para la compuerra XNOR de cuatro entradas. Resp. A @ B @ C @ D = Y Dibuje el simbolo lbgico para la compuerta XNOR de cuatro entradas. Resp. VCase la figura 4-39.

4.49

4.50

Fig. 4-39 Una compuerta XNOR de cuatro entradas

4.51

F i g . 4-40

Problema de tren de pulsos

Dibuje la tabla de verdad para la compuerra XNOR de cuatro entradas. Resp. Enrradas
D C B A

Salida
Y
1 0 0 1 0 1

Entradas
D C B A

Salida

Y
0 1

0 0 0 0 0 0 0 1
0 0 1 0

0 0 0 0 0
4.52

0 1 1 1 1

1 0 0 1 1

1 0 1 0 1

I
0

1 1 1 1 1 1 1 1

0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1

I
0
1 0 0 1

iCuAl seria el tren de pulsos a la salida de la compuerta XNOR en la figura 4-40? Resp. pulse a = 1 pulso c = 0 pulso e = 0 pulso g = 1 pulso b = 0 pulso d = 1 pulso f = 1 pulso h = 0

OTRAS COMPUERTAS L ~ G I C A S

4.53

Con una compuerta OR e inversores, dibuje un diagrama de simbolos lbgicos que realice la funcibn NAND de tres entradas. Resp. Vbase la figura 4-41

; = p ! q
C

j T F = y

: p Q
C

"11.C.-

'

Flg. 4-41 Una funci6n NAND de tres entradas

Flg. 4-42 Una funcibn AND de tres entradas

Fig. 4-43 Una funcibn OR de 5 entradas

4.54

Con una compuerta NOR e inversores, dibuje un diagrama de simbolos Ibgicos que realice la funcibn AND de tres entradas. Resp. Vease la figura 4-42 Con una compuerta NOR e inversores dibuje un diagrama de simbolos 16gicos que realice la funcibn OR de cinco entradas. Resp. Vease la figura 4-43 Dibuje un diagrama de simbolos lbgicos para la expresibn booleana Emplee inversores, compuertas AND y una compuerta OR. Resp. Vkase la figura 4-44

4.55

4.56

A.B .C + A.B . C + A . B . E =

Y.

Fig. 4-44 Circuito lbgico AND-OR

4.57

Fig. 4-45 Circuito logico equivalenre a NAND

Vuelve a dibujar el diagrama lbgico del problema anterior usando tres compuertas NAND de 2 entradas y cuatro compuertas NAND de 3 entradas. Resp. Vkase la figura 4-45

CAP .41

OTRAS COMPUERTAS L ~ G I C A S

4.58

Escriba la expresib; booleana para el circuito que se muestra en la figura 4-46. Resp.A.B + A . B . c = Y

I I

Salida
Y

Fig. 4-46 Diagrama del problerna de un circuito lbgico

4.59

Dibuje la tabla de verdad para el circuito de la figura 4-46. Resp. Entradas

C B A

Salida
Y

Entradas
C B .4

Salida

Y
1

0 0 0 0
4.60

0 0 1 1

0 1 0 1

0 0 0

1 0 0

1 0 1 1 1 0 1 1 1

0 0

(enSi todos 10s interruptores ( A , B y de la figura 4-46 esthn cerrados, el LED desalida estarh cendido, apagado). Resp. Cuando todas las entradas son 1, la salida del circuito serb 1 de acuerdo con la tabla de verdad y el LED de salida estarb encendido.

Simplification de circuitos logicos

Considere la expresi6n booleana A . B + A. B + A B = Y. La figura 5-la representa un diagrama Ibgico que ilustra esta expresibn. Para construir este circuito 16gic0, que ejecuta la 16gica detallada en la tabla de verdad (Fig. 1-Sc), se necesitan seis compuertas. Despuks de examinar dicha tabla se determina que sdlo una compuerta OR con dos entradas ejecuta esa funcidn. Esta compuerta, que se muestra en la figura 5-1 b, es el mttodo miis simple para ejecutarla. Los circuitos lbgicos de las figuras 5-14 y b ejecutan exactamente la misma funcibn 16gica. Un disefiador de circuitos escogerla, sin duda alguna, el que se ensefia en la figura 5-1 b, que es el mas sencillo y el miis barato. Se ha demostrado que la expresi6n booleana en forma no simplificada ( A .g + 2 .B + A . B = Y) puede reducirse a A + B = Y. Esta simplificaci6n se hace mediante un simple examen de la tabla de verdad, reconociendo el patr6n del OR 16gico. Debido a que se pueden simplificar muchas expresiones booleanas enormemente, es que en este capftulo se estudiariin varios mktodos sistemttticos de simplificaci6n.

--

L/ a) Circuito 16gico no sirnplificado

ADy
B
b ) Circuito I6gico simplificado

c) Tabla de verdad de la funci6n OR

Fig. 5-1

5-2

EXPRESIONES BOOLEANAS DE SUMAS DE PRODUCTOS

Cuando se empieza con un problema de disefio Iogico, lo normal es construir primero una tabla de verdad que establezca la operaci6n exacta del circuito digital. Considkrese la tabla de verdad de la figura 5-2a, que tiene tres variables (C, B y A ) . S610 dos combinaciones de estas variables generan un 1 de salida. Estas combinaciones se encuentran en el segundo y octavo renglones de la tabla de verdad. El segundo renglbn dice que "la entrada no C AND no B AND A genera un 1 de salida". Esto puede observarse a la derecha del segundo rengl6n en la expresibn booleana C. B . A . La otra combinaci6n de variables que genera un 1 de salida, es la que se encuentra en el octavo rengl6n en donde la entrada es C AND B AND A , cuya expresi6n booleana correspondiente es C. B. A , que se muestra a la dtrecha de dicho rengl6n. Para formar la expresi6n booleana completa asociada a la tabla de verdad, estas dos expre-

SIMPLIFICACI6N DE CIRCUITOS L6GICOS

siones se relacionan por rnedio de un OR 16gico. La figura 5-2b ensella la expresibn booleana cornpleta: C - B a A + C.B.A = Y, llarnada tarnbikn forma de suma deproductos de una expresi6n booleana. Los ingenieros tarnbikn llarnan a esta forrna, forma de minterm. Esta expresi6n se puede transforrnar a1 patr6n AND-OR de cornpuertas 16gicas. El diagrarna 16gico de Ig figura 5-2c ejecuta la 16gica descrita por la forrna de rninterrn de la expresi6n booleana C .B . A + C .B . A = Y.

b) Expresibn booleana: C . B . A

+ C .B

+
,

A=

Y
Fig. 5-1

c) Circuito lbgico AND-OR equivalente

El procedimiento tipico que se utiliza en trabajos de disefio 16gico es en primer lugar, construir una tabla de verdad; en seguida se deterrnina la forrna de rninterrn de la expresi6n booleana a partir de la tabla de verdad, yjinalmente se dibuja el circuit0 16gico AND-OR a partir de la forrna de minterrn. Este procedimiento se ilustra en el ejernplo de la figura 5-2.
PROBLEMAS RESUELTOS

-.

5.1

Para la tabla de verdad de la figura 5-3 escriba una expresi6n booleana en forrna de minterm.
Entradas Salida Entradas Salida

C B A
0 0 0 0 0 0 1 1 0 1 0 1

Y
0 0 0 1

C B A
1 0 0 1 0 1 1 1 0 1 1 1

Y
0 0 1 0

Fig. 5-3

.-

5.2

La expresi6n booleana desarrollada en el problema anterior es una expresi6n en forrna de (minterrn, rnaxterrn). Este tipo de expresi6n tarnbien se llama forrna de (producto de surnas, suma de productos).
Solucl6n:

Este tipo de expresibn booleana (C.B. A productos.

+ C .B.A=

se llama la forma de minterm o de suma de

5.3

Dibuje un diagrama de slmbolos lbgicos que ejecute la lbgica de la tabla de verdad de la figura
5-3.

Solucibn:
Vbase la figura 5-4.

Flg. 5-4 Solucibn del diagrama Ibgico.

5.4

Para la tabla de verdad de la figura 5-5 escriba una expresi6n booleana en forma de suma de productos
Entradas
Salida

Entradas

Salida

Y
1 0 0 1

Y
0 1 0 0

0 0 0 0

0 0 0 1 1 0 1 1

1 1 1 1

0 0 1 1

0 1 0 1

Fig. 5-5

Soluclbn:

c.ii.2 +
5.5

C.B.A

+ C .B.A =

Y.

Dibuje un diagrama de slmbolos 16gicos que ejecute la 16gica de la tabla de verdad ilustrada en la figura 5-5. Soluclbn:
Vbase la figura 5-6.

Fig. 5 4 Solucibn del diagrama lbgico

CAP.51

SlMPLIFICACI6N DE CIRCUITOS L ~ O I C O S

5-3 EXPRESIONES BOOLEANAS DE PRODUCTOS DE SUMAS

Considkrese la tabla de verdad para la funci6n O R de la figura 5-76, La expresi6n booleana para esta tabla puede escribirse de dos maneras como puede observarse en la secci6n introductoria: La forma de minterm se desarrolla a partir de las salidas 1 en la tabla de verdad. Cada 1 en la columna de la salida forma un tkrmino que se relaciona con 10s demAs por medio de un OR. La forma de minterm pa2 + -A = Y ra esta tabla de verdad se muestra en la figura 5-7c, y es B. A +
B e

a) Exprcsibn boolcana dc maxtenn: B

+A = Y

Tabla dc vcrdad OR

b)

Entradar

Wda

C)

Expresibn bool-

dc mintcrm:

Fig. 5.7

La tabla de verdad de la figura 5-7 puede describirse tambikn por medio de una expresi6n booleana en forma de marterm. Este tipo de expresi6n se desarrolla a partir de 10s 0 en la columna de salida de la tabla de verdad. Para cada uno, se desarrolla un tbmino relacionado con 10s demhs por medio de un O R lbgico. Hay que hacer notar que las variables de entrada se invierten, y se unen despu.4.s por medio de un OR. La forma de maxterm para esta tabla de verdad se ilustra en la figura 5-7a. La forma de maxterm para la tabla de verdad de la funci6n 16gica O R es B + A = Y,que significa lo mismo que la expresi6n O R expresada como A + B = Y.Para la tabla de verdad de la figura 5-7, la expresi6n de maxterm es la mhs sencilla, aunque ambas formas describen con exactitud la 16gica de la tabla de verdad. Considkrese la tabla de verdad de la figura 5-8a. La expresi6n en forma de minterm para ella es demasiado larga, en cambio la forma de maxterm se desarrolla a partir de 10s renglones 5 y 8, que tienen 0 en la columna de salida. Estas variables se invierten, se relacionan por medio de un O R y se encierran entre parkntesis; 10s tkrminos asi obtenidos se relacionan, a su vez, por medio de un AND. La expresibn
a)

Entradas

Sa'ida

0 1 1 l o / 1 0 1

1 0 1

Inversi6n de variables

I
&

b) Expresibn bool-

de maxtcrm:

(C+ B + 1). (C+ B + A ) = Y

Fig. 5-8 Desarrollo de una expresi6n de maxterm

booleana completa en forma de maxterm se muestra en la figura 5-8b . Esta forma tambikn se llama la forma deproductos de sumas de una expresi6n booleana. El tkrmino productos de sumas proviene del arreglo de 10s simbolos de la suma ( + ) y el product0 ( . ). Una expresi6n booleana de maxterm se efectua utilizando el p a t h de compuertas 16gicas ORAND, que se ilustra en la figura 5-9.N6tese que las s l i d a s de las dos compuertas OR, alimentan una compuerta AND. La forma de maxterm ( 6 + B + A) ( C + B + A ) = Y se construye utilizando el patr6n de las compuertas OR-AND de la figura 5-9

-.

Fig. 5-9 Expresibn de maxterm construida como un circuit0 OR-AND

PROBLEMAS RESUELTOS

5.6

Para la tabla de verdad que se muestra en la figura 5-10escriba una expresi6n booleana en forma de maxtkrminos Entradas
C B A

Salida
Y

Entradas

Salida

0 0 0 0

0 0 1 1

0 1 0 1

0
1

1 0 0 1 0 1 I -1 0
1 1 1

1 1

0
1

Fig. 5-10 Solucibn:

( C +B + A ) . ( C +
5.7

itA)

= Y

La expresi6n booleana desarrollada en el problema anterior cs una expresi6n en forma de(rninterm, maxterm), la cual se llama tambikn forma de (productos de sumas, sumas de productos).

Este tipo de expresibn booleana se llama forma de maxterm o de productos de sumas.

5.8

Dibuje un diagrama de simbolos lbgicos que ejecute la 16gica que se indica en la tabla de verdad de la figura 5-10. Solucibn: Vkase la figura 5-11.

SIMPLIFICACI~ DE N CIRCUITOS L ~ G I C O S

Fig. 5-11

Expresi6n de maxterm construida con un circuito OR-AND

5.9

El diagrama 16gico del problema anterior se le llama el patr6n (AND-OR, OR-AND) de compuertas Ibgicas.

El patr6n de compuertas 16gicas mostrado en la figura 5-11 se le llama patrbn AND-OR.

5.20

Escriba la expresibn booleana en forma de productos de sumas para la tabla de verdad de la figura 5-12. Entradas
C B A
0 0 0 0 0 0 1 1 0 1 0 1

Salida
Y

Entradas
C
1 1 1 1

Salida
Y
1 0 1 1

B
0 0 1 1

A
0 1 0 1

0 ' 1 1 0

Fig. 5-12

Soluci6n:

5.11

Dibuje un diagrama de simbolos lbgicos que ejecute la lbgica indicada en la tabla de verdad de la figura 5-12.
Soluclbn: VCase la figura 5-13

Fig. 5-13 Expresibn de maxterm construida con un circuito OR-AND

SIMPLIFICACI6N DE CIRCUITOS L6GICOS

[CAP.5

5-4

US0 DE LOS TEOREMAS DE DE MORGAN

El Algebra booleana, el Algebra de 10s circuitos 16gicos, tiene muchas leyes o teoremas. Los leoremas de De Morgan son particularmente btiles, ya que permiten pasar con facilidad de la forma de minterm a la de maxterm y viceversa. TambiCn permiten deshacerse de las barras que actuan sobre varias variables. Los teoremas de De Morgan pueden enunciarse de la siguiente forma: segundo teorema A . B = A B primer teorema A = = A

El primer teorema cambia de un estado bhsico OR a un AND. La figura 5-14a ilustra un ejemplo prhctico del primer teorema. La compuerta NOR de la izquierda funciona igual que la compuerta AND (con las entradas invertidas) de la derecha. Note que esta conversi6n es de un estado bPsico OR a un estado basic0 AND, como se muestra en las compuertas sombreadas de la figura 5-14. Esta conversibn es de mucha utilidad para deshacerse de la barra grande del NOR. TambiCn puede usarse para convertir de la forma de minterm a la de maxterm. El simbolo "AND aparente" a la derecha de la figura 5-14u produce la tabla de verdad de la funci6n NOR.

A + B = Y

A.B=

A . B =

A t ~ = r

a) Funciones NOR b) Funciones NAND Fig. 5-14 Aplicaciones de 10s teoremas de De Morgan

El segundo teorema cambia de un estado bhsico AND a un estado OR. Un ejemplo prfrctico de este teorema se muestra en la figura 5-146. La compuerta NAND de la izquierda funciona igual a la compuerta OR (con las entradas invertidas) de la derecha. De nuevo la barra se elimina y, de esta manera, se puede convertir de la forma de maxterm a la de minterm. El slmbolo "OR aparente" a la derecha de la figura 5-146 produce la tabla de verdad de la funci6n NAND. Los simbolos a la derecha de la figura 5-14 son 10s simbolos alternos que se utilizan para las funciones 16gicas NOR y NAND. La figura 5-14 muestra solamente un uso de 10s teoremas de De Morgan. Para transformar un estado bhsico AND a un estado OR (o de un OR a un AND) se siguen 10s cuatro pasos siguientes basados en 10s teoremas de De Morgan: 1 . Cambiar todos 10s OR a AND y todos 10s AND a OR. 2 . Complementar cada variable individual (poniendo barras a cada una). 3 . Complementar toda la funcibn (poniendo barras a toda la funcibn) 4 . Eliminar todos 10s grupos de barras dobles. Considtrese la forma de maxterm de la expresi6n de la figura 5-15a. Utilizando el procedimiento que se acaba de describir, transformar dicha expresi6n a la forma de minterm. El primer paso (Fig. 5-15b) consiste en cambiar todos 10s OR a AND y todos 10s AND a OR. El segundopaso (Fig. 5-15c) consiste en poner barras a cada variable individual. El tercerpaso (Fig. 5-15d) consiste en poner una barra a toda la funcibn, yen el cuartopaso se eliminan todas las barras dobles, y se escribe de nuevo la forma final de
(A+B+C).(A+B+C)=

a) Expresibn de maxterm

d) Tercer paso

b) Primer paso

e) Cuarto

paso
Y

A.B.?+A.B.?=
c) Segundo paso

A.B.c+A,B.c=

n Expresibn de minterm

Fig. 5-15

Converslbn de expresiones de maxterm a expresiones de minterm por rnedio de 10s teoremas de DeMorgan.

CAP.51

SIMPLIFICACI~N DE CIRCUITOS L6GICOS

75

rninterrn; 10s cinco grupos de barras dobles que son elirninados se rnuestran en las tireas sombreadas de la figura 5-15e, y en la figura 5-15f aparece la expresibn en la forma final de minterrn. La forma de maxterm de la figura 5-150 y la forma de rninterm de la figura 5-15f producen la misma tabla de verdad.
PROBLEMAS RESUELTOS

5.12

Convierta la expresibn booleana (A B + C) ( A rninterrn. Muestre cada paso como en la figura 5-15. Expresibn de Maxterm Primer paso Segundo paso Tercer paso Cuarto paso Expresibn en minterm
(A=)

+ B +6 =
=Y

Y a su forma de

. ( A + B + I?)

A.B.C+A.B.C= Y Z . B . C + A . B . ~ = Y d.B.C+;.B.C= Y

Eliminar dobles barras.

z . B . c + A . ~ .Yc =
- - -

5.13

Convierta la expresibn booleana CaB .A + (7.8 .A = Y a su forma de maxterm. Muestre cada paso del procedirniento.
Solucibn:

Expresibn de minterm Primer paso Segundo paso Tercer paso Cuarto paso Expresibn de maxterm
5.14

.B

.A + C . B . A = Y

(c+B+A).(c+B+A)-Y ( E + B + z ) . ( ~ + B + J ) =Y (-B+ A)= Y

Eliminar dobles barras.
(c+B+A).(C+B+A)=Y

Convierta la expresibn booleana

Solucibn:

B = Y a la forma de suma de productos.

A+B=Y

5.15

Convierta la expresibn booleana A

Solucibn:

+B=

Y a la forrna de suma de productos.

5-5

US0 DE LA LOGICA NAND

Todos 10s sisternas digitales pueden construirse a partir de las cornpuertas fundamentales AND, OR y NOT, pero debido a su bajo costo y gran disponibilidad, las compuertas NAND son ampliamente usadas para reemplazar las compuertas AND, OR y NOT. Para convertir de un AND-OR Ibgico a un NAND 16gico se requiere de 10s siguientes pasos: 1 . Dibuje un circuit0 16gico AND-OR. 2 . Escriba un circulo en la salida de cada compuerta AND. 3 . Escriba un circulo en cada entrada a una cornpuerta OR. 4 . Compruebe 10s niveles lbgidos de las lineas que provienen de las entradas y que se dirigen a las salidas.

76

sIMPLIFICACI~NDE CIRCUITOS L6GICOS

como invertidor b) Circuito ldgico AND-OR equivalenle

c) Circuito Ibgico NAND equivalente

Fig. 5-16

Considere la expresibn booleana en forma de minterm de la figura 5-16a. Para implementar esta expresibn utilizando el NAND 16gic0, se seguirhn 10s pasos enunciados con anterioridad: El primerpaso (Fig. 5-16b) es dibujar un circuito lbgico AND-OR; el segundopaso consiste en poner un circulo a la salida de cada compuerta AND, lo que hace que se cambien a compuertas NAND. La figura 5-16c muestra 10s circulos aftadidos a las compuertas I y 2. El Tercer paso consiste en escribir un circulo a cada entrada de la compuerta OR, lo que la convierte a NAND; la figura 5-16c muestra 10s tres circulos afladidos a las entradas de la compuerta 3. El cuarto paso requiere de la verification de las lineas de entrada y salida de 10s simbolos AND y OR, para ver si alguno de 10s niveles lbgicos ha sido cambiado al aftadirse 10s clrculos. A1 examinar el circuito de la figura 5-16c se encuentra que al aftadir el circulo en el punto X, se cambib el nivel Iogico de la entrada a1 simbolo OR (3). El diagrama AND-OR de la figura 5-16b muestra que un nivel lbgico ALTO se conecta de la entrada E a la compuerta OR. El ALTO o 1, activa la compuerta OR. Un alto tambikn debe llegar a la entrada del simbolo 3 en la figura 5-16c. Esto se cumple aftadiendo el inversor sombreado en la linea de entrada E. En la practica real, una cornpuerta NAND se usa como inversor. De la doble inversion resulta el nivel logico ALTO a1 slmbolo OR para activar el OR. Los circulos inversores entre las compuertas 1 y 3 se cancelan mutuamente lo que sucede tambikn con 10s de las compuertas 2 y 3. El circuito lbgico NAND de la figura 5-16c produce la misma tabla de verdad que el circuit0 AND-OR. El uso del NAND lbgico no siempre simplifica un circuito, de hecho, en el ejemplo de la figura 5-16 se puede ver que el circuito AND-OR probablemente se escogeria en lugar del circuito NAND, ya que utiliza menos compuertas. La mayoria de 10s fabricantes de circuitos integrados ofrecen una gran variedad de todo tipo de compuertas, mientras que el diseftador lbgico normalrnente selecciona la lbgica que ptoduce el circuito mhs sencillo.
PROBLEMAS RESUELTOS

-.

5.16

Para la expresibn booleana A . B

Solucibn:

D.E

Y dibuje un circuito lbgico AND-OR.

Vkase la figura 5-17

5.17

A partir del circuito AND-OR del problema anterior dibuje un circuito lbgico NAND. El circuito NAND debe ejecutar la lbgica de la expresibn A B + ? + 5 . E = Y.

Solucibn: VCase la figura 5-18.

5.18

Para la expresibn booleana A

Solucibn:

+ (B. C) + 5 =

Y dibuje un circuito lbgico AND-OR.

VCase la figura 5-19.

Fig. 5-17 Soluci6n del circuit0 I6gico AND-OR

Fig. 5-18 Solucibn del circuit0 I6gico NAND

D
Fig. 5-19 Soluci6n del circuit0 16gico AND-OR Fig. 5-20 Soluci6n del circuit0 Ibgico NAND

5.19

A partir del circuito AND-OR del problema anterior dibuje un circuito 16gico NAND. El circuito NAND debe ejecutar la 16gica de la expresi6n A + (B .C) + 5 = Y. Soluci6n: Vease la figura 5-20.

5-6

US0 DE LA L ~ G I C A NOR

La compuerta NAND es la "compuerta universal" utilizada para sustituir un p a t h 16gico AND-OR. Cuando una expresi6n booleana en forma de maxterm forrna un patr6n de compuertas 0 8 - A N D , la compuerta NAND no funciona bien, es entonces que la compuerta NOR pasa a ser la "compuerta universal" para sustituir 10s patrones logicos OR-AND. Esta compuerta se usa en menor grado que la NAND. Considere la expresi6n booleana de maxterm de la figura 5-21a,representada por un diagrama 16gico OR-AND en la figura 5-216. El patr6n OR-AND se reproduce con compuertas NOR en la figura 5-21c. Cada compuerta OR y cada compuerta AND se sustituye por una compuerta NOR. Las compuertas 1 y 2 de la figura 5-21cse muestran como el simbolo NOR esttindar. La compuerta 3 es el simbolo NOR alterno. La sustitucibn funciona ya que 10s dos circulos inversores entre las compuertas 1 y 3 se cancelan entre si, de la misma manera que se cancelan 10s que esttin entre las compuertas 2 y 3. Esto deja 10s dos simbolos OR (I y 2) dirigikndose a1 simbolo AND (3). kste es el mismo patr6n utilizado en el diagrama lbgico OR-AND original de la figura 5-21b.

b) Circuito Ibgico OR-AND equivalentc

c) Circuito Ibgico NOR equivalcnre

Fig. 5-21

El procedimiento para convertir de una expresibn booleana de maxterm a un circuit~ 16gico NOR es similar a la que se usa para el NAND lbgico. Los pasos para convertir a NOR son 10s siguientes:

1 Dibuje un circuito lbgico OR-AND. 2 . Escriba un clrculo inversor a cada entrada a la compuerta AND. 3 Escriba un clrculo inversor a la salida de cada compuerta OR. 4 Compruebe 10s niveles lbgicos de las Lineas provenientes de las entradas y que se dirigen a la salida.

. .

b) Circuito lbgico OR-AND equivalenle

c) Circuito Ibgico NOR equivalenle

Fig. 5-22

Considere la expresibn booleana de maxterm de la figura 5-22a. Para efectuar esta expresibn usando la 16gica del NOR se siguen 10s cuatro pasos antes mencionados: El primer paso (Fig. 5-22b) es dibujar un circuito 16gico OR-AND; el segundo paso consiste en poner un clrculo inversor a cada entrada de la compuerta AND. Esto la cambia a una compuerta NOR. El simbolo "AND aparente" con 10s tres circulos inversores en las entradas es una compuerta NOR (Fig. 5-22c).El tercerpaso consiste en escribir un clrculo inversor a la salida de cada compuerta OR. Estos circulos se ailaden a las compuertas 1 y 2 de la figura 5-22c.En el cuarto paso se verifican las lineas de entrada y salida para ver si hay cambios en 10s niveles lbgicos debidos a 10s clrculos inversores aiiadidos: El circulo ailadido en el punto Z de la figura 5-22c es un cambio de patr6n OR-AND original. El efecto de inversibn del circulo Z se cancela afiadiendo el inversor 4, y as1 se cancela la doble inversi6n (inversor 4 y drculo inversor) en la linea E de entrada. En la prkctica, el inversor 4 probablemente sea una compuerta NOR. Uniendo todas las entradas, la compuerta NOR se convierte en inversor. Los circuitos OR-AND y NOR ilustrados en la figura 5-22 ejecutan la misma funci6n Ibgica. La compuerta NOR se utiliza como una "compuerta universal" en el ejemplo anterior, y su uso puede o no simplificar el circuito. En este caso, probablemente se preferiria el circuito OR-AND.
PROBLEMAS RESUELTOS

5.20

Para la expresibn booleana (A

+ B) 6 .( D + E ) =

Y dibuje un circuito lbgico OR-AND

VCase la figura 5-23

5.21

A partir del circuito OR-AND del problema anterior dibuje un circuito lbgico NOR. El circuito NOR debe ejecutar la 16gica de la expresibn booleana (A + B) .C . ( D + E ) = Y
Soluci6n:

Vkase la figura 5-24.

SIMPLIFICACI~N DE CIRCUITOS L601COS

Fig. 5-23 Solucibn del circuit0 lhgico OR-AND

Fig. 5-24 Solucibn del circuit0 lbgico NOR

Fig. 5-25 Solucibn del circuit0 lbgico OR-AND

Fig. 5-26 Solucibn del circuit0 lbgico NOR

5.22

Dibuje un circuito 16gico OR-AND para la expresi6n booleana 2 (B

Soluci6n:

+ C) .D

= Y.

Vtase figura 5-25.

5.23

Dibuje un circuito 16gico a partir del circuito OR-AND del problerna anterior. El circuito NOR debe ejecutar la 16gica de la expresi6n booleana . (B + C) .D = Y.

Soluci6n:

Vkase la figura 5-26. 5-7 MAPAS DE KARNAUGH El algebra booleana es la base para cualquier sirnplificaci6n de circuitos 16gicos. Una de las tCcnicas mas fhciles de usar para sirnplificar circuitos 16gicos es el rnktodo de mapas de Karnaugh. Este rnktodo grafico se basa en 10s teorernas booleanos, y s610 es uno de varios mktodos utilizados por 10s disefiadores 16gicos para simplificar circuitos 16gicos. El primer paso de este procedirniento consiste en desarrollar 10s rninterm de la expresi6n booleana a partir de la tabla de verdad. Considere la tabla de verdad de la figura 5-270. Cada 1 en la columna Y de la tabla de verdad produce dos variables que se relacionan entre si por rnedio de un AND. Los grupos asi obtenidos se relacionan despuks por rnedio de un OR para obtener una expresibn booleana en forrna de suma de productos (rninterm)(Fig. 5-27b).A esta expresibn se le llama expresibn booleana no simplificada. El segundo paso del procedimiento de rnapeo consiste en dibujar la grbfica de 10s 1 en el rnapa de Karnaugh, como se rnuestra en la figura 5-27c. Cada conjunto dc variables unidas por rnedio de un AND de la forrna de rninterm se coloca en el cuadro adecuado del mapa. El rnapa es tan s610 una colurnna de salida muy especial de la tabla de verdad. El tercer paso consiste en reagrupar grupos adyacentes de dos, cuatro u ocho 1. La figura 5-27c rnuestra dos agrupaciones hechas en el mapa; cada una contiene dos 1. El cuarto paso consiste en eliminar variables. ConsidCrese primer0 la reagrupaci6n sornbreada de la figura 5-27d. N6tese que un B y un B (no B) esthn contenidos en dicho conjunto. Cuando una variable y su complemento, pertenecen a una agrupacidn de este tipo, entonces esa variable se elimina. De la reagrupaci6n sornbreada se elirninan 10s tkrrninos B y B dejando la variable A (Fig. 5-27e).Considtrese desputs la reagrupaci6n no sornbreada de la figura 5-27d, que contiene A A (no A ) , por lo que estos terrninos se elirninan, dejando s610 la variable B (Fig. 5-27e). El quinto paso consiste en relacionar las variables restantes por rnedio de un OR. La expresibn booleana final sirnplificada es A + B = Y (Fig. 5-27e). Esta expresi6n sirnplificada es la de la cornpuerta OR de dos entradas.

h) Expresibn booleana de minterm :

c) Dibujando 10s I en el mapa

""7 I
I I

A.B+A.B+.X.B= Y

I
I

d ) Marcado de 1

A
A

r ) Eliminacibn de variables para obtener la expresibn booleana simplificada: A Fig. 5-27 Uso del -mapa

+B= Y

En resumen, 10s pasos para simplificar una expresibn Mgica por el mktodo de mapas de Karnaugh son 10s siguientes: 1 . Escribir a partir de la tabla de verdad una expresibn booleana de minterm. 2 . Escribir un 1 en el mapa para cada grupo de variables unidas por un AND. (El nhmero de 1 en la columna Y de la tabla de verdad es igual al numero de 1 en el mapa.) 3 . Marcar por medio de circulos 10s grupos adyacentes de dos, cuatro u ocho 1 en el mapa. (Los grupos pueden traslaparse.) 4 . Eliminar la variable (o variables) que aparecen en una agrupaci6n junto con su complemento, y conservar la variable (o variables) restante. 5 . Los grupos asi obtenidos se unen por medio de una funci6n OR para formar la expresi6n de minterm simplificada. Considtrese la tabla de verdad de la figura 5-28a. El primer paso para utilizar el metodo de 10s mapas de Karnaugh es escribir 10s minterm de la expresi6n booleana para dicha tabla de verdad. La figura 5-28b muestra esta forma no simplificada. El segundo paso es escribir 10s 1 en el mapa. En la figura 5-28c se ensenan 10s cinco I, cada uno corresponde a cada grupo de variables unidos por un A N D (por ejemplo A . B . C ). El tercerpaso consiste en marcar 10s grupos de 1 adyacentes en el mapa, estas marcas se ponen a grupos de ocho, cuatro, o dos 1. E n el mapa de la figura 5-28d se hacen dos agrupaciones: la sombreada que contiene dos 1, y la mhs grande, que contiene cuatro 1. El cuarto paso consiste en eliminar variables. En la figura 5-28d, la agrupacibn sombreada contiene 10s tkrminos C y C, por lo que C se elimina, dejando s610 el tkrmino A.B. La agrupaci6n miis grande contiene 10s ttrminos A y 2 , asi corno B y B, por lo que estas variables pueden ser eliminadas, quedando Qnicamente la variable C. El quinto paso consiste en unir 10s tkrminos restantes por medio de una funci6n OR, es decir, 10s tbrminos C Y A . B se uncn por medio de un OR, como se indica la figura 5-28e. La expresibn booleana final simplificada es C + A . B = Y,la cual es mucho mhs fkcil de realizar con circuitos integrados, que la versi6n no simpiificada de la figura 5-28b; la expresi6n simplificada genera la misma tabla de verdad de la figura 5-28a.

Entradas

Salida

A B C
0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 1 0 1 0 1 0 1

Y
0

1
1 1 0 1 0 1

1.B.C 1 . B . C

b) Expresibn booleana no simplificada

c) Dibujando I

A . B C + A . & C + . B ~ C + ~ . B . ~ - .& i 'C = Y

en el mapa

c
A.8
X.8
A , B

c
1
+

1
4

1 1

A.8
d) Marcando
grupos dc

e) Expresibn booleana simplificada

+d

Fig. 5-28 Uso de un mapa de tres variables

PROBLEMAS RESUELTOS

5.24

Para la tabla de verdad de la figura 5-29 escriba la expresibn booleana (minterm) no simplificada.
Entradas Salida Entradas Salida

A
0 0 0 0

B
0 0 1 1

C
0 1 0 1

Y
1 0 I 0

A B C
1 1 1 1 0 0 1 1 0 1 0 1

0 1 0 1

Fig. 5-29

SIMPLIFICACldN DE CIRCUITOS LdGICOS

5.25

Dibuje un mapa de Karnaugh para tres variables. A partir de la expresibn booleana desarrollada en el problema anterior, haga la grAfica de cuatro 1 en el mapa. Dibuje 10s circulos apropiados alrededor de 10s gruoos de 1. Vease la figura 5-30 Basado en el mapa de Karnaugh del problema anterior escriba la expresibn booleana simplificada
Soluci6n:

.i .B

5.26

.4

.B

A.E

Desputs de examinar cuidadosamente esta expresibn se concluye Fig* 5-30 de Karnaugh que es el patrbn del XNOR Ibgico. Una compuerra XNOR de dos entra. das podria usarse para consrruir esta expresibn.
5-8

l!!
I

Solucibn del mapa

MAPAS DE KARNAUGH CON 4 VARIABLES

Considkrese la tabla de verdad con cuatro variables de la figura 5-31a. El primer paso para sirnplificar usando rnapas de Karnaugh es escribir la expresibn booleana en rninterrn. En la figura 5-31b se rnuestra esta forrna de la expresibn n o simplificada. Se escribe un grupo de cuatro variables unidas por AND para cada 1 de la columna Y de la tabla de verdad.El segundo paso consiste en escribir 10s 1 en el rnapa de Karnaugh; nueve de ellos se escriben, corno se indica en la figura 5-31c. Cada 1 en el mapa representa un grupo de tkrrninos de la expresibn no sirnplificada, unidos por un AND. El tercer paso consiste en rnarcar 10s grupos adyacentes de 1; estas marcas se llevan a cab0 por grupos de dos, cuatro u ocho 1 adyacentes y rnientras rnfls grande es cada agrupacibn, mayor es la sirnplificacibn. La figura 5-31c muestra dos agrupaciones, en donde la rnPs grande contiene ocho 1 . El cuarto paso es elirninar variables, por lo que la agrupacibn mayor de la figura 5-31c elirnina las variables A, B y C, dejando solarnente el tkrrnino D.Laotra agrupacibn contiene dos 1 y sblo elimina la variable D, dejando el tkrrnino A. B. C. El quinto Enlradas
A B C D

--

Salida
Y

b) Expresibn de minterm no simplificada

0 0 0 0 0 0 0 0 1 1 1 1 1 1 1
1

0 0 0 0 1 1 1 1 0 0 0 0 1 1 1
1

0 0 0 1 1 0
1 1

0
1
c)

Grbfica y agrupacibn de I en el rnapa

0
1

0 0 1 1 0 0 1 1 0 0 1
1

0 1 0 1 0 1 0 1 0 1 0
1

0
1 I
1

0
1

0 1

0
1 0 1
d) Expresibn

booleana simplificada

+A

.B -C = Y

Fig. 5-31 Uso del mapa de cuatro variables

paso es unir cada uno de 10s tkrrninos restantes por rnedio de un OR. La figura 5-31d rnuestra 10s grupos restantes unidos entre si por rnedio de un OR, para obtener asi la forrna de rninterrn sirnplificada D + A B .C = Y. En este ejernplo la cantidad de variables que se sirnplifican es obvia, a1 cornparar las dos expresiones booleanas de la figura 5-31. Considkrese el rnapa de Karnaugh de tres variables que se rnuestra en la figura 5-32a. Para sirnplificar la ilustracibn, las letras laterales del mapa se han omitido. iCuPntas agrupaciones pueden hacerse en este rnapa? Corno no hay grupos de 1 adyacentes,nada puede rnarcarse y, por lo tanto, no hay simplificacibn posible en este ejernplo.

01

h)

C)

dl

Fig. 5-32

Algunas formas poco usuales de agrupaciones.

El mapa de Karnaugh de tres variables de la figura 5-32b contiene dos 1, pero si se piensa en 10s lados superior e inferior del mapa conectados y unidos corno si fuera un tubo, 10s 1 pueden reagruparse en un grupo de dos, como se rnuestra en la figura 5-326, y de esta forma se elimina una variable. Considerense 10s mapas de Karnaugh de cuatro variables que se muestran en las figuras 5-32c y d. Los lados superior e inferior del mapa se consideran conectados para el prop6sito de agrupacibn en la figura 5-32c; 10s 1 se marcan en un grupo de cuatro 1, y asi se eliminan dos terrninos. En la figura 5-32d 10s lados derecho e izquierdo del rnapa se consideran conectados, y se marcan 10s cuatro 1 en un grupo, eliminlndose asi dos variables. En la figura 5-32e se muestra otra forma de agrupacibn, en donde las esquinas del rnapa tambikn se consideran conectadas, como si el mapa envolviera una esfera. Es asl como 10s cuatro 1 se marcan en un solo grupo, para elirninar dos variables.
PROBLEMAS RESUELTOS

5.27

Escriba 10s mintkrminos de la expresibn booleana no sirnplificada para la tabla de verdad de la fig~lra 5-33.
Entradas Salida Entradas Salida

A B C D
0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 '1 1 0 1 0 1 1 1 1 0 1 0 1 0 1 0 1

Y
1 0 0 0 1 0 0 0

A B C D
1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1

0 0 1 I

0
0 1 1

Fig. 5-33
Solucl6n:

. ~ . B . ~ . 6 + . ~ . B . C . D + A . B . C . 8 + A . B . C . D + A . B . C . b + AY. B . C .

5.28

Dibuje un mapa de Karnaugh de cuatro variables y la grhfica de seis 1 en kl a partir de la expresion booleana desarrollada en el problema anterior. Dibuje las marcas adecuadas alrededor de 10s grupos de 1 en el Solucibn: VCase la figura 5-34

Fig. 5-34 Solucibn del mapa de Karnaugh

Basada en el mapa de Karnaugh del problema anterior escriba la expresibn booleana simplificada. Solucibn:

~.c+,i.P.d=~
Para la tabla de verdad que se rnuestra en la figura 5-35 escriba la expresibn booleana no simplificada en forma de sumas de productos. Entradas Salida Entradas Salida

A B C D
0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1

Y
I 0 1 0 1 0 1
0

A B C D
1 1 1 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 0 1 0 l 0 1 0

Y
0 0 0 0 0 0
0

Solucibn: ; i . ~ . ~ . d + ; i . B . C , ~ . r ; i . B . C . ~ + , i . B , c . ~ + A . B . c . D = ~

5.31

A partir d e la expresibn booleana desarrollada en el problema anterior dibuje un m a p a d e Karnaugh d e cuatro variables y la grhfica d e cinco l en kl. Dibuje las marcas adecuadas alrededor d e 10s grupos d e 1 en el mapa.
Soluclbn: Vease la figura 5-36.

Fig. 5-36 Solucibn del mapa de Karnaugh

5.32

Basado en el mapa de Karnaugh del problema anterior escriba la expresion booleana simplificada

5-9

U S 0 DE MAPAS CON EXPRESIONES DE MAXTERM

Se usa una forma diferente del mapa de Karnaugh para expresiones booleanas de maxterm. Los pasos para simplificar este tip0 de expresiones son 10s siguientes:
1

2
3 4

expresion booleana de maxterm a partir de la tabla de verdad. (Hay que notar la forma invertida.) . Ponga un 1 en el mapa para cada grupo de variables unidas por un OR. El ndmero de 0 en la colurnna Y de la tabla de verdad, sera igual a1 numero de 1 en el mapa. . Dibuje un circulo alrededor de 10s grupos de dos, cuatro, u ocho 1 adyacentes en el mapa. . Elimine la(s) variables que aparecen junto con su complemento en una agrupacion, y conserve la(s) variables restantes. . Una cada uno de 10s grupos restantes por medio de un AND, para formar asi la expresibn de maxterm simplificada.

. Escriba una

.-

--

Considkrese la tabla de verdad de la figura 5-37a. El primer paso para la simplificacibn de una expresibn de maxterm, mediante el uso del mapa de Karnaugh, es escribirla en su forma no simplificada. La figura 5-37a muestra c6mo se escribe un maxterm para cada cero en la columna Y de la tabla de verdad. Los tkrminos del grupo, unidos por OR estan invertidos de la forma en que aparecen en la tabla de verdad. Estos grupos se relacionan por medio de AND para formar la expresibn booleana de maxterm nojsimplificada. Esta expresion se muestra en la figura 5-37b. El segundopaso es poner 1 en el mapa para cada grupo de variables unidos por OR. Los tres maxterm de la expresibn no simplificada se escriben como tres 1 en el mapa de Karnaugh corregido. (Fig. 5-37c). El tercer paso consiste en marcar 10s grupos adyacentes de ocho, cuatro o dos 1 en el mapa. En el mapa de la figura 5-37c, se marcaron dos agrupaciones, conteniendo dos 1 cada una de ellas. El cuarro paso consiste en eliminar variables. La agrupaci6n que aparece sombreada en la figura 5-37c nos enseila c6mo eliminar la variable A , dejando unicamente el maxtkrmino (B + C). La agrupacibn sombreada parcialmente muestra cbmo eliminar la variable B, dejando el maxterm ( A + C ) . El quintopaso es unir cada uno de 10s tkrminos restantes por medio de un AND. La figura 5-37d enseila 10s dos terminos unidos de esta forma, obteniendo asl la expresi6n booleana simplificada que es (B + C ) . (A + C ) = Y. A1 comparar esta expresibn simplificada de maxterm con la expresion simplificada de minterm de la figura 5-28d se puede notar que estas dos expresiones fueron desarrolladas a partir de la misma tabla de verdad; sin embargo, la expresibn de minterm ( C + A . B = Y), es mas facil de construir utilizando compuertas logicas.

SIMPLIFICACI6N DE CIRCUITOS L6GICOS

Entradas

Salida

A B C
0 0 0 0 1 1 1 1 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1

Y
0 1 1 1 0 1 0 1

invertir invertir

A+B+C

I
1

invertir -

A+B+C

-ii+B+C

b) Desarrollo dc la exprcsibn de maxterm sin simplificar:( 2

+ B + C) . ( A + B + C ) . ( A + B + C ) = Y

I I

d) Eliminacibn de variables para obtener la expresibn simplificada:(B

+ C ) . (1+ C ) = Y

Fig. 5-37 Mapeos con expresiones de rnaxterrn

El procedimiento de mapeo y 10s mapas de Karnaugh para las formas de maxterm son diferentes a 10s usados para las formas de minterm. Ambas tkcnicas deben intentarse en una tabla de verdad para encontrar el circuit0 16gico mhs barato. La figura 5-38 muestra un mapa de Karnaugh de cuatro variables para expresiones de maxterm. Hay que notar el patr6n de letras especial en 10s lados izquierdo y superior del mapa. Siempre que se
dibujen mapas de Karnaugh, hay que fener mucho cuidado para colocar todos 10s tkrminos en su posicibn correcta.
PROBLEMAS RESUELTOS

C + D c + 6 c+B C + D

6 -+ B
A+B

Fig. 5-38 Mapa de Karnaugh de cuatro variables

para expresiones de rnaxterrn

5.33

Para la tabla de verdad que se muestra en la figura 5-39 escriba la expresi6n booleana no simplificada de maxterm. (Recuerde la forma invertida.)

SIMPLIFICACI~N DE CIRCUITOS L6GICOS

Entradas

Salida

Entradas

Salida

Y
1 0 1 1

Y
1 0 0 0

0 0 0 0

0 0 1 1

0 1 0 1

1 1 1 1

0 0 1 1

0 1 0 1

5.34

Para expresiones de maxterm dibuje un mapa de Karnaugh de tres variables. Anote cuatro 1s en el rnapa correspondiente a la expresi6n booleana de maxterm desarrollada en el problema anterior. Sefiale en el mapa con un circulo alrededor de 10s grupos de 1 las agrupaciones adecuadas.

.4

+8

. i + ~

Vtase la figura 5-40.

5.35

Basada en el mapa de Karnaugh del problema anterior escriba la expresi6n booleana sirnplificada

Flg. 5-40 Solucibn del mapa

de rnaxterrn

5.36

Escriba la expresi6n booleana no simplificada en forma de productos de sumas para la tabla de verdad que se muestra en la figura 5-41.
Entradas Salida Entradas Salida

Y'
0 0 0 I I I 1 I

0 0 0 0 0 0 0 0

0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1

1 1 1 1 1 1 1 I

0 0 0 0 1 1 1 l

0 0 0 1 1 0 1 1 0 0 0 1 1 0 l 1

0 1 0 1 I I I 1

SIMPLIFICACI~N DE CIRCUITOS L6GICOS

5.37

Dibuje un mapa de Karnaugh de cuatro variables del tipo de productos de sumas. Para la expresion booleana desarrollada en el problema anterior haga la grhfica de cinco 1 en el mapa. Seflale en el las agrupaciones adecuadas con un circulo alrededor de 10s grupos de 1.

CtD C+6 C+D C+D

4+8

Vease la figura 5-42.

5.38

j*Bbm6
u
Fig. 5-42 Solucibn al mapa de

Basado en el mapa de Karnaugh del problema anterior escriba la expresion booleana en forma de productos de sumas.

Karnaugl~ de maxterm

Solucibn:

5-10

NO IMPORTAN EN MAPAS DE KARNAUGH

Considkrese la tabla de la figura 5-43 para ndmeros BCD (8421). N6tese que 10s ndmeros binarios del 0000 al 1001 de la tabla se utilizan para representar 10s numeros decimales del 0 a1 9. Por conveniencia, la tabla se completa con la seccibn sombreada, en donde se exhiben otras combinaciones posibles de las variables D,C,B y A . Estas seis combinaciones (1010, 1011, 1100, 1101, 1.1 10 y 1111) no se usan en el c6digo BCD y se llaman no importan cuando se escriben en un mapa de Karnaugh. Los no importan pueden tener alglin efecto a1 simplificar cualquier diagrama 16gico que deba construirse.
Numero BCD (8421) Decimal equivalente Entradas Salida

D
8 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

C
4 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

B
2 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

A
Y
1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0 1

X X X X X X
Fig. 5-44

Fig. 5-43 Tabla de n~irneros BCD

Supbngase que se plantea un problema en donde se especifica que un foco preventivo se enciende cuando la cuenta BCD alcanza el 1001 (9 decimal). Esto se ilustra en la tabla de verdad de la figura 5-44, en donde se puede ver que se coloca un 1 en la columna de salida (Y) de la tabla de verdad en el renglbn correspondiente a la entrada 1001. La expresibn booleana para esta tabla (en la seccibn no sombreada), es D . C. g . A = Y,que se indica a la derecha de la tabla. Las combinaciones "no usadas" en la seccibn sombreada de la tabla de verdad pueden tener algdn efecto en este problema. Se dibuja un mapa de Karnaugh (Fig. 5-456) en el que se escribe un 1 en el lugar correspondiente a1 tkrmino D . C. B . A . Los seis no importan (X en la tabla de verdad) se escriben (como X) en el mapa. Una X en el mapa significa que ese cuadro puede ser 0 o bien 1. Se marcan despuks 10s 1 adyacentes en grupos de 2, 4, u 8, y ya que las X pueden considerarse 0 0 1 se agrupa el 1 y tres X. Hay que recordar que sblo grupos de dos, cuatro u ocho 1 o X adyacentes se pueden marcar. Esta agrupacibn contiene cuatro cuadros, por lo cual se eliminan dos variables (By C) obteniendo la expresibn booleana simplificada D . A = Y,que se muestra en la figura 5-45c.

D . C . ~ . A = y
a) Expresibn booleana no simplificada

C.6 c . D C.D C.6

A.8

A,~B
A,B A.B
b) Mapa

D.A=Y

c) Expresibn booleana simplificada

Fig. 5-45 Uso del mapa

Como se dijo anteriormente, las combinaciones que no se usan en una tabla de verdad se llaman no importan, y se indican con X en 10s mapas de Karnaugh. El hecho de incluir X (no importan) en las agrupaciones, ayuda a una mayor simplificacibn de las expresiones booleanas.

PROBLEMAS RESUELTOS

5.39 Para la tabla de verdad BCD de la figura 5-46 escriba 10s minterm de la expresibn booleana no simplificada
Solucibn:

Enlradas

Salida

Entradas

Salida

D
8 0 0 0 0 0

C
4 0 0 0 0 1

B
2 0 0 1 1 0

C
4 1 1 1 0 0

B
2 0 1 1 0 0

Y
1 0 1 0 1 0 0 0 0 0 0 8 0 0 0 1 1 1 1 0 1 0 1

0 0 0 1 1

Fig. 5 4 6

SIMPL~F~CAC DE ~~ CIRCUITOS N L~GICOS

5.40

Dibuje un mapa de Karnaugh de cuatro variables para expresiones de minterm. Anote dos 1 y seis X (no importan) en el mapa, basandose en la tabla de verdad de la figura 5-46. Seflale en 1 .B el mapa las agrupaciones adecuadas con circulos alrededor de 10s grupos de 1 y X. l.B Soluclbn: Vbase la figura 5-47.

5.41

Basiindose en el mapa deKarnaugh del problema anterior escriba la expresibn booleana simplificada. Solucibn: Fig. 5-47 Solucibn del mapa de Karnaugh

D = Y

Problemas suplementarios
5.41

Para la tabla de verdad de la figura 5-48 escriba 10s minterm de la expresibn booleana
Entradas Salida Entradu

Salida

Fig. 5-48
Resp.
5.43
A . 8 . C + ; i . B . C + A ,B . C + A . B . C = Y

Dibuje un diagrama de simbolos Ibgicos AND-OR que ejecute la lbgica especificada en la expresibn booleana desarrollada en el problema anterior. Resp. Vea figura 5-49

Fig. 5-49 Circuito lbgico AND-OR

SIMPLIFICACI~N DE CIRCUITOS L&ICOS

5.44

Para la tabla de verdad que se rnuestra en la figura 5-48 escriba 10s rnaxterrn de la exprcsi6n booleana. Resp. ( A + B + C ) . ( A + B + C ) . ( R + B + C ) . ( ~ + B + C ) = Y Dibuje un diagrarna de sirnbolos 16gicos OR-AND que ejecute la lbgica especificada en la expresi6n booleana desarrollada en el problerna anterior. Resp. VCase la figura 5-50

5.45

Fig 5-50
-.

Circuito lbgico OR-AND

5.46

Haciendo uso de 10s teorernas de De Morgan, conviena la expresi6n booleana

(A+B+C+D).(A+B+C+D)= Y

--

a su forma de rninterm. Exhiba cada paso en una forrna similar a la de la figura 5-15.

Resp. Exvresibn de rnaxterm Primer paso Scgundo paso Tercer paso Cuarto paso Expresibn de rninterm
5.47

~ A + B + c + D .) , .( A + B + C + D ~ = Y
A.B.c.D+ A.B.C.DI Y A . ~ . c . D +~ . 8 . c . 6 Y= j.B.C.fj+,i.~.c.jj=y Eliminar dobles barras. .i . B .f ? . b + . B .C .b = Y

.a

Dibuje un mapa Karnaugh ae cuatro variables para expresiones de rninterrn, anote en CI dos 1 que corresponden a 10s tbrrninos de la expresi6n de minterrn desarrollada en el problema anterior. Indique en el rnapa las agrupaciones adecuadas con circulos alrededor de 10s 1 . Resp. VCase la figura 5-5 1

Pig 5-51 Mapa de Karnaugh de rninterrn cornpleto

5.48

Escriba la expresi6n booleana sirnplificada de rninterm basindose en el rnapa de karnaugh del problerna A .B . b = Y anterior. Resp.

91

S~MPL~FICAC DE ~ ~CIRCUITOS N L6OlCOS

ICAP.5

5.49

Usando el teorerna de De Morgan convierta la expresibn booleana A . B . C.D + A B C D = Y a su forma de mintbnninos. Exhiba cada paso en forma similar a la de la figura 5-15.

. .

Resp. Expresibn de mintCrminos A . B . C . D

+ 4 .B .e.D =Y

Cuarto paso Expresibn de rnaxterm

5.50

eliminar dobles barras ( A -t B + C + D ) . ( A + B

+ C + D)= Y

Dibuje un mapa de Karnaugh de cuatro variables para expresiones de maxterm y anote dos 1 en el mapa correspondiente a 10s tCrminos de la expresibn de maxterrn desarrollada en el problema anterior. SeRale en el mapa las reagmpaciones adecuadas rnediante cIrculos alrededor de 10s grupos de 1. Resp. Vbase la figura 5-52

Fig 5-52 Mapa de maxterm cornpleto

5.51

Bashdose en el mapa de Karnaugh del problerna anterior escriba la expresibn booleana sirnplificada de maxterm. Resp. A + C + D = Y Para la expresibn booleana A . B

5.52

+ C.D + 6 , +F=

Y. Dibuje un circuito lbgico AND-OR.

-

Fig 5-53 Circuito lbgico AND-OR

5.53

Para el circuito AND-OR del prablema anterior dibuje uncircuco lbgico NAND. El circuito lbgico NAND debe ejecutar la Ibgica de la expresibn A. B + C. D + E + F = Y. Resp. Vkase la figura 5-54 Para la expresibn booleana A . (8' + C).fi. E = Y dibuje un circuito Ibgico OR-AND. Resp. VCase la figura 5-55

5.54

SIMPLIFICACI~N DE CIRCUITOS L60ICOS

7
Flg. 5-54 Circuito lbgico NAND

Fig. 5-55 Circuito lbgico OR-AND

Para el circuito OR-AND del problema anterior dibuje un circuito 16gico NOR. El circuito NOR debe ejecutar la lbgica de la expresi6n A . (B + C). b . E = Y. Resp. Vtase la figura 5-56

Fig. 5-56 Circuito 16gico NOR

El NOR I6gico puede sustituirse fhcilmente en un circuit0 Resp. El NOR lbgico puede sustituirse por circuitos OR-AND

(AND-OR, OR-AND).

Para la tabla de verdad que se muestra en la figura 5-57 escriba la expresibn booleana no simplificada en forma de suma de productos.
Entradas Salida Entradas Salida

A B C D
0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1

Y
1 0 1 0 0 0 1 0

A B C D
1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1

Y
1 0 1 0 1 0 1 0

Fig. 5-57

Resp.

A.B.f.6+A.B.C.b+A.B.C.b+A.B.C.D
+A.~.C.~+A.B.C.~+A.B.C Y. D =

94

SIMPLIFICACI~N DE CIRCUITOS L ~ G I C O S

(CAP.5

5.58

Escriba un mapa de Karnaugh de cuatro variables para una expresibn de minterm, anote siete 1 en 1 5 1a partir de la expresibn booleana desarrollada en el problema anterior. Senale en el mapa las agrupaciones adecuadas mediante drculos alrededor de 10s grupos de 1. Resp. Vbase la figura 5-58

Fig. 5-58 Mapa de minterm completo

5.59

Bashdose en el mapa de Karnaugh del problema anterior escriba la expresibn booleana simplificada de minterm. Resp. C . D + A . D + B . B = ! ' Para la tabla de verdad que se muestra en la figura 5-57, escriba la expresibn booleana no simplificada en forma de suma de productos. Resp. ( A + B + C + D ) . ( A + B + C t 6 ) . ( . 1 + I S + C i D ) . ( , . l + B + C + b ) . ( A + D + C + d )

5.60

( d + s + ~ + D ) . ( d + ~ + C + i ~ ) ~ ( . ~ - + - l j + . i ' -- t d ) ~ ( . . iY +~+C+D)=

5.61

Dibuje un mapa de Karnaugh de cuatro variables para expresiones de maxterm. Dibuje nueve 1 en el mapa a partir de la expresibn booleana desarrollada en el problema anterior. SeRale en el mapa las agrupaciones adecuadas mediante circulos alrededor de 10s grupos de 1. Resp. Vea la figura 5-59

Fig. 5-59 Mapa de maxterm completo

5.62

Bashdose en el mapa de Karnaugh del problema anterior escriba la expresibn booleana de maxtel-rn simplificada. Resp. (A + B + C ) . D = Y La forma simplificada de (maxterm, minterm) de la expresibn booleana es el circuit0 mas fkcil de construir para la tabla de verdad de la fiaura 5-57. _ Resp. Aparentemente la forma de maxterm ( A + B + C). 5 = Yes mhs simple de construir con compuertas 16gicas que la expresibn de minterm C . 5 + A . 5 + B . D = Y

5.63

S I M P L I F I C A C I ~DE N CIRCUITOS L60ICOS

Enlradas

Salida
D

+
D C ' B 4

Entradas

Salida

C' B .3
Y
. 1 2 1

"
8

O 0 U 0 0 0 0 0

O 0 0 0 1 1 1 1

0 0 0 1 l O 1 1 0 0 0 1 1 0 1 1

I
0

1 0 1
0

I 0

1 1 1 1 1 1 1 1

0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1

1 0 X X

X X
X X

Fig. 5-60 Tabla de verdad con 10s no importan

5.64

DiseRe un circuit0 lbgico que responda con un 1 cada vez que se presente un numero par (0,2,4, 6, u 8 decimales) como entrada. La figura 5-60 es la tabla de verdad BCD (8421) que se usa en este problema. Para la tabla de verdad que se muestra en la figura 5-60. Escriba la expresibn booleana no simplificada de minterm.

Resp.j.C.8.A + ~ . C . B . + A f i . ~ . 8 . i + f i . ~ .+ ~D . . AC . B . ~ = Y.Estaexpresibn representa 10s 1 de la columna Y de la tabla de verdad. Se pueden considerar y seflalar en el mapa, otros seis grupos de no importan (X).
5.65

Dibuje un mapa de Karnaugh de cuatro variables para expresiones de mintenn y, basandose en la tabla de verdad de la figura 5-60 anote cinco 1 y seis X (para 10s no importan) del mapa. S d a l e las reagrupaciones adecuadas mediante circulos alrededor de 10s grupos de I y X. Resp. VCase la figura 5-61

Fig. 5-61 Mapa de minterm cornpleto haciendo uso de 10s no importan Escriba la expresibn booleana simplificada basandose en el mapa de Karnaugh del problema anterior. Resp. A = Y Escriba la expresibn booleana simplificada basandose en el mapa de Karnaugh del problema 5.65 sin usar 10s X (no impor&n] a1 simplificar. Resp. A .D + A . 8'. = Y. El uso de las X ayuda enormemente a la simplificacibn en este problema ya que se reduce a la expresibn A = Y

5.66

5.67

Conversion de codigos
Una aplicacibn de las compuertas l6gicas en sisternas digitales seria la de convertidores de cbdigo. Los c6digoscomhjnmente utilizados son el binario, BCD (8421), octal, hexadecimal y, por supuesto, el decimal. Mucho del "rnisterio" que rodea a las cornputadoras y a otros sisternas digitales proviene del lenguaje poco conocido de 10s circuitos digitales. Los dispositivos digitales sf110 pueden procesar 10s bit 0 y I, sin embargo, para 10s seres hurnanos es diflcil entender cadenas rnuy largas de ceros y unos. Por esta raz6n son necesarios 10s convertidores de cbdigo para convertir el lenguaje hurnano a lenguaje de mdquina. ConsidCrese el diagrarna de bloque de una calculadora de rnano, corno el de la figura 6- 1. El sisterna de entrada a la izquierda es el conjunto de teclas. Entre este conjunto y la unidad del procesador central (CPU) de la calculadora existe un codifcador que traduce el nurnero decimal de la tecla oprimida a un c6digo binario, tal corno el BCD (8421). El CPU ejecuta la operacibn en binario y produce el resultado en c6digo binario. El decodificador traduce del c6digo binario de la CPU a un c6digo especial que ilumina 10s segrnentos apropiados en la pantalla de siete segrnentos. Es decir, que el decodificador traduce de binario a decimal. En este sistema, el codificador y el decodificador son traductores electr6nicos de c6digo. El codificador se puede pensar corno un traductor de lenguaje humano a lenguaje de rndquina, rnientras que el decodificador hace lo contrario: traduce de lenguaje de mdquina a lenguaje hurnano.
Entrada Salida

Codificador

central

I
~eciado

u
Pantalla decimal

Fig. 6-1

Diagrama de bloque basic0 de una calculadora

6.2 CODIFICADORES
El trabajo del codificador en una calculadora es traducir de una entrada decimal a un nurnero en BCD (8421). La forma sirnplificada de un diagrarna I6gico para un codificador decimal a BCD se rnuestra en la figura 6-2. El codificador tiene diez entradas a la izquierda y cuatro salidas a la derecha. El codificador puede tener sblo una entrada activa que a su vezproduce una salida dnica. En la figura 6-2 se activa la entrada decimal 7 que produce la salida 01 11 en BCD, como lo muestra el indicador de la derecha. En la figura 6-3a se rnuestra un diagrama de bloque para un codificador comercia1 decimal a BCD. Un hecho fuera de lo cornun, son 10s clrculos en las entradas y salidas. Los de las entradas significan que estdn activadas por el 0 16gico o BAJO, y 10s de las salidas significan que las salidas esthn normalrnente en ALTO, o en 1 16gic0, pero cuando se activan pasan a ser BAJO, o a1 0 logico. Se agregan cuatro invertidores a1 circuit0 para invertir la salida a su forrna normal. Otro hecho poco cornun de este codificador es que nQ existe la entrada cero. La entrada decimal cero significa la salida 1111 (en D,C, B y A), que es verdadera cuando todas las entradas (1-9) no estdn conectadas. Cuando esto sucede se dice que las entradas estdn flotando. En este caso estdn flotando en ALTO.

CONVERSI6N DE C6DIGOS

Lndicador dc salida BCD 8 4 2 1

Entrada decimal Activar

3:
Enlradar Balidas

Fig. 6-2 Simbolo 16gico para un codificador decimal a BCD

lndicadorcs dc sdida BCD 8 4 2 1

Entrada decimal

inversores (74147)

A X X X X B A A A A

A X X X B A A A A A

A X X B A A A A A A

A X B A A A A A A A

A B A A A A A A A A

A B B A A A A A A A

A A A B .B B B A A A

A A A B B A A B B A

A B A B A B A B A B

A = Nivcl bgica ALTO, B = Nivel lbgico BAJO X = irrclevante

a) Simbolo lbgico con indicadores de salida

b) Tabla de verdad (Cortesla de Signetics Corpomtion)

Fig. 6-3 Codificador comercial de prioridad decimal a BCD 74147

--

El fabricante del codificador que se.muestra en la figura 6-3 lo llama codificador de prioridad de diez lineas a cuatro lineas. A este dispositivo TTL se le denomina codificador 74147, cuya tabla de verdad se muestra en la figura 6-3b. La primera linea de la tabla de verdad es para cuando no huy entradas. Cuando todas las entradas flotan en ALTO, las salidas flotan en ALTO, y esto se interpreta como 0000 en 10s indicadores de salida BCD de la figura 6-3a. La segunda linea de la tabla de verdad en la figura 6-36 muestra la entrada decimal 9 siendo activada con un BAJO o 0,lo que produce BAAB en las salidas D, C,B y A ; 10s cuatro inversores invierten BAAB y 10s indicadores BCD leen 1001, que es la forma de representar a1 9 decimal en BCD. La segunda linea de la tabla de verdad de la figura 6-3b muestra las entradas 1 a 8 marcadas con una X,que significa irrelevante. Una entrada irrelevante puede ser ALTO o bien, BAJO. Este codificador tiene un meconismo deprioridad que activa el numero mayor que tiene entrada BAJO. Si se colocara un BAJO en las entradas 9 y 5, la salida seria 1001, correspondiente a1 9 decimal. El codificador s61o activa la salida del numero mayor. El diagrama 16gico para el codificador 74147 segun Texas Instruments, Inc., se muestra en la figura 6-4, en donde se ilustran las 30 compuertas. Primero trata de activar la entrada 9 decimal (BAJO en la entrada 9). Esta entrada 0 se invierte por medio del invertidor 1, y se aplica un 1 a las compuertas NOR 2 y 3 que se activan y producen BAJO. Las compuertas NOR 4 y 5 se desactivan por la presencia de ceros

Flg. 6-4

Diagrama 16gico de un codificador 74147 de prioridad decimal a BCD

(Cortesla de Texas Instruments, Inc.)

.-

en las entradas de las compueras desactivadas AND de la 7 a la 18. Estas compuertas AND (7 a 18), se desactivan por 10s ceros en las entradas inferiores producidas por la compuerta NOR 6. Las compuertas AND (7 a 18) aseguran que la entrada decimal mayor tiene prioridad sobre 10s n6meros menores.
PROBLEMAS RESUELTOS

6.1

Un codificador traduce electrbnicamente de lenguaje humano a quina, lenguaje humano).

Soluci6n:

(lenguaje de mA-

Un codificador traduce de lenguaje humano a lenguaje de maquina.

6-2

El codificador 74147 traduce del c6digo octal).

Solucibn:

(decimal, Gray) al cbdigo

(BCD,

El 74147 traduce de c6digo decimal a c6digo BCD.

.-

6.3

A un tiempo dado, un codificador quede tener produce(n) una salida hnica.

(una, varias) entrada(s) activa(s) que

Por definicih, un codificador tiene una entrada activa a cualquier tiempo dado. Si se activan varias entradas por BAJO, entonces el ndmero decimal mayor se codifica en una unidad tal como el codificador
74147

6.4

Si en la figura 6-30 la entrada 3 se activa con un (ALTO, BAJO), entonces se leerl en el indicador de la salida BCD (cuatro bit). Solucibn: Un BAJO en la entrada 3 produce un 0011 en 10s indicadores de la salida. Si las entradas 4 y 5 son activadas por un BAJO, 10s indicadores de salida en la figura 6-3asefialarln (cuatro bit). Soluclbn: El codificador 74147 da prioridad a la entrada 5, produciendo 0101 como salida en 10s indicadores
BCD.

6.5

6.6

RefiriCndose a la figura 6-4, se necesita un (0, 1) lbgico para activar la entrada 1. Solucibn: Se necesitan ceros Ibgicos para activar cualquier entrada en el codificador 74147. Suponga que sblo la entrada 1 estl activada en la figura 6-4. La salida ( A , B, C, D) ser l BAJO porque la compuerta AND 18 estl (activada, desactivada). Soluci6n: La salida A sera BAJO porque la compuerta AND estL activada por todos 10s unos en sus entradas.

6.7

6.8

Haga una lista de las salidas en 10s indicadores BCD para cada uno de 10s ocho pulsos de entrada que se muestran en la figura 6 5 . (Recuerde el mecanismo de prioridad, que activa el nhmero mayor que tiene entrada BAJO).
Se leeriin en 10s indicadores las siguientes salidas en BCD (8421): pulso c = MW)I pulso a = 0000 pulso e = 01 I l pulso g = 001 1 pulso h = 0000 pulso b = 01 11 pulso d = 1001 pulso f = 0101
lndicador de salida BCD

Fig. 6-5 Problema del codificado de un tren de pulsos

6-3 DECODIFICADORES: BCD A DECIMAL

Podria decirse que un decodificador es lo opuesto a un codificador. Si se invierte el proceso descrito en la seccibn anterior se produciria un decodificador que traduce del cbdigo BCD a decimales. En la figura 6-6 se muestra un diagrama de bloque de dicho decodificador. El cbdigo BCD(8421) constituye la entrada a la izquierda del decodificador. Las lineas de las diez salidas se muestran a la derecha. A cualquier tiempo dado, solamente se activa una linea de salida, y para aclarar quk salida se activa se colocan unos indicadores (LED o Ilmparas) a estas lineas de salida.

lndicodores de sal~da declmd

DecodiEnaada BCD Activnr ~ctivar

Fig. 6-6 Simbolo l6gico para un decodificador BCD a decimal

Entrada BCD

Decodificador

Llnca

Diez inversores

a ) Simbolo 16gico con indicadores d e salida

NO.

Entradar BCD
-

Salida decimal
-

" D ( ' B . 4 0 1 2
Lineal Linea2 Llnea3 Linen4 L1nea5

3 4 - 5 6 7 8
A A B A A A A A A A A A A A A A A

O B I B

Z I B
3 1 B

B B B

3lB
B

B
A

B B A A B

B A

B A
B

B A A B A A A A A A A A A A A

A B

A
B

A A A A A A A A A A A A A A A A A A A
- -

B
B A A A Linea 1 1 LincalZg A Linca13.$1A Llnca13/ A Linca15iP A Lineal61 A

A B A A A B A A A B B B B B A B B A A A A A B A A B B B A A B A A

A A A A B A A A A A A A A A B A A A A A A A A A B A A A A A A A A A B A A A A A A A A A B A A A A A A A A A A A A

A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A

A = ALTO B = BAJO
b) Tabla, d e verdad (Corlesla de Signelics Corporalion)

Fig. 6-7 Decodificador excitador comercial 7 4 4 2

100

BCD a decimal

Hay que notar que 10s datos aparecen en las salidas en el punto 4 (borde negativo) del diagrama de onda de la figura 7-16. El simbolo 16gico para un basculador de disparo por pulso tiene un circulo unido a la entrada reloj (CK) para indicar que la transferencia de datos a la salida tiene lugar en la transicibn ALTO a BAJO del pulso de reloj. Los diagramas de onda de la figura 7-18 ayudan a entender la operacibn del basculador JK maestroesclavo y la del de disparo por pulso. Ernpezando a la izquierda del diagrama de onda, 10s tres diagramas superiores corresponden a las entradas slncronas J, K y C K . La linea superior describe el rnodo de operacibn durante el pulso de reloj. La linea inferior de la figura 7-18, indica la salida resultante del basculador JK en la salida Q.
Modo

Estable

Disposicibn Reposicibn Reposicibn VolqucteVolquete Volquele Eslable Volquete

n
i
Sallda

I
11

Fig. 7-18 Diagrama de la forma de onda de un basculador JK como esclavo

.-

En el pulso de reloj 1 (CK) de la figura 7-18, ambas entradas J y K son BAJAS, lo que indica el estado estable y, por lo tanto, la salida Q perrnanece en 0, como estaba antes del pulso 1. En el pulso de reloj 2 (CK), las entradas J y K estan en el mod0 disposicibn (J = 1, K = 0). En el borde negativo del pulso 2, la salida Q se va al 1 lbgico o ALTO. El pulso 3 ve las entradas en el rnodo reposicibn (J = 0. K = 1) y en el borde negativo del pulso de reloj 3 la salida Q se limpia y se hace 0. El pulso 4 ve las entradas en el mod0 de volquete (J = K = l), y en el borde negativo de este pulso, la salida Q se pasa a1 1 16gico o ALTO. El pulso 5 vuelve a ver las entradas en el mod0 de volquete, y en el borde negativo la salida se cambia a 0 Ibgico o BAJO. El pulso 6 de la figura 7-18 muestra una caracteristica poco usual del basculador JK maestroesclavo. Nbtese que en el borde positivo de este pulso, la entrada K = 1 y J = 0; cuando el pulso de reloj es ALTO, la entrada K cambia de 1 a 0, rnientras que J cambia de 0 a 1 a 0. En el borde negativo del pulso 6, arnbas entradas (J y K) son BAJAS; sin embargo, tan extraAo como pueda parecer, el basculador aun cambia a ALTO. El basculador JK maestro-esclavo recuerda alguna o rodas las entradas ALTAS. mientras que elpulso de reloj es ALTO. Durante el pulso 6 arnbas entradas J y K eran ALTAS por un tiempo, cuando la entrada reloj era ALTA. Entonces el basculador observa esto como la condicibn volquete. El pulso de reloj 7 ve las entradas J y K en el mod0 estable (J = 0, K = O), por lo que la salida Q permanece en el estado en que estaba (en 1). El pulso de reloj 8 ve la entrada K = 1 por un tiempo y la entrada J en 0. El basculador interpreta esto corno el rnodo reposicibn. La salida Q entonces se boria quedando en 0 en el borde negativo del pulso 8. El basculador JK maestro-esclavo ve ambas entradas J y K en BAJO en el borde positivo del pulso de reloj 9. Cuando el pulso es ALTO, la entrada K se va a ALTO por un tiempo corto y desputs la entrada K se hace ALTO por un tiempo corto tambien; sin embargo, las entradas J y K no son ALTAS a1 mismo tiempo. En el borde negativo de este pulso, ambas entradas (J y K) son BAJAS, con lo cual el basculador interpreta esto como el mod0 de volquete y la salida Q cambia de estado de 0 a 1. Debe notarse que no todos 10s basculadores JK son del tipo maestro-esclavo; algunos son de disparo por efecto de borde. Los manuales de datos de 10s fabricantes especifican si el basculador es de disparo por efecto de borde o de disparo por pulso.

124

BASCULADORES

ICAP.7

PROBLEMAS RESUELTOS

7.29

Los basculadores se clasifican en unidades de disparo por efecto de borde y unidades de disparo por .
Soluci6n: Los basculadores se clasifican en unidades de disparo por efecto de borde y en unidades de disparo por pulso.

7.30

Un basculador de disparo por efecto de borde positivo transfiere 10s datos de la entrada a la sa(inicial, final) del pulso de reloj. lida en el borde
Soluci6n: Un basculador de disparo por efecto de borde positivo transfiere 10s datos de la entrada a la salida en el borde inicial del pulso de reloj.

--

7.31

Un basculador de disparo por efecto de borde negativo transfiere 10s datos de la entrada a la sa(A a B, B a A) del pulso de reloj. lida en la transici6n
Soluci6n: Un basculador de disparo por efecto de borde negativo transfiere 10s datos de la entrada a la salida en la transici6n A a B del pulso de reloj.

7.32

El basculador JK maestro-esclavo es un ejemplo de una unidad de disparo por (borde, positivo, pulsos).
Solucl6n: El basculador JK maestro-esclavo es un ejemplo de una unidad de disparo por pulsos.

7.33

Vkase la figura 7-18. Liste la salida binaria (en &) despuks de cada uno de 10s nueve pulsos de reloj.
Solucl6n: La salida Q siempre es el complemento de la salida Q. Por lo tanto, las salidas binarias (en Q ) de la figura 7-18 despuks de cada pulso de reloj, son las siguientes: pulso 3 = I pulso 5 = I pulso 7 = 0 pulso 9 = 0 pulso I = 1 pulso 6 = 0 phlso 8 = I pulso 4 = 0 pulso 2 = 0

7.34

Liste la salida b i ~ a r i a (en Q) del bpculador JK maestro-esclavo de la figura 7-19 despuks de cada uno de 10s ocho pulsos de reloj.
Solucl6n: Vkase la tabla de verdad de la figura 7-13. De acuerdo con ella la salida binaria (en Q) del basculador JK maestro-esclavo de la figura 7-19, despuks de cada pulso de reloj, son 10s siguientes: pulso g = 0 pulso c = 1 pulso e = 0 pulso a = 1 pulso d = 0 pulso f = 1 pulso h = 1 pulso b = 0

Fig. 7-19 Problema del tren de pulsos de un basculador JK

CAP.71

BASCULADORES

125

7.35

Liste el mod0 de operacibn para el basculador JK maestro-esclavo de la figura 7-19 para cada pulso de reloj. Vkase la tabla de verdad de la figura 7-13. De acuerdo con ella 10s modos de operaci6n para el basculador JK maestro-esclavo de la figura 7-19, para cada pulso de reloj son 10s siguientes: pulso c = volquete pulso e = estable pulso g = reposicibn pulso a = disposici6n pulso d = volquete pulso f = volquete pulso b = reposicibn pulso h = volquete

7 . 3 6

VCase la figura 7-19. Suponga que el basculador JK es una unidad de disparo por transicibn negativa. Liste la salida binaria en Q, del basculador de disparo por transicibn despuks de cada uno de 10s ocho pulsos de reloj. Vkase la tabla de verdad de la figura 7-13 y recuerde que kste es un basculador JK de disparo por transici6n negativa (se dispara en la transici6n A a B del pulso de reloj). La salida binaria (en Q) para el basculador JK de disparo por transicibn negativa es la siguiente: pulso c = 1 pulso e = 0 pulso g = 0 pulso a = 1 pulso f = 0 pulso h = 1 pulso d = 0 pulso b = 0

Problemas suplementarios
7.37 Se dice que el "basculador estA a disposici6nVcuando la salida Q es Resp. ALTO Un (RS slncrono, RS) es un ejernplo de un dispositivo slncrono. Resp. RS slncrono Un basculador Resp. RS slncrono
(D, RS) no tiene entrada reloj.

(ALTO, BAJO).

7.38 7.39 7.40

Los circuitos de 16gica combinacional y el enganchador RS operan sincronamente.) Resp, asincronamente

(asincronamente,

7.41 7.42

La salida normal de un basculador es la salida Resp. Q

(Q,

0).

Liste las salidas binarius (en Q) del enganchador RS de la figura 7-20 para 10s ocho pulsos. Resp. pulso a = 0 pulso c = 1 pulso e = 1 pulso g = 1 pulso b = 0 pulso h = 1 pulso d = 0 pulso f = 1 (prohibido)

Fig. 7-20 Problerna del tren de pulsos de un basculador RS

7.43

Liste 10s rnodos de operaci6n del basculador RS de la figura 7-20 para 10s ocho pulsos. pulso g = dispodcihi~ Resp. pulso a = reposicibn pulso c = disposici6n pulso e = disposicibn pulso d = reposicibn pulso f = estado prohibido pulso h = estable pulso b = estable

BASCULADORES

Liste la salida binaria en Q para el basculador R S con reloj de la figura 7-7, para 10s ocho pulsos pulso c = 0 pulso e = 1 pulso g = 0 Resp. pulso a = 0 pulso f = 1 pulso h = 0 pulso b = 0 pulso d = 1 VCase la figura 7-21. El basculador RS slncrono se dispara en el b o ~ d e (initial, final) del pulso de reloj. Resp. inicial Liste la salida binaria (en Q) para el basculador RS sincrono de la figura 7-21 para cada uno de 10s seis pulsos de reloj. pulso e = 1 (condicibn prohibida) pulso c = 0 Resp. pulso a = 1 p ~ ~ ld s o= I pulso f = I pulso b = 0

Flg. 7-21 Problema del tren de pulsos del basculador RS sincrono Liste 10s modos de operacibn para el basculador RS sincrono de la figura 7-21, cuando el pulso dispara la unidad. pulso d = disposicibn Resp, pulso a = disposicibn pulso e = condicibn prohibida. pulso b = reposicibn pulse c = estable (R = S = 0 pulso f = disposicibn (S = I , R = 0 en el borde inicial) en el borde final) Dibuje un diagrama del slmbolo Ibgico de un basculador D utilizando cinco compuertas NAND. Resp. Vhse la figura 7-22. Las compuertas 1 a 4 del basculador RS slncrono, y la compuerta 5 lo convierte a basculador D

--

. -

Fig. 7-22 Conexibn de un basculador D con compuertas NAND

Liste las salidas binarias (en Q) para el basculador D de la figura 7-1 1 despues de cada uno de 10s ocho pulsos de reloj. pulso c = I pulso e = I pulso g = 1 Resp, pulso a = 1 pulso b = 0 pulso d = 0 pulso f = 0 pulso h = I (condicibn prohibida) Vkase la figura 7-11. LQUCentrada tiene el control del basculador durante el pulso e? Resp. La entrada predisposicidn se activa durante el pulso e y se sobrepone a las demls entradas. Pone la salida Q en 1
',
t

.-

--

CAP.71

BASCULADORES

127

Vkase la figura 7-11. iQuk entrada tiene el control del basculador durante el pulso J? Resp. La entrada borrar (CLR) se activa durante el pulso f y se sobrepone a las dernhs entradas. Lirnpia la salida Q a 0 Un basculador de retardo se llama tarnbikn basculador tipo Resp. D

(D,T).
(0, I, 2, 3.4) pulso(s) de reloj para

En un basculador D, el bit de datos - en la entrada D se retarda (Q, Q). tener la salida Resp. l;Q

Un basculador tipo T tambikn se llama basculador Resp. Volquete

(volquete, tabla de verdad).

Dibuje un diagrarna Ibgico que rnuestre cbrno conectar un basculador JK corno un basculador T. Resp. VCase la figura 7-146 Dibuje un diagrarna Ibgico que muestre cbrno conectar un basculador JK y un inversor corno un basculador D. Resp. VCase la figura 7-14a Liste la salida binaria (en 0) para el basculador JK de la figura 7-15 desputs de cada uno de 10s ocho pulsos de reloj. pulso c = 0 pulso e = 1 Resp. pulso a = 0 pulso g = 1 pulso d = 1 pulso f = 0 pulso b = 0 pulso h = 0 Vtase la figura 7-15 las entradas (aslncronas, slncronas) de este basculador JK se utilizan en esta unidad. Resp. Las entradas J, K y CK son las entradas sincronas Un basculador de disparo por efecto de borde negativo transfiere 10s datos de la entrada a las salidas en el (initial, final) del pulso de reloj. borde Resp. Final Un basculador de disparo por efecto de borde positivo transfiere 10s datos de la entrada a las salidas en la transicibn (A a B, B a A) del pulso de reloj. Resp. B a A Vtase la figura 7-19. Liste la salida binaria (en Qjdel basculador JK maestro-esclavo derpuh de cada uno de 10s ocho pulsos de reloj. Resp. pulso a = 0 pulso c = 0 pulso e = 1 pulso g = I pulso b = 1 pulso d = 1 pulso f = 0 pulso h = 0 VCase la figura 7-19. Liste 10s rnodos de operacibn del basculador JK de disparopor efecro de borde negalivo para cada uno de 10s pulsos del reloj. pulso g = reposicibn Resp. pulso a = disposicibn pulso c = volquete pulso e = estable pulso b = reposicibn pulso d = volquete pulso f = estable ( J y K = 0 pulso h = volquete durante el pulso A a B)

Capitulo 8
Contadores
Los contadores son circuitos electrbnicos digitales importantes. Son circuitos 16gicos secuenciales, ya que su sincrbnizacidn es obviamente importante y porque necesitan una memoria caracteristica. Los contadores digitales tienen las siguientes propiedades fundamentales: 1. 2. 3. 4. Un nirmero m b i m o de cuentas (m6dulo del contador) Cuenta ascendente o descendente Operaci6n sincrona o aslncrona De carrera libre o que se para solo

. -

A1 igual que con otros circuitos secuenciales, se utilizan basculadoras para construir contadores.
8-2 CONTADORES DE TRANSPORTE ONDULANTE

Los contadores digitales s6lo cuentan en binario o en c6digos binarios. La figura 8-1 muestra la secuencia de la cuenta en binario del0000 al 1111 (0a1 15 en decimal). Un contador digital que cuenta en binario del0000 a1 1111, como se muestra en la tabla, puede llamarse conrudor rnddulo 16. El rnddulo de un contador es el n6mero de veces que cuenta para llegar a1 mhimo. Este tkrmino se abrevia como "mod", y por lo tanto puede llamarse contador mod 16.

. -

Cuenta binaris Cuenla dcclmal

Cuenta binaria Cuenta decimal

8 4 2 1
D C B A

8 4 2 1
D C B A

0
1

3
4

5 6 7

0 0 0 0 0 0 0 0

0 0 0 0 1 1 1 1

0 0 0 1 1 0
1 1

8
9

10
11

0 0 0 1 1 0
1 1

12 13
14

1 0 0 0 100.1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0
1 1 1 1

15

Flg. 8-1 Secuencia de la cuenta de un contador de 4 bit

En la figura 8-2 se muestra un diagrama 16gico del contador mod 16 que utiliza basculadores JK. Note primeramente que las entradas de datos J y K del basculador esthn atadas en un 1 I6gico. Esto significa que cada basculador esth en mod0 volquete. Cada pulso de reloj causa entonces que el basculador cambie a su estado opuesto. Note tambikn que la salida Q de FFl* (basculador 1) esth conectada directamente a la entrada reloj (CK) de la siguiente unidad (FF2)*, y asi sucesivarnente. Los indicadores de la salida (luminosa o LED) se encuentran en la esquina superior derecha para controlar la salida binaria del contador. El indicador A es el bms (bit menos significative), mientras que el D es el BMS (bit mhs significativo).
N. del E. Proviene del nombre en inglts Flip-Flop I , FlipFlop 2, etc.

'ADORES

Salida binaria

ontador de transporte ondulante de 4 bit

Salidas

Fig. 8-3 Diagrar

un contacjor de tra nsporte ondulante mod-16

-a - 'El contador mod 16 de la figura a-L cucrlra ue acuerdu la ~ a o l a de la figura 8-1. Es usual analizar la operacibn del contador por medio de diagramas de onda (diagramas de tiempo). La figura 8-3 es un diagrama de onda para el contador mod 16. La linea superior representa la entrada reloj (CK) del FFI. La linea inferior indica la cuenta binaria en 10s indicadores. Hay que notar que el contador binario estA limpio en 0000 a la izquierda. Cada pulso de reloj incrementa la cuenta binaria en 1 en cada movimiento a la derecha del diagrama. El circulo en la entrada de reloj (CK) del basculador J K de la figura 8-2 significa que la unidad cambia de estado en la transicibn (ALTO a BAJO) (bolrde final) del puli:o de reloj. En el pulso de reloj 1 de la figura 8-3, la transicibn ALTO a BAJO hace que 1?F1 cam13ie de est ado. La salida Q de FF1 va de BAJO a ALTO y la cuenta binaria es ahora 0001. En el pulso de reloj 2, el borde final dispara FFI, el cual cambia de estado y la salida Q va de ALTO a BAJO. ~ u a n d o la salida Q de FFl cambia de ALTO a BAJO, causa que FF2 cambie de estado (la salida Q de FFl estB conectada a la entrada CK de FF2). Entonces FF2 cambia de BAJO a ALTO, y despuks del pulso 2 la cuenta binaria se incrementa a 0010. En el pulso de reloj 3, el borde final dispara FFl, cuya salida G cambia de BAJO a ALTO y la cuenta binaria se incrementa a 001 1 (vkase linea inferior). En el pulso de reloj 4, el borde final dispara FFI, que hace cambiar a Q de ALTO a BAJO. Esta transicibn A a B en Q de FFI, causa que FF2 cambie de estado, por lo que la salida de FF2 cambia de ALTO a BAJO. Esta transicibn A a B en Q, de FF2, hace que a su vez FF3 cambie de estado. La salida Q de FF3 cambia de BAJO a ALTO. La cuenta binaria es ahora 0100. Mire a la linea punteada despuks del pulso 4 en el ALTO de' la onda Q de FF3. Note que pasa mucho tiempo antes que FF3 cambie finalmente a su estado ALTO. Esto es porque FFI cambia de estado, que a su vez hace cambiar FF2, que a su vez hace cambiar FF3. Todo esto toma tiempo. Este tipo

.-,

CONTADORES

129

f3b&c!9
D C B

IEntrada rctoj

Q -

1-J

Q-11-J

-*>
I-K

FF I CK

->
I-K

FF2 CK

->
1-K

FF3 CK

Q-

1-

FF4 '---a>C K
1-K

Salida binaria

Fig. 8-2 Contador de transporte ondulante de 4 bit

Entrada (FF1) C K

Salidas

i
Cucntabinaria
0000

m 1

0010 011 01133 0101 0110 0111 IWO IMI 1010 1011 1100 1101 1110 1 1 1 1 OMO Oml

Fig. 8-3 Diagrama de tiempo para un contador de transporte ondulante mod-16

El contador mod 16 de la figura 8-2 cuenta de acuerdo a la tabla de la figura 8-1. Es usual analizar la operaci6n del contador por medio de diagramas de onda (diagramas de tiempo). La figura 8-3 es un diagrama de onda para el contador mod 16. La linea superior representa la entrada reloj (CK) del FFl. La linea inferior indica la cuenta binaria en 10s indicadores. Hay que notar que el contador binario esth limpio en 0000 a la izquierda. Cada pulso de reloj incrementa la cuenta binaria en 1 en cada movimiento a la derecha del diagrama. El circulo en la entrada de reloj (CK) del basculador JK de la figura 8-2 significa que la unidad cambia de estado en la transici6n (ALTO a BAJO) (borde final) del puls'o de reloj. En el pulso de reloj 1 de la figura 8-3, la transici6n ALTO a BAJO hace que FFl cambie de estado. La salida Q de FFl va de BAJO a ALTO y la cuenta binaria es ahora 0001. En el pu!so de reloj 2, el borde final dispara FF1, el cual cambia de estado y la salida Q va de ALTO a BAJO. Cuando la salida Q de FF I cambia de ALTO a BAJO, causa que FF2 cambie de estado (la salida Q de FFI esth conectada a la entrada CK de FF2). Entonces FF2 cambia de BAJO a ALTO, y despuks del pulso 2 la cuenta binaria se incrementa a 0010. En el pulso de reloj 3, el borde final dispara FFl, cuya salida Q cambia de BAJO a ALTO y la cuenta binaria se incrementa a 001 1 (vtase linea inferior). En el pulso de reloj 4, el borde final dispara FFl, que hace cambiar a Q de ALTO a BAJO. Esta transici6n A a B en Q de FFl, causa que FF2 cambie de estado, por lo que la salida de FF2 cambia de ALTO a BAJO. Esta transici6n A a B en Q, de FF2, hace que a su vez FF3 cambie de estado. La salida Q de FF3 cambia de BAJO a ALTO. La cuenta binaria es ahora 0100. Mire a la linea punteada despuks del pulso 4 en el ALTO de la onda Q de FF3. Note que pasa mucho tiempo antes que FF3 cambie finalmente a su estado ALTO. Esro es porque FFl cambia de estado, que a su vez hace cambiar FF2, que a su vez hace cambiar FF3. Todo esto toma tiempo. Este tipo

130

CONTADORES

(CAP.8

de contador se le denomina contador de transporte ondulatorio. El disparo de basculador a basculador en efecto se ejecuta paulatinamente a traves del contador, al que tambikn se le llama contador asincrono, ya que no todos 10s basculadores cambian de estado exactamente al mismo tiempo, con el pulso de reloj. Observe el resto del diagrama de onda de la figura 8-3 para cerciorarse de que se entiende esta operacibn. Note en particular que en el pulso 16, la transicibn de ALTO a BAJO, FFI cambia de estado. La salida de FFI cambia de ALTO a BAJO y FFI cambia de estado a FF2, haciendo que la salida de FF2 vaya de ALTO a BAJO y, a su vez. FF2 hace que FF3 cambie de estado, y asi sucesivamente. Note tambikn que todos 10s basculadores cambian consecutivamente de ALTO a BAJO. La cuenta binaria regresa otra vez a 0000. El contador no se para en su cuenta mhxima sino que continua contando mientras que 10s pulsos de reloj alimenten la entrada CK de FFI. Cuente cuidadosamente el numero de pulsos ALTOS en 10s primeros 16 pulsos de reloj (en la linea de salida de FFI). Encontrarh tan sblo 8 pulsos. Entran 16 pulsos en FFI per0 s6lo salen 8. Este basculador es entonces un divisor de frecuencia. 16 dividido entre 8 es igual a 2, por lo que FF1 puede considerarse como un contador que divide entre 2. Cuente 10s pulsos ALTOS de salida en FF2. Para 16 pulsos de reloj, s61o aparecen cuatro pulsos en la salida, por lo que dividiendo 16 entre 4 es igual a 4, o sea, FF2 puede considerarse como un contador que divide entre cuatro. De la misma manera se encuentra que FF3 es un contador que divide entre ocho. En algunos dispositivos tales como 10s relojes digitales, el divisor de frecuencia realiza un trabajo de suma importancia. El diagrama de onda confirma que un contador es un dispositivo de lbgica secuencial. La caracteristica de memoria es tambikn importante, ya que el basculador debe "recordar" cuLntos pulsos de reloj han llegado a la entrada CK. El contador de transporte ondulante es el tipo mLs sencillo de contadores, y su principal dificultad es el retraso de tiempo que existe cuando un basculador dispara al siguiente y asi sucesivamente.
PROBLEMAS RESUELTOS

8.1

Un contador de transporte ondulante es un dispositivo

Solucibn:

(sincrono, asincrono).

El conrador de transporte ondulante es un dispositivo asincrono ya que no todos 10s basculadores se disparan exactamente en cornbinacion con el pulso de reloj.
8.2

Un contador que cuenta de 0 a 7 se llama contador mod

Solucibn:

Un conrador que cuenta de 0 a 7 se llama contador mod. 8 8.3 Dibuje un diagrama del simbolo 16gico de un contador de transporte oridulante mod 8 utilizando tres basculadores JK.
Solucibn:

Vtase la figura 8-4.

,~b
Entrads reloj

j---~
FF?

IT

I-

-I

F I:3

binaria Salida

+ b

CK

CK

Ilk

llh'

Fig. 8-4 Contador de transporte ondulante de 3 bit

CAP.81

CONTADORES

131

8.4

Liste la sucesibn de la cuenta binaria que el contador del problema anterior tiene que realizar. Solucibn: El contador mod-8 cuenta en binario de la siguiente manera: 000, 001,010, 01 1 , 100, 101, 110, 1 I! y despuks regresa a 000 para volver a empezar.

8.5

Es usual designar a FFI en un contador como el contador Solucibn: Usualmente FFl es el contador bms.

(bms, BMS).

8.6

Vkase la figura 8-5. iCuhl es la cuenta binaria despuks del pulso 2?

1

Enrrada (FFI) CK

8
2
3
4 5

Salida

r--Q (FIC3J(j - 1
Cuenla binarla

000

001

Fig. 8-5 Diagrama de tiernpo para un contador de transporte ondulante mod-8 Soluci6n: La cuenta binaria despuks del pulso 2 es 010.
8.7

Vkase la figura 8-5. La salida de FFI sera ALTO de nuevo en el borde negativo del pulso de reloj
FFl sera ALTO de nuevo en el borde negativo del pulso de reloj 5.

8.8

Vkase la figura 8-5. La salida de FFZ sera ALTO de nuevo en el borde del pulso de reloj 6. Solucibn:
FF2 sere ALTO de nuevo en el borde final del pulso de reloj 6.

(initial, final)

8.9

Vkase la figura 8-5. La salida de FF3 sera BAJO de nuevo en el borde ALTO a BAJO del pulso de reloj Solucl6n:
FF3 serP de nuevo BAJO en el borde ALTO a BAJO del pulso de reloj 8.

8.10

Refiriendose a la figura 8-5, la cuenta binaria despuks del pulso de reloj 8 sera Solucion: La cuenta binaria despuks del pulso de reloj 8 sera 000.

8-3 CONTADORES EN PARALELO

El contador de transporte ondulante asincrono tiene el problema del retraso de tiernpo ocasionado por el disparo de un basculador al siguiente. Para resolver este problema, pueden utilizarse 10s contadores paralelos. El diagrama del simbolo I6gico para un contador paralelo de tres bit, se ilustra en la figura

CONTADORES

lCAP.8

p&
Salida binaria

Entrada reloj

1
a) Diagrarna del simbolo 168
Cucnta binaria Cuenta decimal

4 2 1

C B .4
0 1 0 0 0 I 0 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 0 1

2
1

6) Secuencia de la cuenta

Fig. 8-6 C'ontador p;

rada

Cuenta binaria

101

110

111

000

Fig. 8-7 Diagrama de tiempo para un contaclor parale18o de 3 bit

Vote que t odas las entradas CK estan conectadas :nte a la entrada reloj; estan conectadas . . ... enparalero, y nore ramoien que se utilizan basculadores JK. r r I es el contador de 10s 1 y siempre esta er el modo volquete. FF2 tiene las entradas J y K atadas a la salida de FFl y siempre esth en modo estable ( volquete. Las salidas de FFl y FF2 alimentan una compuerta AND que controla el mod0 de operaci6r de FF3. Cuando la compuerta AND se activa con un 1 en A y B, FF3 estara en modo volquete. y al des-

..

CONTADORES

1CAP.8

Q
FFl

Q
FF3

Salida binaria

1>

CK

-*
-A'

Ck

-K
Enlrada reloj

O
a) Diagrama del slmbolo ldgico
Cuenra binaria Cuenta decimal

4 2 1

C 8 .4
0 I 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1

2
3 4

5 6 7

b) Secuencia de la cuenra

Fig. 8-6

Contador paralelo de 3 bit

Entrada

Cuenta binaria

000

001

010

011

100

101

110

111

OOo 001

Fig. 8-7 Diagrama de tiempo para un contador paralelo de 3 bit

8-6a. Note que todas las entradas CK estan conectadas directamente a la entrada reloj; esthn conectadas enparalelo, y note tambikn que se utilizan basculadores JK. FFl es el contador de 10s I y siempre esta en el modo volquete. F E Z tiene las entradas J y K atadas a la salida de FFl y siempre esth en mod0 estable o volquete. Las salidas de FFl y FF2 alimentan una compuerta AND que controla el mod0 de operaci6n de W3. Cuando la cgmpuerta AND se activa con un 1 en A y B, FF3 estara en mod0 .. volquete, y a1 des-

.-

CONTADORES

--

activarse la compuerta AND, FF3 estarl en el modo estable. FF2 es el contador de 10s 2 y FF3 es el de 10s 4. La sucesibn de la cuenta para este contador paralelo de tres bit se muestra en la figura 8-6b. Note que tste es un contador mod-8, cuya cuenta binaria empieza en 000 y termina en 111; despuks regresa a 000 y empieza a contar de nuevo. En la figura 8-7 se ilustra el diagrama de tiempo (o de onda) para el contador paralelo mod-8. La para 10s tres basculadores. Las salidas (en Q), de calinea superior representa las entradas del reloj (CK) da basculador se muestran en las tres lineas intermedias. La linea inferior corresponde a la cuenta binaria indicada. Considere el pulso 1 en la figura 8-7. Este pulso llega a cada uno de 10s tres basculadores. FFI cambia de BAJO a ALTO. FF2 y FF3 no cambian ya que se encuentran en el estado estable ( J = K = 0). La cuenta binaria es ahora 001. El pulso de reloj 2 llega a todos 10s basculadores. FFl y FF2 cambian de estado ya que estln ambos en el estado volquete (J = K = 1). FFl cambia de ALTO a BAJO, mientras que FF2 va de BAJO a ALTO. FF3 estl todavia en el estado estable y por lo tanto no cambia de estado. La cuenta es ahora 010. El pulso 3 llega a todos 10s basculadores al mismo tiempo, pero sblo FFl cambia de estado. FF2 y FF3 estln en el modo estable ya que J = K = 0. La cuenta binaria es ahora 011. Considere el pulso 4. Note que la compuerta AND se activa justamente antes que el pulso de reloj cambie de ALTO a BAJO. La compuerta AND pone a FF3 en el mod0 volquete (J = K = 1). En la transicibn ALTO a BAJO del pulso de reloj 4 todos 10s basculadores cambian de estado. FFI y FF2 van de ALTO a BAJO y FF3 cambia de BAJO a ALTO. La cuenta binaria es ahora 100. Note la linea punteada debajo del borde final del pulso de reloj 4, apenas es evidente un retraso de tiempo de FFl a FF3 ya que todos 10s basculadores estln sincronizados. ksta es la ventaja del contador paralelo. Este tipo de contadores se llama tambitn contadores sfncronos ya que todos 10s basculadores se disparan exactamente en tiempo con el reloj. Los contadores paralelos son mls complicados (veanse las lineas adicionales y la compuerta AND), pero se usan cuando el contador de transporte ondulante con retraso, causa problemas. vea el restodel diagrama de onda de la figura 8-7 y entienda que cada basculador esth a tiempo con el pulso de reloj. FFI siempre cambia de estado, y FF2 y FF3 pueden estar ya sea en el modo estable o en el modo volquete.
'

PROBLEMAS RESUELTOS

8.11

Vtase la figura 8-7. Cuando el pulso de reloj 5 es ALTO, FFl esth en el modo volquete, FF2 est l en el modo (estable, volquete) y FF3 esth en el modo (estable, volquete). Cuando el pulso 5 es ALTO, FFI estC en el rnodo volquete, FF2 y FF3 estCn arnbos en el rnodo estable.

8.12

Vease la figura 8-7. En el borde final del pulso de reloj 6, ~ q u basculador t cambia de estado? Soluci6n: En el borde final del pulso de reloj 6, ambos FF1 y FF2 cambian de estado.

8.13

Refiritndose a la figura 8-7, cuando el pulso de reloj es ALTO, LquC basculador esta en el modo volquete? Soluci6n: Cuando el pulso de reloj 8 es ALTO. Los tres basculadores esth en el mod0 volquete.

8.14

Vease la figura 8-7. ~ C u h es l la cuenta binaria desputs del pulso de reloj 8? Soluci6n: Despubs del pulso de reloj 8, la cuenta binaria es 000.

134

CONTADORES

[CAP.%

8.15

Todos 10s basculadores del contador de la figura 8-7 operan en combinacibn con el reloj, por lo (sincrono, asincrono). tanto el contador es
Soluci6n: El contador de la figura 8-7 es slncrono.

8-4 OTROS CONTADORES

Supbngase que se necesita un contador de transporte ondulante mod-6. iC6m0 serial EI primer paso para construir un contador de este tipo es listar la secuencia de la cuenta, como se muestra en la figura 8-8a. Esta cuenta es de 000 a 101. Note que se necesita un contador de tres bit, con un contador para 10s 4 (0, un contador para 10s 2 (B) y otro para 10s 1 (A). La figura 8-8a muestra que el contador de tres bit normalmente cuenta de 000 a 1 1 I, por lo que las dos ~iltimas lineas de la tabla deben omitirse (1 10 y 1 1 I).

Entrada reloj Reciclar (reposicibn)

-'
I-

l-JFFIQwI-J
Ch'
CI.H
---OS

FFZQd'1-JFF3Q+'
CK
CLR
0

a@@
Salida binaria Repos~cibn

Ch
'CI.R

"-

I-

a) Sucesibn de la

cuenta

b) Diagrama del

simbolo lbgico

Fig. 8-8 Contador de transporte ondulante mod-6

El detalle para resolver este problema de diseflo de un contador mod-6, es ver en la cuenta binaria inmediafamenfedespuks de la cuenfa mds alta del contador. En este caso es el 110. Alimente con el 110 un circuito Iogico, que produce un pulso reposicibn o que borre. Este pulso regresa como una entrada borrar asincrona en cada JK, y de esta manera el contador se borra y se hace 000. En la figura 8-8b se ensefla el circuito Ibgico que se necesita para borrar 10s basculadores y dejarlos en 0 otra vez. La compuerta NAND de dos entradas ejecutarl el trabajo cuando las salidas de FF2 y FF3 la alimenten. Note de la tabla de la figura 8-80 que la primera vez ambos, C y B, son 1 , inmediafamenfe despuks de la cuenta mls alta. De aqul que cuando el contador trata de ir a 110, inmediatamente se borra a 000. \ El contador mod-6 de la figura 8-86 es un contador de transporte ondulante que acaba de limpiar dos cuentas, antes de su cuenta normal mlxima de 1 1 1 . La compuerta NAND ejecuta el trabajo de limpiar 10s basculadores JK a 0 activando las entradas CLR. En la figura 8-9 se muestra un diagrama de onda para un contador de transporte ondulante mod-6. La entrada reloj (CK) a FFl se encuentra en la parte superior. Las tres lineas intermedias muestran el estad0 de ]as salidas Q, y la linea inferior indica la cuenta binaria.

CONTADORES

Entrada

l
FFI Q (lo)

Salidas

FF2 Q (2s) FF3 Q (4s)

Cuenla binar~a

a 3 0

0 0 1 010 0 1 1 100 1 0 1 @lo M I 010

Fig. 8-9 Diagrama de tiempo para un contador de transporte ondulante mod-6

--.

-.
-.

El contador mod-6 representado en el diagrama de la figura 8-9, opera como un contador de transporte ondulante normal hasta el pulso 6. La cuenta binaria antes del pulso 6 es 101, que es la cuenta maxima para esta unidad. En la transicibn ALTO a BAJO del pulso de reloj 6, FFl cambia de ALTO a BAJO. Esta transicibn dispara a FF2 que cambia de BAJO a ALTO. En el punto a de la figura 8-9, ambas salidas de FF2 y FF3 estan en 1. Estos dos 1 se aplican a la compuerta NAND (vkase la Fig. 8-96). La compuerta NAND se activa produciendo un 0. El 0 activa la entrada asincrona CLR a todos 10s basculadores borrandolos todos a 0, lo que se muestra en el punto b. El pulso en el punto a es tan corto que ni siquiera ilumina 10s indicadores de salida. El contador esta libre para contar ascendentemente otra vez, partiendo del binario 000. Observe el borde final del pulso 6. Una vez mas, note el retraso entre el tiempo en que el pulso 6 cambia de ALTO a BAJO y el tiempo en que FF2 y FF3 se limpian finalmente a 0 en el punto b. Los ingenieros llaman a este tiempo de retraso, el tiempo de propagacihn, y se basa en el retraso de lapropagacidn del basculador y la compuerta utilizada. El retraso de propagaci6n para un basculador TTL com~in

D
I
Enlrada reloj

.
Salida binaria

J
FFI

QL--(~ 1 J
CK

Q-+) I
FF2 Ch'
CL.H

J
FF3

I J
FF4
4 > Ch'

Q-

->

+>

C-a> C K

I K

CLR

I K

I K

CLR

I K

C LR

Reposicibn

i
I 1 I 1
Salidas

a) Diagrarna de simbolo Ibgico para un contador de decenas del lipo de Iransporle ondulante

[ Reloj

r7+@~@@1
lndicadores binarior

Ch' C'LR

-" Q,

Contador de decenar
b) Sirnbolo Ibgico simplificsdo para el contador de decenar

Fig. 8-10

CONTADORES

Entrada

Salidas

Cuenta binaria 000 001 010 011 I00 101 000 001 010 Fig. 8-9 Diagrama de tiempo para un contador de transporte ondulante mod-6

-- -

--

El contador rnodd representado en el diagrarna de la figura 8-9, opera corno un contador de transporte ondulante normal hasta el pulso 6. La cuenta binaria antes del pulso 6 es 101, que es la cuenta rntixima para esta unidad. En la transicibn ALTO a BAJO del pulso de reloj 6, FFI cambia de ALTO a BAJO. Esta transicibn dispara a FF2 que cambia de BAJO a ALTO. En el punto a de la figura 8-9, arnbas salidas de FF2 y FF3 esttin en 1. Estos dos 1 se aplican a la cornpuerta NAND (vtase la Fig. 8-96). La cornpuerta NAND se activa produciendo un 0 .El 0 activa la entrada asincrona CLR a todos 10s basculadores borrtindolos todos a 0,lo que se rnuestra en el punto b. El pulso en el punto a es tan corto que ni siquiera ilumina 10s indicadores de salida. El contador estti libre para contar ascendenternente otra vez, partiendo del binario 000. Observe el borde final del pulso 6. Una vez mbs, note el retraso entre el tiempo en que el pulso 6 cambia de ALTO a BAJO y el tiernpo en que FF2 y FF3 se lirnpian finalrnente a 0 en el punto b. Los ingenieros llarnan a este tiernpo de retraso, el tiempo de propagacibn, y se basa en el retraso de lapropagacidn del basculador y la compuerta utilizada. El retraso de propagacibn para un basculador TTL cornun

06ab
D C B
1 J
Entrada reloj

Q 4 ' IJ f;F 1 CK

Q -

I J
--C>

Q d 8

1 J

Q-1

Salida binaria

->

F: F?
4> CK

FF3 CA'
CLR

FF4 4> CK I A'

CLR
Reposicibn

I A'

CLR

1 K

CL. I?

I A'

1
-

a) Diagrama dc aimbolo lbgico para un contador de dccenas del lipo de rransporte ondulanle

Enlradas

Borrar Q., IRepos~cibn) CLR Conrador de deccnas

b) Simbolo lbgico simplificado para el conlador de decenas

Fig. 8-10

CAP.81

CONTADORES

135

Enrrada

'

Salidas

FF2

Q (2s)

000 ( 1 1 100 10 Cuenta b ~ nma a Fie. ;R-9 Diaerama de tiempo para un contaaor de transpone onaulante moa-I

ntador mcjd-6 representado en el diagrama de la figura 8-9, opera como un corntador de trans,.t.."+a ,.., r > I.. I W ma1 ~ hasta el pulso 6. La cuenta binaria antes del pulso 6 es In1 I",, r a curl,, a maxima para esta unidad. En la transition ALTO a BAJO del pulso de reloj 6, FFl cambia de ALTO a BAJO. Esta transici6n dispara a FF2 que cambia de BAJO a ALTO. En el punto a de la figura 8-9, ambas salidas de FF2 y FF3 esthn en 1. Estos dos 1 se aplican a la compuerta NAND (vkase la Fig. 8-96), La compuerta NAND se activa produciendo un 0. El 0 activa la entrada asincrona CLR a to'dos 10s ba sculadores borrhndolos todos a 0,lo que se muestra en el punto b . El pul so en el PIunto a es I:an corto (que ni . siquiera ilumina 10s indicadores de salida. El contador esth libre para contar ascenaenremente otr a vez, partiendo del binario 000. o entre el tiempo er1 que el PI Obse~ rve el borde final del pulso 6. Una vez mhs, note el retras, ulso 6 cambia de ALTO a BAJO y el tiempo en que FF2 y FF3 se limpian fiinalmente a 0 en el I.)unto b . L.os ingenleros llaman a este tiempo de retraso, el tiempo de propagacion, y se basa en el retraso de lapro cidn del bi3sculador y la compuerta utilizada. El retraso de propagaci 6n para u:n basculaclor TTL c
put
LC

ulluuaarrrr

"A,.

>-

,...a"*

J
Enrrada reloj

Qd1I
FFI Cti

Q--'1

J
c--C>

Q-'I
FFZ Cti
CLR
rrv

alida naria

->

->

FF2

CK
I

--a> C K

1 K

C'LR

Y
a)

I K

CLR

Diagrama de simbolo lhgico para un conlador de decenas del tipo de tranrpor

Rdoj

Enrradas

4 " T i
Ch'

pm@@@
lndicadores binarios

Q,

Salidas

Conlador de decenas

b) Simbolo Ibgico simplificado para cl contador de decenas

Fig. 8-10

CONTADORES

es muy corto -corn0 30 ns- (nanosegundos). Algunas familias I6gicas tienen mayores retrasos de propagaci6n. El contador de decenas es probablemente el contador mas usado. Tambitn puede describirse como el contador mod-10. La figura 8-100 muestra el diagrama de un contador de transporte ondulante mod10. Para construir este contador se necesitan 4 basculadores JK y una compuerta NAND. La unidad cuenta igual que el contador mod-16 hasta el 1001, que es la cuenta m k i m a para esta unidad. Cuando la cuenta trata de avanzar a1 1010,los dos unos (D = I B = 1) alimentan la compuerta NAND, que se activa limpiando la cuenta a 0000. Algunas veces se usa un simbolo de l6gica general para un contador cuando se compra en forma de CI. El simbolo lbgico de la figura 8-10bpuede sustituirse por el diagrama del contador de decenas de la figura 8-lOa. Se agrega la entrada borrar, CLR, o reposicibn, reset, a1 contador de decenas de la figura 8-lob. Esta entrada no aparece en el contador de decenas de la figura 8-10a. Un 0 16gico activa el reposicibn y limpia la salida a 0000. Anteriormente se mencion6 que algunos contadores son descendentes. La figura 8-11 muestra el diagrama de un contador de esta clase. Esta unidad es un contador de transporte ondulante descendente

.-

* ,@@
I
Q - I J Q - I J
Q

Sal~da binarla

a) Diagrama del simbolo lbgico

Enlrada FF I
CK
I
I

-0

Cuenta binaria

111

110

101

100

011

010

001

000

111

110

b) Diagrama de tiempo

Salida Entrada rcloj FFI CK

I K

FF2 CK

'

"
Carnbio

u i ~ 01
\ Cambio
b

FF3 CK

a
C)

Se necesitan dos cambios para convertir un contador descendente a un contador ascendcnte de 3 bit

Fig. 8-11 Contador de transporte ondulante descendente,de 3 bit

CONTADORES

de tres bit. La cuenta binaria seria 111, 110, 101, 100,011,010,001,000, seguida por un nuevo ciclo de ,111, 110, etc. Note en la figura 8-1 la que el contador de transporte ondulante descendente es muy similar a1 ascendente. La "linea de disparo" de FFI a FF2 va de la salida Q a la entrada de reloj, en lugar de salir de Q a la entrada de reloj. Todo lo demhs es igual. Note tambitn que cada basculador J K esth en su modo volquete ( J = K = 1). El diagrama de onda de la figura 8-11b ayuda a entender la operacibn del contador descendente. La linea superior es la entrada CK a FFl, la linea inferior es la cuenta binaria. Note que la cuenta binaria empieza en 111 a la izquierda. Se muestran dos salidas (Q y para ambos FF1 y FF2. Para FF3 s6lo se muestra la salida Q. Las salidas junto a 10s indicadores binarios se muestran sombreadas en el diagrama de tiempo. Considere el pulso I de la figura 8-1 1b, en la transicibn de ALTO a BAJO del pulso de reloj 1, FFI cambia de estado, y la salida va de ALTO a BAJO ( ~ v de a BAJO a ALTO). La cuenta binaria es ahora 110. Considere el pulso 2 de la figura 8-1 1b, en la transici6n de ALTO a BAJO del pulso de reloj, FF1 cambia de estado, lo que causa que la salida Q cambie de BAJO a ALTO. La salida & va de ALTO a BAJO causando asi que FF2 cambie de estado y que la salida Q vaya de ALTO a BAJO (Qcambia de BAJO a ALTO). La cuenta binaria es ahora 101. El pulso 3 dispara FFl y la salida Q de FFI se hace BAJO, mientras que (Z se hace ALTO. La cuenta es ahora 100. El pulso 4 dispara FFl, que esth en estado disposici6n y la salida va de ALTO a BAJO, lo que causa que FF2 cambie de estado. FF2 estP en estado disposici6n y la salida va de ALTO a BAJO, lo que hace que FF3 a su vez se borre. DespuCs del pulso 4 la salida binaria es 01 1. Observe el resto del diagrama de onda, note en particular las lineas verticales delgadas que muestran el disparo del siguiente basculador. Recuerde que las salidas Q conectan 10s indicadores de salida, pero las salidas 0 de FFl y FF2 disparan el siguiente basculador.

e)

PROBLEMAS RESUELTOS

8.16

Un contador de decenas tiene cuentas y, por lo tanto, tambitn se llama contador modSolucibn: Un contador de decenas tiene 10 cuentas y se llama contador mod-10.

8.17

La miutima cuenta binaria para un contador de tres bit es

Soluci6n: La m b i m a cuenta binaria para un contador de tres bit es 11 1.

(numero binario).

8.18

8.19

Vtase la figura 8-86. El trabajo de la compuerta NAND en este contador m o d 4 es (disposici6n, borrar) 10s basculadores a (numero binario) desputs de que el contador alcanza su cuenta maxima de (numero binario).
Soluci6n:

El trabajo de la compuerta NAND (en la figura 8-66) es limpiar 10s basculadores a 000 despuks que el contador alcanza la cuenta m b i m a de 101.

Vtase la figura 8-9, i Q u t basculador cambia de estado en la transici6n ALTO a BAJO del pulso de reloj 4?
Solucibn: Los tres basculadores carnbian de estado en la transicibn ALTO a BAJO del pulso de reloj 4 de la figura 8-9.

CONTADORES

Refirikndose a la figura 8-3, el retraso de tiempo despuks del pulso de reloj 4 que se muestra con la llnea punteada es camdo por el retraso de de 10s basculadores.
Soluclbn: El retraso de tiempo indicado por la lnca punteada despues del pulso 4 de la figura 8-3 es causado por el retnw de propagacibn de 10s basculadores.

Vkase la figura 8-9. ~ P o quk r es muy corto el pulso en el punto a7

Soluclbn: \ El pulso en el punto a de la f i a r a 8-9 es muy corto porque cuando se hace ALTO, ambos FF2 y FF3 esth m modo disposidbn, lo que causa que la mmpueria NAND timpie los ues basculadores (vCase la flgura 8-66).

Vkwe l a s figuras 8-114 y 6,liste las siguientes diez cuentas binarias despuks que 010 estd en el contador:
Soluclbn: Las siguientes diez cuentas binarias despuks del010 en el contador de 3 bit desccndente de la figura 8-11 son las siguientea: 001, 000, 111, 110, 101, 100, 011, 010, 001, 000.

V h e la figura 8-1 la. Bste es un contador de transporte 1 cendente modSoluclbn: Es un contador de transporte ondulante mod-8.

(ondulante, sincrono) des-

Liste la sucesi6n de la cuenta binaria de un contador mod3 ascendente.

Soluclbn: La'sucesibn de la cuenta binaria para un contador mod-9 ascendente es la siguiente: 0000,0001,0010, 0011, 0100, 0101, 0110, 0111, 1000.

Vkase la figura 8-10a. Si esta unidad fuera convertida a un contador mod-9, las dos entradas a la compuerta NAND serlan: (D, c, B, A ) Y (D, C, B. 4.
Soluclbn: Si la unidad de la figura 8-1Oa se convirtiaa a un contador mod8, las dos entradas a la compuerta NAND sedan A y D, de tal manera que todos 10s basculadores pudieran borrarse inmediatamentecuando la cuenta binaria Uegara a 1001.

Vkase la figura 8-1la. Escriba 10s dos carnbios en el alarnbrado de este contador descendente de 3 bit a un contador ascendente.
Soluclbn: El contador descendente de la figura E l l a puede convertirse en un contador ascendente haciendo 10s cambios ilustrados en la figura 8-1 1c: 1. Cambie el alambre que sale de de FF1 a la salida Q de FFl. 2. Cambie el alambre que sale de Q de FF2 a la salida de Q d e FF2.

Vkase la figura 8-1 1b. La entrada reloj dispara FFl, la salida FF3 en este contador de transporte ondulante.

(Q,

0)de FF2 dispara

Solucibn: El reloj dispara FF1, la salida o d e FFI dispara FF2, y la salida 8 de FFZ dispara FF3 en el contador de transporte ondulante de la figura 8-1 1b.

-.

CAP.81

CONTADORES

Problemas suplementarios
8.28
Un contador que cuenta de 0 a 4 es un contador mod-

. Resp. 5

8.29

Dibuje un diagrama del slmbolo 16gico de un contador de transporte ondulante ascendente de 5 bit utilizando 5 basculadores JK. Resp. Vtase la figura 8-12

Flg. 8-12 Contador ascendente de transporte ondulante de 5 bit

8.30

8.31

La cuenta mhirna binaria para un contador de 5 bit es (.h.) Resp. o) 11111 b) 31

(01

(nQmero binario), que es igual al decimal

En un contador de 4 bit, FF4 usualmente se designa como el contador Resp. BMS (bit m8s significative).

(bms, BMS).

8.32

V&X la figura 8-3. En la transicibn ALTO a BAJO del pulso de reloj 8, ~ c u h t o barmladores s cambian de estado? Resp. Los 4

8.33

Vtase la figura 8-3. En el borde posterior del pulso de reloj 15, ~ q u basculadores t cambian de estado? Resp. Sblo FFI Vtase la figura 8-3. Con el pulso de reloj 16 en ALTO, ~ c u a es l el estado de cada barculador? Resp. Los cuatro basculadores esthn en el mod0 disposicibn (las salidas Q e s t h en ALTO) Vtase la figura 8-3, i q u t basculador afecta FF4 y lo hace cambiar de estado? Resp. La salida Q de FF3 esta conectada a la entrada CK de FF4, que lo hace cambiar de estado cuando el pulso va de ALTO a BAJO Vtase la figura 8-3,desputs del borde posterior del pulso de reloj 16, la cuenta bicaria es binario) y todos los basculadores estan en q ) (disposicibn, reposicibn). Resp. a) 0000 b) reposicibn Vtase la figura. 8-5. j C ~ a es l la cuenta binaria desputs del pulso 41 Resp. 100 V b s e la figura 8-5. La salida Q de FF2 sera ALTO de nuevo en el borde posterior del pulso de reloj Resp. 6 Refiritndose a la figura 8-5,la salida de FFl sera ALTO en el borde so de reloj 5. Resp. Posterior

8.34 8.35

8.36

A (nhmero

8.37 8.38

8.39

(anterior, posterior) del pul-

140

CONTADORES

ICAP.8

8.40

Vkase la figura 8-5, despuks del pulso de reloj 7, FFI estl en mod0 esth en modo (disposicibn, reposicibn) y FF3 estl en rnodo Resp. Los tres basculadores estln en mod0 disposicibn (Q = 1)

(disposicibn, reposicibn) FF2, (disposicibn, reposicibn).

8.41

Vkase la figura 8-5, iquk basculadores cambian de estado en la transicibn ALTO a BAJO del pulso de reloj 71 Resp. Sblo FFl cambia de estado VCase la figura 8-5, la cuenta binaria despuks del pulso 9 es Resp. 001 El cuntador Resp. Paralelo

8.42

.
-

8.43

(paralelo, de transporte ondulante) es un ejemplo de un dispositivo s i n c r o n ~

8.44

VCese la figura 8-7, el hecho de que todos 10s basculadores cambien de estado a1 mismo tiernpo (vea la (asincrono, sincrono). Unea punttada), significa que este dingrarna de tiernpo es para un contador Resp. Sincrono V b e la figura 8-7. Cuando el pulso de reloj 6 es ALTO, FFl estl en el rnodo volquete FF2 estl en el mod0 (estable, volquete), y FF3 estl en el mod0 b, (estable, volquete). Resp. a) volquete b) estable

8.45

8.46

El contador Resp. Paralelo

(paralelo, de transporte ondulante) es el dispositivo mls cornplicado.

.-

8.47

El bloque de construccibn blsico para 10s circuitos de Ibgica combinacional es la compuerta, el equivalente para 10s circuitos de 16gica secuencial es el Resp. Basculador (ALTO, BAJO). VCase la figura 8-13, la entrada CLR o reposicibn del contador se activa por un Resp. La entrada CLR del contador de la figura 8-13 se activa por un BAJO 6 0 lbgico. Esto se simboliza por medio del drculo en la entrada CLR Liste la salida binaria despuks de cada pulso de reloj para el contador de decenas ascendente de la figura 8-13. pulso i = 1 O O O Resp. pulso a = 0000 pulso c = 0010 pulso e = 0100 pulso g = 0110 pulso b = 0001 pulso d = 0011 pulso f = 0101 pulso h = 0111 pulso j = 1001
-

8.48

8.49

Contador

CLR

Flg. 8-13 Problema del rren de pulsos del contador

8.50

Suponga que el contador de la figura 8-13 es un contador descendente mod-16. Escriba la salida binaria despuks de cada pulso de reloj. puls0 i = 1000 Resp. pulso a = 0000 pulso c = 1110 pulso e = 1100 pulso g = 1010 pulso j = 011 1 pulso b = 1111 pulso d = 1101 pulso h = 1001 pulso f = 1011

CONTADORES

8.51

Dibuje un diagrama del slmbolo IbgJco de un contador de transporte ondulante ascendente mod-12 utilizando 4 basculadores JK (con entradas borrar) y una compuena NAND con dos' entradas. Resp. Vkase la figura 8-14

Entrada

reloj

Rcgo~icidn

Fig. 8-14 Contador de transporte ondulante ascendente mod-12

8.52

Dibuje el diagrama del simbolo Ibgico para un contador de transporte ondulante que divide por 5, utilizando tres basculadores JK (con entradas borrar), y una compuerta NAND de dos entradas. Muestre laentrada reloj y solamente la salida que divide entre 5. Resp. Vkase la figura 8-15

I
Entradareloj
J

FF I > CK

Q1 2 -

FF2

J
FF3

Q.'

Sdida quc divide cntm 5

CK
1

> CK
KCLR
Reposicibn

1 KCLX

KCLR

Fig. 8-15 Contador de transporte ondulante que divide entre 5

Capitulo I1
Uso de circuitos integrados digitales
La creciente popularidad de 10s circuitos integrados digitales se debe a la disponibilidad de circuitos integrados (CI) a precios bajos. Los fabricantes han desarrollado muchas familias de CI digitales (grupos que pueden ser usados para la construcci6n de un sistema digital). Se dice que 10s CI de una familia son compatibles y es fbcil realizar una conexi6n entre ellos. Un grupo de familias se produce utilizando tecnologia bipolar. Estos CI contienen partes comparables a 10s transistores bipolares discretos, diodos y resistencias. Otro grupo de familias de CI digitales usa la tecnologia de semiconductor de metal-6xido(MOS). Actualmente la familia bipolar TTL, (16gica de transitor-transistor) es la mbs popular. La familia CMOS (metal-oxido-silicio complementado) es una nueva familia de la tecnologia de 10s MOS que se usa mucho. Los CI CMOS contienen partes comparable~ a transistores de efecto de campo de compuerta aislada. (IGFETs). Los fabricantes dividen, comunmente, a 10s circuitos integrados en grupos basados en la complejidad de 10s circuitos. Texas Instruments, Inc. define la siguiente clasificaci6n de complejidad:
1. LSI (Integracibn a gran escala) Un concepto bajo el cual un subsistema mayor o las funciones de un sistema se fabrican como un solo microcircuito. En este contexto, un sistema mayor o subsistema, ya sea digital o lineal, es aquel que contiene 100 o mas compuertas equivalentes o circuitos de complejidad similar. 2. MSI (Integraci6n a mediana escala) Un concepto bajo el cual un subsistema completo o las funciones de un sistema se fabrican como un solo microcircuito. El 9ubsistema o sistema son menores que 10s considerados para LSI, pero ya sea digital o lineal, contienen 12 o mbs compuertas equivalentes, o circuitos de complejidad similar. 3. SSI (integraci6n a pequefia escala) Circuitos integrados de menor complejidad que 10s de integraci6n a mediana escala (MSI) 4. VLSI (integraci6n a muy grande escala) Un concepto bajo el cual la funci6n de un sistema completo se fabrica como un solo microcircuit~. En este contexto un sistema, ya sea digital o lineal, contiene 1000 o mbs compuertas, o circuitos de similar complejidad. Para el disefiador de circuitos digitales, existen disponibles muchas familias de CI digitales, a continuacibn se mencionan algunas de ellas:

1. Familias Bipolares L6gica de resistor a transistor RTL DTL L6gica de d i d o a transistor TTL L6gica de transistor a transistor (tipos: TTL estandar, TTL de baja energia, TTL de alta velocidad, TTL "Shottky", TTL de tres estados) ECL L6gica de emisor acoplado (tambikn conocida como CML, 16gica modocorriente) HTL Logica de umbra1 alto (tambikn conocida como HNIL, 16gica de alta inmunidad a1 ruido) I11 Lbgica de inyecci6n integrada

U S 0 DE CIRCUITOS INTEGRADOS DIGITALES

[CAP.I I

2. Familias de MOS PMOS NMOS CMOS canal P semiconductor d e metal-6xido canal N semiconductor de metal-6xido semiconductor de metal-6xido complementario

En la literatura de 10s fabricantes de C1 aparecen algunos ttrminos que ayudan a1 ttcnico a1 usar o comparar las familias Ibgicas. Se esquematizarfln aqui algunos de 10s ttrminos y sus caracteristicas mfls importantes usados en CI digitales. ~ C O se ~define O un 0 16gico (BAJO) o un 1 Ibgico (ALTO)? En la figura 11-1 se muestra un inversor (el 7404) de la familia TTL de CI. Los fabricantes especifican que para una operaci6n adecuada, una entrada, BAJO, debe tomar valores entre tierra y 0.8V. De la misma manera, una entrada ALTO debe encontrarse entre 2.0 V y 5.0 V. La secci6n no sombreada de la figura 11-1 entre 0.8V y 2.OV en laentrada es una regi6n prohibida. Un voltaje de entrada de 0.5V serl entonces una entrada BAJO y una de 2.6V serfl una entrada ALTO. Una entrada de 1.5 arrojaria un resultado impredecible y se le considera prohi bida.
Voltaje de salida

Voltaie de entrada

0.4 V
Normalmentc 0.1

Fig. 11-1 Niveles de voltajes de entrada y salida de un TTL

A la derecha del inversor TTL de la figura 11-1 se muestran las salidas esperadas. Una salida BAJO seria 0.1 normalmente, per0 puede llegar a 0.4V. Una salida ALTO normal serla 3.5 V per0 puede llegcr a ser tan baja como 2.4 V. La salida ALTO depende Tiel valor de la resistencia de carga en la salida. Entre mayor sea la corriente de carga, menor es el voltaje de la salida ALTO. La parte n o sombreada del voltaje de salida en la figura 11-1 es la regi6n prohibida. Observe la diferencia en la definicibn de un ALTO en entrada y en salida. La entrada ALTO se define como mayor que 2.0 V mientras que la salida ALTO es mayor que 2.4 V. El motivo de esta diferencia es de dar inmunidad a1 ruido la insensibilidad de un circuito digital a seilales electricas no deseadas. El BAJO de entrada es menor que 0.8 V, mientras que BAJO de salida es 0.4 V o menor. De nuevo la diferencia en estas cifras es para asegurar el rechazo a1 ruido no deseado que entra al circuito digital. Se dan 10s voltajes para BAJO y ALTO en un circuito TTL en la figura 11-1. Estos voltajes difieren en otras familias 16gicas. Debido a las altas velocidades de operacibn de muchos circuitos digitales, 10s retrasos de 10s interruptores internos son importantes. La figura 11-2 muestra un diagrama de onda para la entrada y salida de un circuito inversor. En el punto a del diagrama, la entrada va de BAJO a ALTO (0 a 1). Despues de un corto tiempo, la salida del inversor va de ALTO a BAJO (1 a 0). El tiempo de retraso mostrado como I,,, se conoce como el retraso depropagacidn del inversor Este retraso de propagaci6n puede ser de aproximadamente 20 nanosegundos (ns) para un inversor TTL estandar. En el punto b de la figura 11-2, la entrada va de ALTO a BAJO. Despues de un tiempo corto, la salida va de BAJO a ALTO. El retraso de propagacion (t,,,) se muestra como de 15 ns para este inversor TTL estflndar. Nbtese que el retraso de propagacibn puede ser diferente para la transicibn B a A que para la transici6n A a B. Algunas familias de CI tienen retrasos de propagaci6n mfls bajos, lo cual 10s hace mfls adecuados para la operaci6n a

U S 0 DE CIRCUITOS INTEGRADOS DIGITALES

tiempo (ns) ---r

I
Salida

I I
~

0
I

+-I
PEA

I I

: 20 ns Fig. 11-2 Diagrama de onda que muestran la propagacibn de 10s retardos para un inversor TTL estandar

altas velocidades. Los retrasos de propagacibn van desde un promedio de 3 ns para la familia TTL "Schottky", a valores de aproximadamente 125 ns para la familia de CI HTL. Es comun tener en circuitos Iogicos una compuerta que maneja a algunas otras. La limitaci6n de qrre lanras cornpuertas pueden ser rnanejadas por una ~ o l salida a se llama divergencicc de sulida de u n uircuito 16gico. El valor rnhs comun para 10s circuitos 16gicos TTL es 10. Esto significa que una sola salida de un circuit0 TTL puede manejar hasta 10 entradas TTL. La farnilia 16gica CMOS tiene una divergencia de salida de 50. Una de las muchas ventajas de 10s circuitos integrados sobre otros circuitos es su baja disipacibn de potencia. Algunas familias de CI, sin embargo, tienen una disipaci6n de potencia mucho mas baja que otras. El consumo de potencia puede tener valores promedio de aproximadamente 10 miliwatts (mW) por compuerta en la familia TTL estkndar, mientras puede llegar a ser tan bajo como 1 mW por compuerta en la familia TTL de baja potencia. La familia CMOS se conoce por su extremadamente bajo consumo de potencia y se usa ampliamente en productos portatiles de baterias.
PROBLEMAS RESUELTOS

11.1

VCase la figura 11-1. Una entrada de 2.2 V a1 inversor 'lTL es una entrada Ibgica (0, I).
Solution:

Una entrada de 2.2 V a un inversor Ibgico TTL es un 1 Ibgico ya que esta en el rango ALTO.
11.2

Vkase la figura 11-1. Una salida de 2.2 V del inversor TTL es una salida Iogica
Solucihn:

Una salidade 2.2 V de un inversor TTL se define como prohibida causada por un CI defectuoso o una carga muy pesada a la salida.
11.3

iCutiles son normalmente 10s voltajes BAJO y ALTO para la familia TTL?
Solucihn:

Un voltaje de salida de un CI TTL normal BAJO es 0.1V. El voltaje de salida ALTO normal es como 3.SV pero varla ampliamente dependiendo de la carga.
11.4

Una entrada a un dispositivo TTL de 0.7 V se consideraria JO).

Solucibn:

(prohibida, ALTO, BA-

Vease la figura 11-1. Un voltaje de 0.7 V a un CI TTL se consideraria BAJO.

11.5

El tiempo que toma a la salida de una compuerta 16gica para cambiar su estado despuks que la entrada cambi6 se llama

U S 0 DE ClRCUlTOS INTEGRADOS DIGITALES

Solucion: Retraso de propagacibn es el tiempo que tarda la salida para cambiar despubs que la entrada cambib estados Ibgicos. VCase la figura 11-2.
11.6

Los retrasos de propagacihn se miden en modernos. Solucion:

(mili, micro, nano) segundos en 10s C I digitales

Los retrasos de propagacibn se miden en nanosegundos para 10s Ci digitales modernos. Un nanosegundo es segundos.
11.7

El nhmero de cargas en paralelo que pueden ser manejadas por una sola salida digital de C1 se l l a m a .
Se conoce como divergencia de salida el nfimero de cargas en paralelo que pueden ser manejadas por una sola salida digital de CI.

11.8

La familia digital

(CMOS, TTL) es conocida por su bajo consumo de potencia.

Soluci6n: La familia digital CMOS de CI es conocida por su bajo consumo de potencia.

ICK

IPR

IJ

VL,c 2Ch' 2PR

CLX

CLR

a) Digrama dc clavijas (Corlcsla de Texas Instrumcnrs, Inc.)

blodo de operacibn Disposicibn asincrona Borrar asincrono Prohibido Entradas Salidas

PK
0

CLR
1
0 0

CK'

Q
0 1

1
0

x
.0

x
X

x x
X

x x
X
0 1

1 1

1
1 0
estado opucsto

Establc Rcposicibn I)iapo~icii>n Volquete

1
1 I
-17-=

1 1

sin cambio

1
1

n 1

0
1

0 1

X = irrclevante

pulso dc reloj posilivo

b) tabla de verdad para seleccionar modo.

Fig. 11-3

El CI del basculador 7476 JK.

CAP. 111

11-3 U S 0 DE LOS CI BASCULADORES

La serie 7400 de CI TTL la producen muchos fabricantes. Existen cientos de CI diferentes que son compatibles en la familia de 10s CI. Algunas compuertas 7400 de la serie TTL se usaron en 10s capitulos 3 y 4. En esta secci6n se usarl un CI basculador SSI 7476. El fabricante del CI 7476 lo describe como un basculador JK dual. En la figura 11-3a. se muestra un diagrama de clavijas para el C1 7476. Note que el CI contiene basculadores separados. Cada basculador contiene las entradas de preset (PR) y limpiar (CLR). Se muestran las entradas sincronas como 3, K y C K(reloj), las acostumbradas salidas (Q) normal y (Q) complementaria se encuentran disponibles. Las clavijas 5 y 13 son las conexiones de + 5V (Vcc) y GND de la fuente de poder en este C1. En la figura 1 I-3b se muestra una tabla de verdad selectora d t mod0 para el basculador JK 7476. En las Ires lineas superiores se detalla la operacibn de las entradas asincronas set (preset, PR) y limpiar (CLR). La linea 3 de la tabla muestra el estado prohibido de las entradas asincronas. En las lineas 4 a la 7 se detallan las condiciones de las entradas asincronas para 10s modos estable, reposicibn, disposicibn, volquete del basculador JK. El basculador 7476 JK es del tip0 maestro-esclavo que usa disparo por pulso positivo. Los datos en la salida cambian en la transicibn A a B del puslo de reloj como se muestra por el pequeRo circulo en la entrada CK. En la figura 11-4 se muestra un diagrama de simbolos 16gicos para un contador descendente de 4 bit deparado automd.fico. Suponga que se fija la cuenta descendente en 1111 usando las entradas de predispodcibn que se muestran en la parte superior izquierda. El contador procederl en forma descendente (1 11 1, 1110, 1101, 1100, etc.) hasta llegar a 0000. La compuerta OR de cuatro entradas (C1 7432) generarl un BAJO cuando se aplique 0000 en sus entradas. Esto deshabilita el FFl (FFl pasa a modo estab!e), parando asi la cuenta en 0000. El contador debe predisponerse nuevamente a cualquier numero entre 0001 y 1111 antes de empezar una nueva cuenta.

A
Entradas

RCl0)

Linca de seilal de alto

Reloj

Flg. 11-4

Un contador descendente de 4 bit de parado automatico usando basculador 7476 JK

PROBLEMAS RESUELTOS

11.9

Liste las entradas asincronas a1 basculador JK 7476 Soluci6n: Las entradas asincronas al basculador J K 7476 son predisposici6n (PR) y borrar (CLR).

US0 DE CIRCUITOS INTEGRADOS DIGITALES

11.10

Las entradas asincronas al basculador JK 7476 tienen entradas activas BAJO).

Solucibn:

-(ALTO,

Las entradas asincronas al basculador JK 7476 tiene entradas activas BAJO.

11.11 Las dos entradas asincronas a1 CI 7476 deben ser (ALTO, BAJO), las entradas J, K (ALTO, BAJO) y debe haber un pulso de reloj para activar el basculador a1 estado de
volquete.

Para el CI 7476 ambas entradas asincronas deben ser ALTO, las entradas J, K deben ser ALTO y debe haber un pulso de reloj para activar el basculador a1 estado de volquete. 11.12 El contador descendente de la figura 11-4 puede ser construido usando CI(s) 7476 y (numero) 7432 CI(s). (nbmero) de

El contador descendente de la figura 11-4 puede ser construido con dos CI 7476 y un CI 7432 11.13 Liste la cuenta binaria que aparecerh en el indicador d e salida de la figura 11-5 despub de cada pulso de reloj.
lndicadores

0 0 0 0

1
I

Prcdirposicibn

binarios dc salida

I
1

Solucibn:

descendente dc 4 bit dc
I autom&tlco

Flg. 11-5 Problema del tren de pulsos del contador

Consulte la tabla de verdad del basculador JK de la figura 11-3 y el diagrama Ibgico del contador descendente en la figura 11-4. La cuenta binaria despues de cada pulso de reloj es como sigue: despuks de! pulso a: 11 11 (todos 10s FF se colocan en 1) despues del pulso b: 1 110 (cuenta descendente) despues del pulso c: 1101 (cuenta descendente) desp,ues del pulso d: 1100 (cuenta descendente) despues del pulso e: 101 1 (cuenta descendente) despuks del pulsof: 1010 (cuenta descendente) despuks del pulso g: 1001 (cuenta descenilente) despues del pulso h: 1000 (cuenta descendente) despuks del pulso i: 01 11 (cuenta descendente) despues del pulso j: 01 10 (cuenta descendente) despues del pulso k: 0101 (cuenta descendente) despuks del pulso 1: 0100 (cuenta descendente) 11.14 despues del pulso m: 001 l(cuenta descendente) despues del pulso n : 0010 (cuenta descendente) despuks del pulso o: 0001 (cuenta descendente) despuks del pulso p: 0000 (cuenta descendente) despuks del pulso q: 0000 (FFlen mod0 estable debido a 10s 0 en las entradas J y K; esto detiene la cuenta en 0000) despuks del pulso r: 11 11 (todos 10s FF se colocan en 1 cuando el pulso r es ALTO; FFI no cambia a 0 en la transicibn de reloj A a B ya que predisposicibn [PR] se encuentraabn activado. (estable, volquete) a

Consulte la figura 11-4. El modo de operacibn d e FF1 cambia de (estable, volquete) cuando la cuenta va d e 0001 a 0000.

US0 DE ClRCUlTOS INTEGRADOS DIGITALES

El modo de operacibn del FFl en la figura 11-4 cambia de volquete estable cuando la cuenta va de 0001 a 0000. Esto se debe a que la compuerta OR de cuatro entradas alirnenta un ALTO a las entradas J y K del FFl cada vez que alguna de las entradas es ALTO. Una entrada de ALTO en J y Kdel FFI lo colocaran en modo volquete. Cuando todas las entradas de la cornpuerta OR Sean BAJO (OOOO), la salida sera BAJO, lo cual dejard a1 FFI en rnodo estable.

11-4

EL U S 0 DE LOS C1 SELECTORES

Un selecror de dafos es la versibn electr6nica de un conmutador rotatorio de un sentido. A la izquierda de la figura 11-6 se muestra un conmutador rotatorio de ocho posiciones y un polo tinico. Las ocho entradas (0-7) se muestran a la izquierda, mientras que la unica salida (Y) se etiqueta a la derecha. A la derecha se muestra un selector de datos. El dato en la entrada 2 (un 1 16gico) esta siendo transferido a travCs de 10s contactos del conmutador rotatorio. Similarmente, el dato en la entrada 2 (un 1 16gico) estii sendo transferido a travks de 10s circuitos del selector de datos a la derecha. La posicion de 10s datos se selecciona girando meciinicamente el rotor del interruptor giratorio. La posici6n de 10s datos se selecciona en el selector de datos colocando 10s numeros binarios adecuados en las entradas selectoras de datos (C, B, A). El selector de datos permite pasar a 10s datos bnicamente de entrada a salida, mientras que el interruptor rotatorio permite que 10s datos fluyan en ambas direcciones. Un selector de datos puede considerarse similar a un conmutador rotatorio de un sentido.

Entrsdaa

Enlradas

Selector mecAnico de datoa

4
P

l1
Salida

0 o+=l-f I
" Selector l electrbnico de datos

Fig. 11-6 Comparacibn de un conmutador rotatorio con un selector de datos

, -

En la figura 11-7a se muestra un selector de datos comercial en forma de diagrama de bloques. Este CI TTL se identifica como un selector de daros/multiplexor 74150 de 16 entradas por 10s fabricantes. Note las 16 entradas en la parte superior izquierda. El 74150 tiene una sola salida invertida identificada como W. En la parte superior izquierda de la figura 11-70, se identifican 4 entradas de seleccibn de datos (D, C, B, A). Un BAJO en la entrada del estroboscopio habilitara a1 selector de datos y puede considerarse como un apagador principal. Considere la tabla de verdad para el selector de datos 74150 de la figura 11-7b. La linea 1 muestra la entrada del estroboscopio (habilitar) en ALTO, lo cual desactiva a la unidad. La linea 2 nos muestra todas las entradas de selecci6n de datos como BAJO, a1 igual que la ,entrada del estroboscopio. Esto permite que la informaci6n en la entrada de datos 0 sea transmitida a la salida W. La salida W se presentarii en su forma invertida, como se simboliza con el EO en la columna de la salida en la tabla de verdad. A1 crecer la cuenta binaria (0001,0010,001 1, etc.) hacia abajo en la tabla de verdad, cada entrada de datos se conecta consecutivamente a la salida W del selector de datos.

U S 0 DE ClRCUlTOS INTEGRADOS DIGITALES

Selector

de datos

/aE
I' (74150) Estroboscopio

Salida

i
Enlradas

Salida

E~lrobos~oplo

habilitar Enrrada

X B B B B B B B B A A A A A A A A

X B B B B A A A A B B B B A A A A

X B B A A B B A A B B A A B B A A

X B A B A B A B A B A B A B A B A

a) Simbolo Ibgico de bloque

bl Tabla de-verdad (Cortesia de Texas Instruments, Inc.)

Fig. 11-7 El Ct TTL 74150 selector de datos/rnultiplexor

Enrradas dc datcs

Se;eccMn de datos

Entradas de datos

OEstroboscopioll L? GND Salida Seleccibn de dator

Fig. 11-8 Diagrama de clavijas para el C L 74150 selector de datos/multiplexor

(Cortesia de Texas Instruments Inc.)

El 74150 se presenta en un paquete de 24 clavijas. El diagrama de clavijas para este CI se muestra en la figura 11-8. Ademfls de las 21 entradas y una salida que se muestran en el diagrama de bloque, el diagrama de clavijas tambikn muestra la conexion a la fuente de poder (V,, y GND). Siendo un Ct TTL, el 74150 requiere una fuente de poder de 5V. Note el uso del termino selector de datos rnul~tplexorpara identificar el CI 74150. Un multiplexor en serie. Esto se realiza codigital 74150 puede ser usado para transmitir una palabra paralela de 16 b i ~ nectando un contador a la entrada de selection de datos y contando de 0000 a 1 1 1 1 . La palabra paralela de 16 bit en la entrada de datos (0-15) se transfiere a la salida en serie (una a la vez).

--

CAP. I I]

U S 0 DE CIRCUITOS INTEGRADOS DIGITALES

'
Llncu

i,
0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

tn~rildar

Salidd

Y D C B . 4
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 1 2

Entradas de dams
1-0

3
4 5 6 7
8

9
10 11 12 13 14 15 16

0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

1 0 0 1 0 0 1 0 0 1 1

001 0 06 1 1

- 3 dc dalos - de 16 entradas
J

Selector

00-

a
IU
I?

Salida

I - v I0-11
1

----

0
1 0 0 1 0

001-15
J

13
1.1

(74150)
Estroboscopio

Habilitar

D
Entradas dc selccci6n de datos

Fig. 11-9 Uso del selector de datos 74150 para resolver un problema de lbgica combinacional

Tambien se puede usar, ek selector de datos/multiplexor para resolver problemas dificiles de I6gica combinacional. Considere la tabla de verdad a la izquierda de la figura 11-9. La expresi6n Booleana simplificada para esta tabla de verdad es + ABCD + ABCD + ABCD + ABCD + ABCD + ABCD = Y. Se necesitarian muchos circuitos integrados para implementar esta complicada expresi6n si se usaran 10s circuitos convencionales AND-OR o NAND. El selector de datos es un metodo fhcil de resolver, kste, de otra forma, dificil problema. En la figura 11-9 se presenta un problema de 16gica combinacional. Para resolver el problema se usa un selector de datos de 16 entradas. Las 16 entradas de datos (0-15) en el CI 74150 tienen niveles logicos aplicados correspondientes a la columna de salida de la tabla de verdad. La linea 1 de la tabla de verdad tiene una entrada binaria de 8000 (0 decimal) con una salida de I . Se aplica entonces el I a la entrada 0 del selector de datos. La linea 2 en la tabla de verdad tiene una entrada binaria de 0001 (1 decimal) con una salida de 0. Se aplica entonces el 0 a la entrada 1 del selector de datos. Los niveles logicos de entrada (D, C,B, A) de la tabla de verdad se aplican a las entradas de seleccibn del selector de datos 74150. La entrada habilitar del C1 74150 se coloca en 0, y la unidad resuelve el problema I6gico de la tabla de verdad. Notese en la figura 11-9 que debido a la salida inversa del selector de datos 74150 se aiiade un inversor a la derecha. La solucion del selector de datos a este problema de Ibgica combinacional fue una solucion facil y rhpida en un solo paquete.
PROBLEMAS RESUELTOS

11.15

A un selector de datos se le llama tambien un

Sulucihn:

A un selector de datos se le llama tambien un multiplexor.

11.16

Un selector de datos es comparable a un conmutador mechnico

Entradas binarias

Amplificador sumador

1
RI
I

20 ki2

I I I

I
I I I

Salida
Red de resistores

I
I I

- 12 v

= GND

Fig. 12-9 Diagrama esquemdtico para un circuit0 convertidor D/A

Ahora considere activar solamente el interruptor de entrada A de la figura 12-9. Esto corresponde a la linea 2 de la tabla de verdad (Fig. 12-8). Primero calcule la ganancia del amp op como sigue, notando que el valor de la resistencia de retroalimentaci6n (R$ es 20KR, mientras que el valor de la resistencia de entrada (R,) es 15OKQ.

La ganancia de voltaje (A") del amp op es por lo ranto 0.133 cuando se activa el interruptor A. Ahora se calcula el voltaje de salida (V,).

El voltaje ( V,) calculado para la salida del amp op en el convertidor D/A de la figura 12-9, cuando solo se activa el interruptor A, es 0.4 V. Esto satisface 10s requerimientos de la tabla de verdad de la figura 12-8 (linea 2). Ahora considere que s6lo el interruptor B de la figura 12-9 estii activado (entrada de 0010 binario). Esto corresponde a la linea 3 de la tabla de verdad (Fig. 12-8). Primero debe calcularse la ganancia de voltaje (A,) del amp op de la siguiente manera

La ganancia del amp op es 0.266, con una resistencia de entrada (Re)de 75 KR y R, el voltaje de salida (V,) del D/A se calcula como:

20 KR. Enseguida

Se calcula un voltaje de salida (V,) de 0.8 V cuando s61o se activa el interruptor B. Esto corresponde exactamente a las especificaciones dadas en la linea 3 de la tabla de verdad (Fig. 12-8). Suponga que s6lo se activa el interruptor C (una entrada binaria de 0100) en la figura 12-9. La ganancia de voltaje (A") del amp op se calcula como:

CAP. 121

CONVERS16N D/A y A/D

221

La ganancia del amp op es 0.533 cuando R, = 20KO y R, = 37.5 Kn.A continuacibn se calcula el voltaje de salida (VJ, se calcula corno:

El voltaje analbgico de salida (VJ del converidor D/A con una entrada binaria de 0100 es 1.6 V. Esto satisface la especificacibn de la linea 5 en la tabla de verdad (Fig. 12-8). Mire la linea 7 en la tabla de verdad para el convertidor D/A (Fig. 12-8). La entrada binaria es 01 10. Deben activarse dos interruptores de entrada (C y B), colocando a R, y R, en el circuito corno el resistor de entrada (R,). Prirnero deben calcularse la resistencia en paralelo de R, y R2por rnedio de la f6rrnula para dos resistores en paralelo corno sigue:

La resistencia cornbinada R, (Ilarnada Re) del R, y R2es, entonces, 25 kO. La ganancia de voltaje (A,) del amp op ahora puede calcularse corno

El voltaje analbgico de salida (V,) del convertidor D/A se calcula corno

El voltaje de salida (V,) del convertidor D/A con una entrada binaria 01 10 es 2.4 V esto satisface 10s requerirnientos de la linea 7 de la tabla de verdad (Fig. 12-8). Considere la linea 16 en la tabla de verdad (Fig. 12-8), para el convertidor D/A la entrada es 1111 binario. Todos 10s apagadores de entrada (D, C, B, A) se activan colocando 10s resistores R,, R,, R, y R, todos en paralelo. Usando la f6rrnula para resistores en paralelo, el valor de Re se calcula corno

El valor de R, es, entonces, lOKO la ganancia de voltaje (A,) del amp op puede calcularse entonces corno R 20000 A = -r. ==2 ' R, 10000

Ahora el voltaje de salida del amp op puede calcularse corno:

El voltaje de salida (VJ del convertidor D/A cuando todos 10s apagadores de entrada eskn activados se calcula corno 6 V. Esto satisface 10s requerirnientos de la linea 16 de la tabla de verdad (Fig. 12-8). La red de resistores estB carnbiando el valor de la resistencia de entrada (RJ para producir la amplificacibn adecuada del amp op. Un carnbio en el valor de la resistencia de retroalimentaci6n carnbiaria el escalamiento de 10s voltajes de salida. Se da un ejernplo en la figura 12-10. Esta tabla de verdad rnuestra 10s voltajes analbgicos de salida variando en pequehos pasos de 0 a 3 V. Este carnbio de escala se hacc carnbiando el valor de la resistencia de retroalirnentaci6n de 20KO a 10KO. El circuito convertidor D/A

Entrada binaria Rcnglbn

Salida analbgica Rcnglbn

Entrada binaria

Salida analbgica

D C B . 4

v,
0 0.2 0.4 0.6 0.8 1 .O 1.2 1.4

R C B A

K
1.6
1 .L(

I 2 3 4 5 6 7
8

0 0 0 0 0 0 0 0

0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1

9 10 11 12 13 14 15 16

1 1 1 1 1 1 1 1

0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1

2. O 2.2 2.4 2.6 2.8 3.0

Fig. 12-10 Tabla de verdad para un convertidor D/A. con graduaci6n en 10s voltajes de salida

que funciona como se especifica en la tabla de la figura 12-10 es el circuit0 exacto mostrado en la figura 12-9, except0 que R, = 10 Kn. Un convertidor D/A consiste en un amplificador totalizador (algunas veces llamado un "amplificador escalador") y una red de resistores. La red de resistores mostrada es s61o una de varias que producirian el adecuado pesado de las entradas a1 amp op.
PROBLEMAS RESUELTOS
-

12.11

El amplificador sumador es llamado tambikn, a veces, el amplificador mador) en un convertidor D/A.

Soluci6n:
A1 amplificador sumador tambitn se le llama, a veces, el amplificador graduador.

(escalador, su-

12.12

Vkase la figura 12-9. Si s61o fuera activado el interruptor D (la entrada es 1000). la ganancia y el voltaje de salida (V,) seria (A,) del amp op serla
Solucibn:

12.13

Vkase la figura 12-9. Con una entrada binaria de 0101, R, = A, = en la tabla de verdad (Fig. 12-8). . Esto es igual a la Iinea
Solucibn:

vs =

Esto es igual a la linea 6 en la tabla de verdad (Fig. 12-8).

12.14

Vkase la figura 12-9. Con una enrrada binaria de 01 11 R, = , A" = Y en la tabla de verdad (Fig. 12-8). . Esto es igual a la linea
Solucibn:
1 Re =l/RJ + 1/R,

Ifs=

+ I/R,

1 1!37.5 kt2 + 1/75 kt2 t Ill50 kQ

Esto es igual a la linea 8 de la tabla de verdad (Fig. 12-8)

12.15

Consulte la figura 12-9. Con una entrada binaria de 1101, Re = ,Av= de la tabla de verdad (Fig. 12-8). . Esto es igual a la linea
Solucibn:

v,

Esto es igual a la linea 14 de la tabla de verdad (Fig. 12-8).

12.16

Dibuje un diagrama esquemhtico de un circuit0 convertidor D/A similar al de la figura 12-9 que funcione de acuerdo a la tabla de verdad de la figura 12-10. Cambie el valor del resistor R..

VCase la figura 12-11. Note que esta figura es idtntica a la figura 12-9 con excepcibn de R, = loKO. Compare 10s valores de V, en la figura 12-10 con 10s de la figura 12-8.

= GND

Fig. 12-1 1 Circuito convertidor D/A.

12.17

Vkase la figura 12-11. Con una entrada binaria de 1100, R, = A , = de la tabla de verdad (Fig. 12-10). . Esto es igual a1 renglbn

v, =

Esto es igual a1 rengl6n 13 de la tabla de verdad (Fig. 12-10). 12.18 Las diferencias en las salidas de 10s convertidores D/A descritos por las tablas de verdad en las figuras 12-8 y 12-10 se conocen como (linealizaci6n, graduacibn) de la salida.

Las diferencias en las salidas de 10sconvertidores D/A descritos por las tablas de verdad en las figuras
12-8 y 12-10 se conocen como graduaci6n de la salida.

12.19

Sucede que (disminuyendo, aumentando) el valor de la resistencia de retroalimentacibn (R,) disminuye proporcionalmente el voltaje anal6gico de salida del convertidor D/A.

A1 disminuir el valor de la resistencia de retroalimentaci6n (R,) disminuye proporcionalmente el voltaje analbgico de salida del convertidor D/A.

12-5 CONVERTIDOR D/A TIP0 ESCALERA Un convertidor D/A consiste de un amplificador sumador y una red de resistores. La figura 12-12 es un diagrama de un convertidor D/A de 5 bit que usa una red de resistores tipo escalera R-2R. La funci6n de la red de resistores en escalera R-2R, es la misma de la red de resistores usada anteriormente. El voltaje de salida (V,) debe aumentar a1 doble cuando se activa la entrada B que cuando se activa la entrada A. La entrada C deberk producir un voltaje cuatro veces mayor que la entrada A y asl sucesivamente. La red de resistores pesa las entradas adecuadamente. La ventaja de la red tipo escalera es que sblo se necesitan dos valores de resistencias, uno dos veces (2R) el valor de la otra resistencia. De ahi el nombre R-2R para la red de resistores. El voltaje de entrada a este convertidor D/A de 5 bit, es 3.7 V. A fin de cuentas, la precisi6n del convertidor depende en gran medida de la precisibn de esta fuente de poder. Los fabricantes tienen disponibles referencias especiales sobre la precisibn del voltaje para estos prop6sitos. El resistor (Rll) de realimentaci6n del amplificador sumador en la figura 12-12, se muestra como de 9Kn. Se seleccionb este valor para proporcionar un voltaje de salida de 3.1 V a escala completa (todos 10s apagadores cerrados a + 3.7 V). En la figura 12-13 se da una tabla de verdad para este circuito. Note que cada incremento en el contador binario aumentarh el voltaje de salida en 0.1 V. Note que la salida tiene 32 diferentes'voltajes con 10s cinco interruptores de entrada. El convertidor D/A de la figura 12-12 se dice que tiene una resolucibn de 5 bit. Esto significa que tiene 32 voltajes de salida posibles (2' = 32). Revise la tabla de verdad de la figura 12-10. Esta tabla es para un convertidor D/A de 4 bit (resoluci6n de 4 bit). Note que cada incremento en el contador binario hace que el voltaje de salida (V,) aumenteen 0.2 V. En la figura 12-13 se muestra que el convertidor D/A de 5 bit tiene incrementos mks finos en el voltaje de salida. Para cada incremento en el contador binario en el convertidor D/A de 5 bit, el voltaje de salida (<) aumenta en 0.1 V. En la mayoria de 10s casos se preferirk el convertidor D/A con 10s incrementos de voltaje de salida mks finos. En este caso el convertidor preferido sera la unidad de 5 bit.

CAP.121

3.7 V E

(16) 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

.
+

CONVERSIdN D/A y A/D

16

Entradna binarias 4 2

++

v.

= GND

Fig. 12-12 Convertidor D/A de 5 bit con red de resistores R-2R

Salida Entrada binaria

analbgiea
A (1)

Entrada binaria
E
(16) 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

Salida analbgica

(0)

C (4)
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

B
(2) 0 0 1 1 0 0 1 1 0

v.
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.O 1.1 1.2 1.3 1.4 1.5

D (8)
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

C (4)
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

B A ( 2 ) ' (1)
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

v.
1.6 1.7 1.8 1.9 2.0 2.1 2.2 2.3 2.4 2.5 2.6

0 0 0 0 0

0 0 1 1 1 1 1 1 1 1

0
1 1 0 0 1 1

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

2.7
2.8 3.9 3.0 3.1

Fig. 12-13 Tabla de verdad para un convertidor D/A de 5 bit La resolucibn del convertidor D/A es una caracteristica importante. La resolucibn estii dada, ya sea por el nlimero de entradas o por el porcentaje de la escala completa. Por ejemplo, el convertidor D/A de 4 bit tendria como su menor increment0 de salida una parte en 16. Usando la formula el porcentaje de resolucibn puede calcularse como:

[CAP. 11

Porcentaje de resoluci6n

----

2" - 1

x 100 = -

1
-

16- 1

x 100 =

1 x 1 W = 6 7" ,, 15

2' es 24, 6 16, en este caso, donde n es el ndmero de bit de entrada. El resultado significa que para cada cuenta binaria, el voltaje de salida (VS) del convertidor D/A cambia 6.7% del voltaje mhximo de salida. La resoluci6n del convertidor D/A de 5 bit se calcula entonces como

Porcentaje de resoluci6n =

7"

1 - 1 x

loo=

1 1 I x 100 = x 100 = 25 - 1 32 - 1 31
-

x 100 =

3 2",,
-

El convertidor D/A de 5 bit tiene un porcentaje de resolution de 3.2%. Este porcentaje menor hace que el convertidor de 5 bit sea mejor para la mayoria de 10s trabajos que el convertidor D/A de 4 bit. La resoluci6n de un convertidor D/A se puede dar, ya sea como el porcentaje de la escala completa o como el n6mero de bit de entrada. El convertidor D/A de la figura 12-12 puede cambiarse para que tenga una mejor resoluci6n afladiendo otro apagador de entrada(F), una resistencia vertical de lOKn y una resistencia horizontal 20 Kfl bajo R,. La conexi6n al amp o p vendria entonces del extremo derecho de la resistencia de 20Kn mas inferior en la escalera R-2R. Otros factores que deben considerarse a1 comprar convertidores D/A son la exactitud y la velocidad de operaci6n o tiempo de respuesta.

PROBLEMAS RESUELTOS

12.20

El voltaje de salida de un convertidor D/A de 5 bit aumentarh voltaje de salida con un solo increment0 en la cuenta binaria.

(fraccibn) del mtiximo

El V,de un convertidor D/A de 5 bit aumentara 1/31 del voltaje mbimo de salida con un solo incremenro en la cuenta binaria.
12.21

Un convertidor D/A con un porcentaje de resoluci6n de 1.58, se considera nos) deseable que una unidad con un porcentaje de resolucibn de 6.67.

(mas, me-

Un convertidor D/A con una resoluci6n de 1.58 se considera mlis deseable que una unidad con resoluci6n de 6.67. El menor porcentaje de resoluci6n hace que el convertidor sea mejor para la mayoria de 10s trabajos.
12.22

Calcule el porcentaje de resoluci6n para un convertidor D/A de 6 bit.

12.23

Dibuje una red de resistores tipo escalera R-2R que pudiera usarse en un convertidor D/A de 6 bit. Identifique las entradas (F = BMS, A = bms), ldentifique las salidas del amp op con una X. Identifique las resistencias de menor valor con (R) y las de valor doble con (2R).
Solucl6n:

VCase la figura 12-14.

Entradas

Salida

(BMS) F

Fig. 12-14 Diagrama esquemhtico de una red de resistores de 6 bit R-2R

12-6 CONVERTIDORES A N A L ~ G I C O A DIGITAL

El convertidor anal6gico a digital (A/D) hace el proceso inverso del convertidor D/A. Un voltaje anal6gico desconocido alimenta a un convertidor A/D y hay una correspondiente salida binaria. La salida binaria serl proportional a la entrada anal6gica. En la figura 12-15 se muestra un diagrama de bloques para un convertidor A/D. Este convertidor tiene,un voltaje analbgico de entrada de 0 a 3 V. La salida binaria se leerl en forma binaria de 0000 a 1111. Advierta que el convertidor A/D tambitn tiene una entrada de reloj .
Salida binaria..

Convertidor

de entrada analbpica

0-3 V

Fig. 12-15 Diagrama de bloque de un convertidor A/D de 4 bit

En la tabla de verdad de la figura 12-16 se detalla la operaci6n del convertidor A/D. Note que el lad o de las entradas en la tabla muestra 10s voltajes anal6gicos de entrada, mientras que el lado de las salidas da las correspondientes lecturas binarias. Note que para cada cambio de 0.2 V en el voltaje de entrada, la cuanta de la salida binaria se incrementara en 1. Esta tabla de verdad del convertidor A/D (Fig. (12-16) es el opuesto de la tabla de verdad del convertidor D/A de la figura 12-10, En la figura 12-17 se muestra el diagrama de un tipo de convertidor A/D. A este tipo de unidad se llama convertidor A / D con contador en rampa. Note la complejidad del circuito. Contiene un convertidor D/A, un contador ascendente mod-16, una compuerta AND y un nuevo dispositivo llamado comparador. El comparador es un dispositivo que simplemente compara el voltaje de la entrada A con el voltaje de la entrada B. Si la entrada A es mayor, la salida del comparador es ALTO (A > B = l)..Si el voltaje en la entrada B es mayor que el de A , la salida sera BAJO ( B > A = 0).

Enlrada analbgica
Rcnglbn

Salida binaria 8 4 2 1 Renglbn'

V .

D C B . 4

r~
1.6
1 .R

Entrada analbgica

Salida

binaria

8 4 2 1
D C B . 4

2 3 4

5
6

0.2 04 06 0.8
1 .O I .2

7 8

1.4

0 0 0 0 0 0 0 0

0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1

0 1 0
1

10
11

12
13

2.0 2.2

0 1 0 1

14

2.4

2.6

t:

:::

1 1 1 1 1 1 1
1

0 0 0 0 1 1 1
1

0 0 1 1 0 0 1
1

0 1 0 1 0 1 0
1

Fig. 12-16 Tabla de verdad para un convertidor A/D de 4 bit

Salida
8 4

binaria
2 1

QQQQ
Reloj Entradas

- Comparador voltaye analbgico desconocido de 'Oltaje

A

B Convertidor
D/A

D
f

V,

Voltaje de rampa (realimentacibn)

Fig. 12-17 Diagrama lbgico de un convertidor A/D de 4 bit tipo rampa

Suponga que se aplica un voltaje de 0.75 V a una entrada de voltaje analogico desconocido del convertidor A/D en la figura 12-17. La tabla de verdad (Fig. 12-16) para la unidad sugiere que la salida binaria deberg ser 0100 (4 decimal) para este voltaje de entrada. Suponga que la salida binaria es 0000 (contador en blanco). Tarnbien suponga que el convertidor D/A se ajusta a la tabla de verdad de la figura 12-10. La secuencia de eventos dentro del convertidor A/D es algo cornplicada. Por claridad estos eventos se han escrito en forrna de tabla. La figura 12-18 rnuestra 10s 5 ciclos a travts de 10s cuales pasa el convertidor A/D (Fig. 12-17) para convertir el voltaje anal6gico de 0.75 V en una salida de 0100. Considere el rengl6n 1 en la figura 12-18. El cornparador cornpara las condiciones pre,entes de entrada, indicadas corno A = 0.75 V, con B = 0 V. El cornparador genera entonces una salida de ALTO. El renglon 2 rnuestra c6rno se activa la cornpuerta AND (por la unidad del cornparador). Esto permite que el pulso de reloj pase a travts de la cornpuerta AND hacia el contador. El rengl6n 3 muestra a1 contador yendo hasta 0001, esto se escribe en el renglbn 4. El convertidor D/A, mientras tanto (rengl6n 5), tiene una entrada de 0001, lo que genera un voltaje de salida (Vs) de 0.2 V de acuerdo a su tabla de verdad (Fig. 12-10). La salida de 0.2 V del convertidor D/A se alirnenta de nuevo en la entrada B del corn-

CAP. 121

CONVERSI6N D/A y A / D Condiciones actuales de entrada Comparador (compara A con B) Resul~ados a la salida

229

1
l

J~orn~uer AND t a (activada)

II
I
A

.4 = 0.75 V B = 0 V A>B
A = pulso de reloj B = ALTO

I
I

ALTO

Un pulso llega al contador Cuenta hasta 0001

I
I
I

Un pulso de reloj
4 1

Pantalla Convertidor D/A Comparador

5
.-

i1
I I

-6 -- -. --!7

(NO1 0.75 V
B

v, = 0.2 v
X = ALTO
-

0.2 V

A >B

1 Compuerta AND activada I

Contador

A = Pulso de reloj B = ALTO

Un pulso de reloj
Se activa la salida Q, del

I
I

Un pulso llega al contador Cuenta hasta 13310

10

Convertidor D/A Comparador Compuerta AND (activada)

0010

I1
1.

A = 0.75 V

0.4 V

A >B

X = ALTO
Un pulso llega a1 contador Cuenta hasta 001 1

1
3

12

A = pulso de reloj B = ALTO

--

I3
...

Contador .. -. .. . Pantalla

h--1
I6

--

Un pulsv de reloj
-

A---A
@a00
V, = 0.6 \ . '

Convertidor DIA umparador

Se activan las salidas Q, y Q , del contador Cl(i I 1

A=0.71V

R=0.6V

A b B

X = ALTO

11

(Compuerta AND activada) Contador Pantalla c

4 = pulso de reloj B = HIGH

Un pulso de reloj a a saida Q

7 1
cuenta hasta OIOOI

Un pulso llega al contador

I
i

21

1 I

2:
3

iI
1
I

'

comparador Compuerta AND (deshabilitada) Contador Pantalla

I I
I

A = 0.7s

B = 0.8

<B

I
I

: -

BAJo

.4 = Pulso de reloj R = BAJO

No llega pulso de d o j a1 contador

25

,I

1 i~

No hay pulso de reloj Se activa la salida QC del contador

/ ~ cuenta a se detiene en 01001

Cor~vertidor D/A

0100

V, permanece 0.8 V

Fig. 12-18 Operacibn detallada d e un convertidor A/D tipa rarnpa con voltaje de salida d e 0.75 V.

parador por medio de la linea de retroalimentacibn de voltaje en rampa. El ciclo 2 (renglbn 6) en la tabla, se inicia inmediatamente. Lea 10s cinco ciclos (25 pasos) en la figura 12-18. Siga la secuencia de eventos en la figura 12-17. Note que en el renglbn 20 el voltaje de salida del convertidor D/A alcanza 10s 0.8 V. Este voltaje se alimenta como el voltaje de rampa de retroalimentacibn en la entrada B del comparador. El renglbn 21 muestra cbmo la salida del comparador cambia de ALTO a BAJO porque la entrada B es ahora mayor que A . Un BAJO en la salida del comparador deshabilita la compuerta AND, impidiendo que mfis pulsos de reloj lleguen al contador. El contador se ha detenido en 0100, como debe ser de acuerdo con la tabla de verdad (Fig. 12-16), cuando se aplica 0.75 V en la entrada. El convertidor A/D es un contador ascendente cuya secuencia es hacia arriba de acuerdo a la tabla de verdad (Fig. 12-16) hasta que se alcanza el voltaje correcto. Si el voltaje de entrada al convertidor A/D descrito en la tabla de verdad (Fig. 12-16) es 2.95 V, la unidad pasarfi por quince ciclos hasta que se alcance la cuenta binaria 11 11 se lea este nhmero. El andlisis de L a operacibn del convertidor A/D toma tiempo; sin embargo, el circuito opera muy rlpidamente debido a la frecuencia del reloj de entrada. La frecuencia de el reloj de un convertidor A/D puede ser de m l s de 1 MHz. El convertidor A/D que se ilustra es uno de varios de 10s tipos que se emplean. Como se mencionb anteriormente, a esta unidad se le llama convertidor A/D de contador tip0 rampa. El contador y el convertidor D/A forman un voltaje gradualmente creciente (en forma de rampa) que se realimenta por el circuito comparador. Otro tipo de unidad usa un generador de rampa especial que produce el voltaje gradualmente creciente que alimenta a1 comparador. A este tipo de unidad se le llama usualmente convertidor A/D tipo rampa. Una unidad de tip0 muy rlpido es el convertidor de aproximaciones sucesivas. ~ s t o son s bastante comunes, per0 son mls complicados que 10s convertidores tipo rampa. Observe que el convertidor A/D de las figuras 12-15, 12-16, y 12-17 es una unidad de 4 bit. Como con 10s convertidores D/A, se dice que estos convertidores A/D tienen una resolucidn de 4 bit. Son comunes 10s convertidores con resolucibn de 8 bit y 12 bit en forma de CI. Los convertidores A/D se emplean en cualquier lugar en el que un voltaje analbgico de entrada deba traducirse a forma binaria o digital. Muchos procesos industriales usan una interfase de este tipo. Un ejemplo comun del uso del convertidor A I D es el voltimetro digital. El convertidor cambia el voltaje analbgico de entrada a binario. El binario se decodifica, y se obtiene fdcilmente una lectura digital decimal.

PROBLEMAS RESUELTOS

12.24

El convertidor A/D traduce un voltaje Soluci6n:

a cbdigo

El convertidor A/D traduce un voltaje analbgico a c6digo binario.

12.25

El convertidor (A/D, D/A) Soluci6n:

es un dispositivo de interfase mhs complicado.

El convertidor A/D es un dispositivo de interfase mLs complicado.

12.26

El convertidor A/D de contador tipo rampa contiene cuatro secciones funcionales, las que incluyen un convertidor , un mod-16, una compuerta y un circuit0 de voltaje.

El convertidor A/D de contador tipo rampa contiene un convertidor D/A, un contador, una compuerta AND y un circuito comparador.

CAP. 121

12.27

Vkase la figura 12-16. Con una entrada analbgica de 0.75 V aplicada a1 convertidor A/D, la salida binaria se leeria como desputs de un minimo de pulsos de reloj.

Con una entrada de 0.75 V al convertidor A/D en la figura 12-16, la salida seria 0100 (vkase la Fig. 1216, renglbn 5) despuks de un minimo de 4 pulsos de reloj. 12.28 Vtase la figura 12-16. Con una entrada analbgica de 1.95 V, la salida binaria se leerla como , despuks de un minimo de pulsos de reloj.

Con una entrada de 1.95 V en la figura 12-16, la salida seria 1010 (vkase la figura 12-16, renglbn 11) despuks de un minimo de 10 pulsos de reloj. 12.29 Consulte la figura 12-17 i P o r qui. el contador se detiene en la salida binaria correcta (por ejemplo 0100, cuando se aplica 0.75V) en vez de seguir contando? Solucion: Cuando el voltaje de realimentacibn en B se vuelve mayor que el voltaje de entrada en A del comparador, la salida del comparador es BAJO, lo que "apaga" la compuerta AND. Con la compuerta AND deshabilitada, 10s pulsos de reloj ya no pueden llegar a1 contador. El contador se queda entonces en su cuenta mhs alta (por ejemplo 0100 con una entrada de 0.75 V ) . 12.30 para producir el voltaje de rampa. AlguConsulte la figura 12-17, Esta unidad usa el nos convertidores A/D usan un generador (cd, rampa) para producir este voltaje gra(tidualmente creciente. Estas ultimas unidades se conocen como convertidores A/D po rampa, de aproximaciones sucesivas). Solucion: La unidad de la figura 12-17 usa un convertidor D/A para producir el voltaje de rarnpa. Algunos convertidores A/D usan un generador en rampa para producir este voltaje gradualmente creciente. A estas unidades se les llama convertidores A/D tipo rampa. 12.31 Se dice que el convertidor A/D de la figura 12-17 tiene una resolucibn de

El convertidor A/D de la figura 12-17 tiene una resoluci6n de 4 bit. Al igual que en 10s convertidores D/A, tambien puede expresarse como porcentaje de resolucibn. En este caso, un convertidor A/D de 4bit tiene un porcentaje de resolucibn que se calcula como sigue: Porcentaje de resolucibn
12.32
=

1
2" - 1

100 =

z4-

1 100 = - x 100 = 0.0666 15

100 = 6.67"

La unidad que se describe en la figura 12-17 es llamada un convertidor A / D

La figura 12-17 describe un convertidor A/D de contador tipo rampa.

12.33

El instrumento de prueba que se conoce como A/D.

es una aplicacibn de un convertidor

Un voltimetro digital es una aplicacibn de un converridor A/D.

Vkase la figura 12-17. El comparador compara 10s voltajes de las entradas A y B; La salida es ALTO cuando la e n t r a d a ( A , B ) es el mayor, pero la salida es BAJO cuando la e n t r a d a ( A ,
B ) es mayor.

El comparador de la figura 12-17 tiene una salida ALTO cuando A es mayor pero tiene una salida BAJO cuando la entrada B es mayor.

Problemas suplementarios
12.35

Un decodificador especial que hace la interfase entre un sistema digital y una salida analbgica se le llama

Resp. convertidor D / A

12.36

Un decodificador especial que hace la interfase entre una entrada analbgica y un sistema digital se le llama

P .
Resp. convertidor A I D
12.37

Vkase la figura 12-2b Una salida de 6 V del convertidor D / A sblo podria ser generada por una entrada binaria de Resp. 0110 Enumere 10s voltajes de salida (V,) del convertidor D / A para cada combinaci6n de entradas en la figura 12-19. Utilice la tabla de verdad de la figura 12-8.

12.38

( 2 ) l O O l l

Convenidor

(811
i

Fig. 12-19 Problerna del tren de pulsos de un convertidor D / A

12.39

La abreviatura amp op significa Resp. amplificador operational La entrada Resp, inversora

12.46

(inversora, no inversora) del amp op es la que se estl empleando en la figura 12-20.

12.41

La parte superior del voltimetro de la figura 12-20 sera (positiva, negativa). ~ P o que? r Resp. Positiva, porque se estl usando la entrada inversora del amp op Vease la figura. 12-20 Si R, = 5KR y R, que A , = R , / R , . Resp. 0.5
=

12.42

10KQ, entonces la ganancia de voltaje s e r l . Recuerde

Fig. 12-20 Circuito amplificador amp op

12.43

Vkase la figura 12-20. Si R,

5Kn y Re = 2500 n , entonces la ganancia de voltaje (A,)

=Xy el voltaje

(b) de salida (V,) serP-(negative, positivo),(C)volts. Resp. a) 2 b) positivo c) 6

12.44 igual a 30Kn, entonces A, = ( a ) y "% Resp. a) 0.166 b) 0.5 c) positivos 12.45

Recuerde que V , = V , x A,.

Vkase la figura 12-20. Si la resistencia de retroalimentacibn es igual a 5Kn y la resistencia de entrada es

(4 = - (b) I, volt<-(negativos,

positivos).

VCase la figura 12-20: El amp o p en forma trinagular es un ejemplo de un c i r c u i t 0 (analbgico, digital). Resp, analbgico La amplificaci6n de un amp o p se fija fkilmente seleccionando 10s valores apropiados de je de la fuente de poder, resistencias). Resp. Resistencias VCase la figura 12-20. Si A, = 0.333 y R, = 3K51, entonces el valor de Re = R,/A,. Resp. 9Kn
, Recuerde

12.46

(volta-

12.47

que R, =

12.48

Vkase la figura 12-20. El ajuste del valor de la resistencia de retroalimentacibn hacia-arriba (incrementa, disminuye) la ganancia de voltaje (A,) del amp op. Resp, incrementa Un convertidor Resp. D/A

12.49

(D/A, A/D) consiste de una red de resistores y un amplificador sumador.

12.50

VCase la figura 12-11. Si s61o se activara el apanador A (la entrada binaria es m l ) , la ganancia (A,) de amp y el voltaje de salida (V,) ( b ) . op serla Resp. a) 0.066 b) 0.2 V

12.51

Vtase la figura 12-11 Con una entrada binaria de 0011, R, =- ( a ) , A , =- ( h ) y V, =- (') . ~ s t es o (4 en la tabla de verdad (Fig. 12-10). Recuerde que Re = (R, x Rl)/(R2 t RJ porque igual a1 renglbn en este caso hay dos resistencias involucradas. Resp. a) 50 mn b) 0.2 c) 0.6 d)4 Vkase la figura 12-11. Con una entrada binaria de 1011. R, = al renglbn (d) en la tabla de verdad. (Fig. 12-10). Recuerde que R, este caso hay tres resistores involucrados. Resp. a) 13 65051 b) 0.734 c) 2.2V d) 12

12.52

fiA, = (b).y V, (C).Esto es igual

=

1/(1/R,

+ l/R1 + l/Rl), porque en

VCase la figura 12-11. Los resistores de entrada (R1-RJ son para pesar las entradas del convertidor D/A. La entrada B estti pesada Resp. a) dos

0 veces mas que la entrada A , la entrada Cestti p e s a ( b d ) a veces la enlrada A, y la entrada D fiveces la entrada A
6) cuatro

c) ocho

VCase la figura 12-1I . Para triplicar la escala del voltaje de salida ( V , ) , el valor de R, se (disminuirh, incrementarl) por un factor de tres. Resp. incrernentara Vease la figura 12-12. El propbsito de la red de resistores en escalera R-2R es para narias. Resp. pesar las entradas bi-

VCase la figura 12-12. La exactitud del convertidor D/A depende de la precisibn de la fuente de poder de entrada de voltaje. Por esta razbn existen disponibles de 10s fabricantes para servir como fuentes de poder de entrada. Resp. referencias de voltaje (diodo zener) El voltaje de salida (V,)de un convertidor D/A de 7 bit aumentarti de entrada con un incremento en la cuenta binaria. Resp. 1/127

(fraccibn) del voltaje mtiximo

Calcule el porcentaje de resolucibn de un convertidor D/A de 7 bit. Recuerde que el porcentaje de resolucibn = [1/(2" - I)] x 100. Resp. 0.79 por ciento Si el m h i m o voltaje de salida de un convertidor D/A de 7 bit es 12.7 V entonces, iCuiil sera el menor cambio en el voltaje de salida cuando aumenta la cuenta binaria? Recuerde que el porcentaje de resolucibn x voltaje maxim0 = el mas pequeflo incremento de voltaje. Utilice 0.79 para el porcentaje de resolucibn, como se determinb en el problema anterior. Resp. 0.1 V Dibuje una red tipo escalera R-2R que pueda usarse en un convenidor D/A de 7 bit. Identifique las entradas (A = bms B, C, D, E, F, G = BMS). Identifique la salida del amp o p con una X. Identifique 10s resis-

(;#I amp op)

Fig. 12-21 Red de resistores R-2R

de 7 bit.

tores de valor mls pequefio con (R) y 10s resistores de valor doble con (2R). Resp. VCase la figura 12-21 Un voltimetro digital es una aplicacibn de un Resp. Convertidor A / D VCase la figura 12-17. Este es un circuito convertidor A/D de tipo Resp. Rampa

VCase la figura 12-16. Con una entrada analbgica de 2.55 V, la salida binaria seria minimo de ( h ) p u l s o s de reloj usando el circuiro de la figura 12-17. Resp. a) 1101 (vkase el renglbn 14) b) 13

>!.-

despuCs de un

La resolucibn de un convertidor A/D puede darse como n h e r o de (U) o como el porcentaje de -.( h ) Resp, a) bit b) resolucibn VCase la figura 12-17 el comparador genera un ALTO cuando la entrada A es(")mayor, menor) que

b )(habilitari, deshabilitarl) la compuerta AND, lo que (C)(habilitari, la entrada B. Este ALTO ( deshabilitari) el contador ascendente. Resp. a) mayor b) habilitari c) habilitari

Acarreo de salida, 157 Adicibn binaria, 157-161, 166-168, 186-187 Algebra booleana (vease Expresion booleana) Alto Ibgico, 194-195, 210 Amplificador: operacional. 215-224, 232-233 sumador, 214-215, 219-224, 233-235 Amp op (veose Amplificador operacional) no do, 103 ASCII (vease Cbdigos alfanumericos) Bajo Ibgico, 194-195, 210 Basculador: D, 117-121, 127, 142-145, 153, 171, 189 de datos (vdase Basculador, D) JK, 119, 125, 127, 141, 145-149, 196, 198 JK maestro-esclavo, 122-123 de retardo (v4are Basculador, D) RS, 112-1 14, 125 RS sincrono, 114-117, 125-126 volquete, 120 BCD (vease Cbdigos de decimal codificado en binano) Binarios, 112 Bit, 1 de paridad. 24-30, 33-34 BMS (bit mas significativo), 2 bms (bit menos significativo), I Calculadora, 96, 157, 174 CBtodo, 103 C1 ( v h e Circuitos integrados) hexainversor. 46 Circuito: de deteccibn de error. 24-30, 33 intenrado. 44-46. 193-213 CI basculador JK 7476, 197-199 107-108
.
+

, CI codificador 74147, %-99

Qcgd~ficador74148,

I
,

'.

CI compuerta AND 7408.44-45 CI combuerta NAND 7410, 61-62 CI compuerta OR 7432, 45 CI contador ascendente/descendente 74192, 203U)6

CI decodificador 7442, 1W102 CI decodificador 7443, 108-109 CI decodificador/controlador74247, 109-111 CI decodificador/excitador 7447, 1 W107 CI inversor 7404, 45, 46 CI memoria de lectura/escritura 7489, 207-209

CI selector de datos/multiplex or 74150, 199-203 CI sumador de 4 bits 7483, 168 C1 registro de corrimiento universal 74194, 149153 compuerta NAND 7400, 61-62 Circuitos: de lbgica combinatoria, 112, 154 de Ibgica secuencial, 112, 154 Circulo inversor, 51 C1: CMOS, 193-194, 196, 21 1 de MOS, 194 de NMOS, 194 de PMOS, 194 Co, carry out (veose Acarreo de Salida) Codificador, 16, 96-99, 107-108, 214, 232 decimal a BCD, 96-99 Cbdigo de correccibn de error, 26-30, 33-34 exceso 3 (vkuse Cbdigo, XS3) Gray, 20-23, 32-33 de Hamming, 25-29 XS3, 20-23, 32 Codigos alfanumericos, 3&31, 34 Cbdigos de decimal codificado en binario cbdigo BCD 4221, 18 cbdigo BCD 5421. 18 cbdigo BCD 8421, 16-18, 2&21, 96,200 Comparador, 227-232, 234 Complemento, 40 Compuerta: AND, 35-37, 44-48 NAND, 51, 58, 75-77, 112, 114, 126 NOR, 53, 58, 77-79 NOR exclusiva. 56-57, 65 NOT, 40-41 OR, 37-39, 45-46, 197 OR exclusiva, 54-56, 65, 157-159, 161-164, 186 universal, 5 1, 60 Computadora digital, 157, 174, 182 Conmutador rotatono, 198-203, 21 1 Contador digital (vkase Contadores) Contadores: asincronos, 130 BCD ascendente/descendente, 203-206 caracterlsticas de los, 128 de cascada, 203 como divisor de frecuencia, 130 decena, 135-137, 140, 2M descendente (3 bits), 136-139 descendente (4 bits), 197-199 mod-4, 138 mod-6, 133-136 mod-8, 130-134

mod-9, 139 mod-12, 141 mod-16, 128-131, 139, 140, 228-231 mod-32, 139 paralelo, 131-134 sincrono, 133 de transporte ondulante, 128-131 Conversibn: BCD a binario, 17, 19, 32 BCD a decimal, 16-18, 32, 99-102 BCD a XS3, 20, 23 binario a BCD, 18-19, 32 binario a cbdigo Gray, 21-23, 32 binario a decimal, 1-2, 4-5, 14, % binario a hexadecimal, 12-13, I5 binario a octal, 8-10, 15 cbdigo Gray a binario, 22-23, 32 decimal a BCD, 16, 19, 32, 96 decimal a binario, 3-5, 14 decimal a hexadecimal, 11, 13, 15 decimal a octal, 7, 9, 14 decimal a XS3, 20, 23, 32 hexadecimal a binario, 12-13, I5 hexadecimal a decimal, 10-11, 13, 15 octal a binario, 8-9, 15 XS3 a decimal, 20-21, 23, 32 Convertidor: A/D, 205, 227-235 A/D tipo contador en rampa, 227-232, 235 analbgico digital (viase Convertidor, A/D) D/A, 214-216, 219-235 Decodificador, 16, %, 99-111, 214, 232 excitador BCD a decimal, 100-102 impulsor (vbase Decodificador, excitador) XS3 a decimal, 108-109 Diagramas de onda: para el basculador de disparo por efecto de borde negativo, 122 para el basculador de disparo por efecto de borde positivo, 122 para el basculador JK maestro-esclavo. 123 para el basculador RS sincrono, 115-116 para el contador paralelo mod-8, 132 para el contador de transporte ondulante mod-6, 134 para el contador de rransporte ondulante mod16, 129 para el registro con cargado en serie de 4 bits de corrimiento hacia la derecha, 143 para el registro con cargado en paralelo de 4 bits con recirculacibn de corrimiento hacia la derecha, 146 Diagramas de tiempo, Diferencia, 161 Diodo emisor de luz (LED), 99, 103-106, 110-1 11 DIP, Dual-in-line package, 44 Direccibn de memoria, 207

Disipacibn de potencia, 195 Disparo: por cambio de nivel, 114, 117-118 por efecto de borde, 118, 120, 122-125, 152 por pulso, 120-124 Divergencia de salida, 195-196, 210 Divisores de frecuencia: division por 2, 130 division por 4, 130 divisibn por 5, 141 division por 8, 130 divisibn por 16, 130 EBCDIC (vbase Cbdigos alfanumCricos) ECL (Ibgica de emisor acoplado), 193 Enganchador, 112 de maxterm, 71-73, 85-88 de minterm, 68-71. 79 Expresiones booleanas: para la funcibn AND, 36 para la funcibn NAND, 51 para la funcibn NOR, 53 para la funcibn NOT, 40 para la funcibn OR, 38-39 del patrbn de la compuerta AND-OR, 42 simplificacion de, 68, 74-95 de la tabla de verdad (maxterm), 71, 91 para la funcibn XNOR, 56 para la funcibn XOR, 55 de la tabla de verdad (minterm), 68-69, 89-90 Flip-flop: tip0 T (viase Basculador, volquete) toggle ( ,viase Basculador, volquete) Ganancia de voltaje del amp op, 216-224, 232-234 Generador de bit de paridad, 24-30, 33 par, 24, 26-29, 33 IGFET (viase Transistor de efecto de campo con compuerta aislada) IIL (lbgica de inyeccibn integrada), 193 Inmunidad al ruido de un CI, 194 Interconector, 214 Inversibn de las entradas y salidas a una compuerta, 57-59 Inversor (vbase Compuerta NOT) Latch (vbase Enganchador) RS (viase Basculador, RS) LED (vbase Diodo emisor de luz) construccibn de 10s mapas de las, 79 funcibn AND, 36 funcibn NOT, 41 funcibn OR, 39 teoremas de De Morgan, 74-75, 92

Lbgica: a -d transistpr (TTL), 45,J93 de umbra1 alto (HTL). 193 LSB (vkase bms) LSI (integracibn a gran escala), 193 Memoria, 112, 128, 130, 206-210 auxiliar (vkase Memoria, borrador) borrador, 206, 209 de leer/escribir, 206-210 no volatil, 206, 208 solo para leer (viase ROM) volPtil, 206, 208, 212 Memorias de semiconductor, 206-209, 212 efecto de 10s "no importan" en las, 88-90, 95 minterm de 2 variables, 79-80 minterm de 3 variables, 81-82 minterm de 4 variables, 82-85, 91, 94-95 su uso con maxterm, 85-88, 92, 94 Mktodo de la paridad impar, 25. 33 Minuendo, 161 Mbdulo del contador, 128 MSB (vkase BMS) MSl (integracibn a mediana escala), 193, 203, 20 Multiplexor (v4ase Selector de datos) Multiplicacibn binaria: mktodo de adicibn y corrimiento, 178-182, 182184, 192 metodo de adicibn repetida, 181-186. 192 Multiplicador, 178 Multiplicando, 178 Multivibrador, 112 Negacion, 40 Nlimeros: base 2, 1-4, 10, 21, 96 base 8, 1, 5-10, 14, 96 base 10,1, 10 binarios, 1-4, ID, 21, 96 hexadecimales, 10-13, 15, 96 octales. 1. 5-10. 14. 96 Op amp (vkase Amplificador Pantallas de siete segmentos: de cristal liauido. . . 103 de descarga de gas, 103 de diodo emisor de luz, 103-106. 110-1 11 fluorescentes, 103 incandescentes, 103 Paquete con doble linea de clavijas (vease DIP) Patrbn de la compuerta: AND-OR, 42-44, 59-61, 75-77 NAND-NAND, 60, 75-77, 92-93 NOR-NOR, 77-79, 93 OR-AND, 72-73. 77-79 Producto. 178 de sumas (veose Expresion booleana, de maxterm)

PROM (memori prbgramable sblo para leer), 208 7 Punto binario, 2, 12 RAM (memoria de acceso aleatorio), 206-209, 212 Recirculation del acarreo circular, 175-178, 191 Red de resistores, 214-215, 219-227, 233-235 Referencias de voltaje, 224, 234 Registro acumulador, 179-184 Registros de corrimiento: caracteristicas de 10s. 142 de 5 bits cargado en serie y corrimiento a la derecha, 153 de 4 bits cargado en serie y corrimiento a la derecha, 142-145 a la derecha, cargado en paralelo y recirculante, 145-149 de 3 bits cargado en serie y corrimiento a la derecha, 154 universales. 149-153, 154-156 Resistores de "pull-up", 208 Resolucion: de un convertidor A/D, 230, 235 de un convertidor D/A, 224-227, 234 Restador: completo, 161-168, 170, 187-188 en paralelo, 166-171, 175-178, 187-192 Retraso de la propagacibn, 194-195, 21 1 ROM (memoria solo para leer), 206-210. 213 RTL (Ibgica de resistor a transistor), 193 alidas de TTL de colector abierto. 208 elector de aatos. 1 9 9 - m Semirrestador, 162-168, 170, 187 Semisumador, 157-161, 166-169, 172, 186-187 Serlales: analbgica, 214 digital, 214 Simbolos lbgicos alternos: para la compuerta NAND, 58-74 para la compuerta NOR, 58-74 Sistema basado en microorocesador. 182 Sistema decimal de numeracibn, 1 , 10 Sistema de transmisibn de datos, 24-30 Soluciones de I6gica combinational (selectores de datos), 200-203, 21 1-213 SSI (integracion a pequerla escala) 193, 197 Suma de productos (vease expresibn booleana de maxterm) Sumador: completo, 158-161, 166-169, 171-178, 186-187, 190-192 en paralelo, 166-171, 178, 188-190 en serie. 166, 171-175, 188-190 Sustraccion: binaria, 161-171, 175-178, 187-190 por complemento a 1, 177, 178, 191 usando sumadores, 175-178, 192 Sustraendo, 161

'

Tablas de verdad: funcibn AND, 35-36 funcibd NAND, 51 funcibn NOR, 53 , funcibn NOT, 40 funcibn OR, 38 funcibn XNOR, 56 funcibn XOR, 54 Tcorcma de De Morgan (vease Expresion booleana) Toggle (vkase Volquete, estado de) Transistor de efecto de campo con compucna aislada, 193

Transmisibn de datos, 200, 21 1 TTL (vkase Lbpica de transistor a transistor) UCP (unidad central de proceso), 96
:

VLSI (integracibn a escala muy bande), 193

Volquete, estado de, 120, 123.127, 129; 196-199 Voltlmetro digital, 230-231, 235

. XNOR (vkascCompuerta NOR exclusiyo)

XOR (vkase ~ o m p u e r t aexclusive) '~~