asynchronous circuit synthesisとは 意味・読み方・使い方

To facilitate asynchronous path analysis, and to shorten logical synthesis time in designing a semiconductor circuit such as an LSI.例文帳に追加

ＬＳＩなどの半導体回路設計において、非同期パス解析の容易化と、論理合成時間の短縮を実現する。 - 特許庁

Erroneous operation can be easily detected, when a logic synthesis means 2 generates the netlist 11 by logic synthesis, an extraction means 3 extracts delay information and an asynchronous circuit part 13 from the generated netlist, a delay information processing means 4 processes the delay information to prolong an erroneous operation occurrence term of the asynchronous circuit part 13, and a simulation means 5 verifies the asynchronous circuit by using the processed delay information.例文帳に追加

論理合成手段２は論理合成によってネットリスト１１を生成し、抽出手段３は生成したネットリスト１１から遅延情報と非同期回路部１３を抽出し、遅延情報加工手段４は遅延情報１２を加工して非同期回路部１３の誤動作発生期間を引き延ばし、シミュレーション手段５は加工した遅延情報を用いて非同期回路の検証を行うことで、誤動作を発見しやすくなる。 - 特許庁

Thus, various delay states are prepared in the logic simulation stage of the RTL31 prior to logic synthesis, and to accurately and efficiently perform the operation verification of the asynchronous circuit.例文帳に追加

これにより、論理合成前のＲＴＬ３１の論理シミュレーション段階で各種遅延状態を作り出し、非同期回路の動作検証を精度良く効率的に行うことができる。 - 特許庁

To provide a logic circuit for shortening a design period of an LSI, reducing chip cost and preventing the occurrence of an operation mistake due to leakage during asynchronous checking by facilitating false path setting of timing constraint file needed during logic synthesis, and to provide a semiconductor design support device and semiconductor design support program for generating a gate level circuit from the logic circuit.例文帳に追加

論理合成時に必要となるタイミング制約ファイルのフォルスパス設定を容易にさせて、ＬＳＩの設計期間の短縮とチップコストの削減とを可能にするとともに、非同期チェック時における漏れによる作業ミスの発生を防止した論理回路を提供し、かかる論理回路からゲートレベル回路を生成する半導体設計支援装置および半導体設計支援方法を提供する。 - 特許庁