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Nchとは 意味・読み方・使い方
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「Nch」を含む例文一覧
該当件数 : 167件
If the gate-source voltage of the Nch-MOSFET111 is higher than a predetermined voltage, the Nch-MOSFET111 is turned on to allow a current to flow from a source to a drain.例文帳に追加
Nch-MOSFET111のゲート−ソース間の電圧が所定の電圧よりも高いとき、Nch-MOSFET111はオンされるので、ソースからドレインに電流を流す。 - 特許庁
The Nch transistors MN3 and MN5 are connected to the Nch transistor MN1, and the Nch transistors MN4 and MN7 are connected to the Nch transistor MN2.例文帳に追加
NchトランジスタMN1にはNchトランジスタMN3及びMN5が、NchトランジスタMN2にはNchトランジスタMN4及びMN7が接続される。 - 特許庁
Each pair of the Nch MOS transistor NMT1 and the Nch MOS transistors NMTR1 to NMTRm, the Nch MOS transistor MMT2 and the Nch MOS transistors NMTR1 to NMTRm, and the Nch MOS transistor NMTn and the Nch MOS transistors NMTR1 to NMTRm configures a current mirror circuit having different mirror ratios.例文帳に追加
Nch MOSトランジスタNMT1とNch MOSトランジスタNMTR1乃至m、Nch MOSトランジスタNMT2とNch MOSトランジスタNMTR1乃至m、Nch MOSトランジスタNMTnとNch MOSトランジスタNMTR1乃至mは、それぞれミラー比の異なるカレントミラー回路を構成する。 - 特許庁
The Nch transistors MN6 and MN8 are connected to the Nch transistors MN5 and MN7, respectively.例文帳に追加
NchトランジスタMN5とMN7とには、それぞれNchトランジスタMN6とMN8とが接続される。 - 特許庁
The delay circuit 2a consists of Nch transistors MN1-8.例文帳に追加
遅延回路2aは、NchトランジスタMN1〜8からなる。 - 特許庁
Updating the NCH and CCH, the NCH is previously set to the broadcast receiving means which is not receiving for display.例文帳に追加
NCH,CCHを更新し、表示用に受信中の放送受信手段でない方の放送受信手段にNCHを予め設定しておく。 - 特許庁
The Nch transistors MN3 and 4 are controlled by control voltage VC.例文帳に追加
NchトランジスタMN3及び4は制御電圧VCにより制御される。 - 特許庁
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Weblio例文辞書での「Nch」に類似した例文 |
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nch
to speak with a provincial accent
ハジロオオシギ
かいを
アマオブネ科
neritids
nilgais
むら
a village
whelks
waratahs
a dot written beside a Japanese character in order to modify the pronunciation
a silkworm
ふさいで
かま
terns
wrens
「Nch」を含む例文一覧
該当件数 : 167件
The control part 30 controls the ON/OFF of the Nch type MOSFET 101.例文帳に追加
制御部30は、Nch型MOSFET101のオンオフを制御する。 - 特許庁
Nch-MOS TRs 2e, 2d with high BVDS and BVGS are connected to an inter-source connecting point 2S between the Nch-MOS TRs 2a, 2b.例文帳に追加
さらにNch−MOSトランジスタ2aと2bのソース間接続点2SにBVDS,BVGSが高いNch−MOSトランジスタ2e,2dが接続される。 - 特許庁
The switch part is conducted before the high side nch transistor FET1 is conducted, and become nonconductive synchronously with conduction of the high side nch transistor FET1.例文帳に追加
スイッチ部は、ハイサイドnchトランジスタFET1の導通に先立ち導通し、ハイサイドnchトランジスタFET1の導通に同期して非導通となる。 - 特許庁
A gate of the Nch transistor MN5 is connected to an output node OUTB.例文帳に追加
NchトランジスタMN5のゲートは、出力ノードOUTBと接続される。 - 特許庁
A gate of the Nch transistor MN7 is connected to an output node OUT.例文帳に追加
NchトランジスタNM7のゲートは、出力ノードOUTと接続される。 - 特許庁
Here, an Nch transistor N2 is connected to the gate of the Nch transistor N1, and the gate potential of the Nch transistor N1 is increased by a current flowing to the electrostatic protection element 20 since static electricity is applied to the output terminal Out and resistance counting on the Nch transistor N2 in an on-state from the gate of the Nch transistor N1.例文帳に追加
ここで、NchトランジスタN1のゲートには、NchトランジスタN2が接続され、出力端子Outに静電気が印加されることで静電気保護素子20に流れる電流と、NchトランジスタN1のゲートからオン状態のNchトランジスタN2を見込んだ抵抗とによって、NchトランジスタN1のゲートの電位が上昇してNchトランジスタN1のゲート・ドレイン間電圧を所望の値以下に制限するように構成する。 - 特許庁
The clamping circuit 2 is provided with an Nch MOS transistor MP3, an Nch MOS transistor MP4, a Pch MOS transistor MP1 and a Pch MOS transistor MP2.例文帳に追加
クランプ回路2には、Nch MOSトランジスタMP3、Nch MOSトランジスタMP4、Pch MOSトランジスタMP1、及びPch MOSトランジスタMP2が設けられる。 - 特許庁
Since the depletion Nch MOS transistor DN1 is always conductive independently of its gate potential, the depletion Nch MOS transistor DN1 has a unity gain and carries out no amplification operation.例文帳に追加
デプレッション型NchMOSトランジスタDN1は、ゲートの電位によらず常にオンしているので、デプレッション型NchMOSトランジスタDN1は利得が1で増幅動作しない。 - 特許庁
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