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MOS transistorsとは 意味・読み方・使い方
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「MOS transistors」の部分一致の例文検索結果
該当件数 : 943件
The pre-charge drive circuits 51-5q are formed in a cross region, and constituted of (n) channel MOS transistors NM1 and (n) channel MOS transistors NM2.例文帳に追加
プリチャージドライブ回路51〜5qは、クロス領域に形成され、nチャネル型のMOSトランジスタNM1と、nチャネル型のMOSトランジスタNM2とで構成されている。 - 特許庁
The servo circuit is formed from three MOS transistors 50, 52 and 54.例文帳に追加
サーボ回路は、3つのMOSトランジスタ50、52および54によって形成されている。 - 特許庁
On the other hand, the MOS transistors M22, M23 consist of N-type MOS transistors of a triple well structure.例文帳に追加
一方、MOSトランジスタM22,M23は、トリプルウェル構造のN型MOSトランジスタからなる。 - 特許庁
METHOD FOR FABRICATING HORIZONTAL MOS TRANSISTORS例文帳に追加
横型MOSトランジスタの製造方法 - 特許庁
Three adjacent MOS transistors Qk1 to Qk3 are connected to output lines 4-k in parallel, MOS transistors Qk4 to Qk6 are connected to the MOS transistors Qk1 to Qk3 in parallel, and further MOS transistors Qk7 to Qk9 are connected to the MOS transistors Qk4 to Qk6 in parallel.例文帳に追加
出力信号線4−kに、3個の隣接したMOSトランジスタQk1〜Qk3を並列に接続するとともに、このMOSトランジスタQk1〜Qk3にMOSトランジスタQk4〜Qk6を並列に接続し、更に、このMOSトランジスタQk4〜Qk6にMOSトランジスタQk7〜Qk9を並列に接続する。 - 特許庁
The potential of a source line ssl of a driving MOS transistor in an SRAM memory cell MC is controlled so as to reduce the leakage current of MOS transistors in a memory cell.例文帳に追加
SRAMメモリセルMC内の駆動MOSトランジスタのソース線sslの電位を制御することでメモリセル内のMOSトランジスタのリーク電流を低減する。 - 特許庁
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「MOS transistors」の部分一致の例文検索結果
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A sense amplifier precharging circuit SPD is constituted of n type MOS transistors MN20, MN21, MN30, MN31, MN32 and Mn33 and the circuits are formed respectively in cross areas.例文帳に追加
センスアンププリチャージ回路SPDは、nチャネル型のMOSトランジスタMN20,MOSトランジスタMN21,MOSトランジスタMN30,MOSトランジスタMN31,MOSトランジスタMN32,及びMOSトランジスタMN33で構成されており、各々クロス領域に形成されている。 - 特許庁
The MOS transistor M4 includes MOS transistors M41, M42 for controlling its own substrate potential.例文帳に追加
MOSトランジスタM4は、自己の基板電位制御用のMOSトランジスタM41、M42を有する。 - 特許庁
The MOS transistors Qk1 to Qk9 which are thus connected constitute load transistors.例文帳に追加
このように接続した、MOSトランジスタQk1〜Qk9によって、負荷トランジスタを構成する。 - 特許庁
The NAND gate 2 comprises Pch MOS transistors P1, P2, and Nch MOS transistors N1, N2.例文帳に追加
NANDゲート2は、Pch MOSトランジスタP1、P2、及びNch MOSトランジスタN1、N2から構成されている。 - 特許庁
MOS transistors 1, 11 are PMOS transistors, and a MOS transistor 2 is an NMOS transistor.例文帳に追加
MOSトランジスタ1,11はPMOSトランジスタで、MOSトランジスタ2はNMOSトランジスタである。 - 特許庁
The MOS transistors Tr1, Tr3 and Tr5 are arranged on the electrode plate 81, while the MOS transistors Tr2, Tr4 and Tr6 are disposed on the electrode plates 82A, 82B and 82C respectively.例文帳に追加
MOSトランジスタTr1,Tr3,Tr5は、電極板81上に配置され、MOSトランジスタTr2,Tr4,Tr6は、それぞれ、電極板82A,82B,82C上に配置される。 - 特許庁
Each basic cell of the gate array comprises triply arrayed n-type MOS transistors and triply arrayed p-type MOS transistors corresponding thereto.例文帳に追加
そのゲートアレイの基本セルは、N型の3連のMOSトランジスタと、これに対応するP型の3連のMOSトランジスタとからなる。 - 特許庁
To uniformly activate MOS transistors in an ESD protection element with a multi-finger structure composed of a plurality of MOS transistors.例文帳に追加
複数のMOSトランジスタからなるマルチフィンガー構造のESD保護素子において、MOSトランジスタを均一に動作させることができる。 - 特許庁
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