| dbo:abstract
|
- Verilog és un llenguatge de descripció de maquinari (HDL, de l'anglès Hardware Description Language) usat per modelar sistemes electrònics. El llenguatge, de vegades anomenat Verilog HDL, suporta el disseny, test i implementació de circuits analògics, digitals i de senyal mixta a diferents nivells d'abstracció. El llenguatge està definit pel Institute of Electrical and Electronics Engineers (IEEE) IEEE 1364-2005. El IEEE 1364 estàndard defineix una lògica de quatre estats: 0, 1, Z (alta impedància) i X (valor lògic desconegut). En comparació VHDL, IEEE 1164, defineix una norma específica per a nou nivells. Els dissenyadors de Verilog volien crear un llenguatge amb una sintaxi similar a la del Llenguatge C, de tal manera que li resultés familiar als enginyers i així fora ràpidament acceptada. El llenguatge té un preprocessador com C, i la majoria de paraules reservades de control, com ara "if" o "while", són similars. El mecanisme de format en les rutines d'impressió i en els operadors del llenguatge (i la seva precedència) també són similars. A diferència del llenguatge C, Verilog usa Begin / End en lloc de claus per definir un bloc de codi. D'altra banda la definició de constants en Verilog requereix la longitud de bits amb la seva base. Verilog no té estructures, punters o funcions recursives. Finalment el concepte de temps, molt important en un HDL, no es troba en C. El llenguatge difereix dels llenguatges de programació convencionals en què l'execució de les sentències no és estrictament lineal. Un disseny en Verilog consisteix d'una jerarquia de mòduls. Els mòduls són definits amb conjunts de ports d'entrada, sortida i bidireccionals. Internament un mòdul conté una llista de cables i registres. Les sentències concurrents i seqüencials defineixen el comportament del mòdul, descrivint les relacions entre els ports, cables i registres. Les sentències seqüencials són col·locades dins d'un bloc begin / end i executades en ordre seqüencial, però totes les sentències concurrents i tots els blocs begin / end són executades en paral·lel en el disseny. Un mòdul pot contenir una o més instàncies d'un altre mòdul per definir un sub-comportament. Un subconjunt de sentències en el llenguatge és sintetitzable. Si els mòduls en un disseny contenen només sentències sintetitzables, es pot usar programari per convertir o sintetitzar el disseny en una llista de nodes que descriu els components bàsics i els connectors que s'han d'implementar en maquinari. La llista de nodes pot llavors ser transformada en una forma descrivint les cel·les estàndard d'un circuit integrat, per exemple ASIC, o una cadena de bits per a un dispositiu de lògica programable (PLD) com pot ser una FPGA o un CPLD. (ca)
- Verilog je jazyk pro popis hardware (HDL), slouží pro modelování a návrh elektronických systémů. Jazyk (někdy nazývaný Verilog HDL) podporuje design, verifikaci a realizaci analogových, digitálních a smíšených s různou úrovní abstrakce. Návrháři Verilogu chtěli jazyk se syntaxí podobnou syntaxi programovacího jazyka C, poněvadž byl široce známý a kladně přijímaný. Jazyk má preprocesor jako C a hlavní klíčová slova (if/else, while aj.). Mechanismus formátování a operátorů je taktéž podobná. Jazyk se liší v některých základních bodech. Způsob definice konstant je rovněž rozdílný - je zapotřebí při jejich deklaraci přidat šířku v bitech. Verilog nemá složené datové typy (struktury), ukazatele ani rekurzivní podprogramy. (cs)
- لغه فيريلوج الموحدة كـ معهد مهندسي الكهرباء والإلكترونيات 1364 ، هي لغة وصف الأجهزة (HDL) المستخدمة لنمذجة الأنظمة الإلكترونية. كما يتم استخدام هذه اللغة بشكل شائع وكبير في التصميم وأيضا التحقق من الدوائر الرقمية على مستوى نقل التسجيل للتجريد. كما يتم استخدامها أيضًا في التحقق من الدوائر التناظرية ودوائر الإشارة المختلطة، وكذلك في تصميم الدوائر الجينية. في عام 2009، تم دمج معيار Verilog (IEEE 1364-2005) في معيار SystemVerilog ، مما أدى إلى إنشاء معيار IEEE 1800-2009. منذ ذلك الحين، أصبحت لغه فيريلوج رسميًا جزءًا من لغة نظام فيريلوج.وهو الإصدار الحالي هو IEEE القياسي 1800-2017. (ar)
- Verilog, standardisiert als IEEE 1364, ist eine Hardwarebeschreibungssprache, die für die Modellierung elektronischer Systeme verwendet wird. Verilog ist neben VHDL die weltweit meistgenutzte Hardwarebeschreibungssprache. (de)
- Verilog es un lenguaje de descripción de hardware (HDL, del Inglés Hardware Description Language) usado para modelar sistemas electrónicos. El lenguaje, algunas veces llamado Verilog HDL, soporta el diseño, prueba e implementación de circuitos analógicos, digitales y de señal mixta a diferentes niveles de abstracción. Los diseñadores de Verilog querían un lenguaje con una sintaxis similar a la del lenguaje de programación C, de tal manera que le resultara familiar a los ingenieros y así fuera rápidamente aceptada. El lenguaje tiene un preprocesador como C, y la mayoría de palabras reservadas de control como "if", "while", etc, son similares. El mecanismo de formateo en las rutinas de impresión y en los operadores del lenguaje (y su precedencia) son también similares. A diferencia del lenguaje C, Verilog usa Begin/End en lugar de llaves para definir un bloque de código. Por otro lado la definición de constantes en Verilog requiere la longitud de bits con su base. Verilog no tiene estructuras, apuntadores o funciones recursivas. Finalmente el concepto de tiempo, muy importante en un HDL, no se encuentra en C. El lenguaje difiere de los lenguajes de programación convencionales, en que la ejecución de las sentencias no es estrictamente lineal. Un diseño en Verilog consiste de una jerarquía de módulos. Los módulos son definidos con conjuntos de puertos de entrada, salida y bidireccionales. Internamente un módulo contiene una lista de cables y registros. Las sentencias concurrentes y secuenciales definen el comportamiento del módulo, describiendo las relaciones entre los puertos, cables y registros. Las sentencias secuenciales son colocadas dentro de un bloque begin/end y ejecutadas en orden secuencial, pero todas las sentencias concurrentes y todos los bloques begin/end son ejecutadas en paralelo en el diseño. Un módulo puede contener una o más instancias de otro módulo para definir un sub-comportamiento. Un subconjunto de sentencias en el lenguaje es sintetizable. Si los módulos en un diseño contienen sólo sentencias sintetizables, se puede usar software para convertir o sintetizar el diseño en una que describe los componentes básicos y los conectores que deben implementarse en hardware. La puede entonces ser transformada en una forma describiendo las celdas estándar de un circuito integrado, por ejemplo ASIC, o una cadena de bits para un dispositivo de lógica programable (PLD) como puede ser una FPGA o un CPLD. (es)
- Le Verilog, de son nom complet Verilog HDL est un langage de description matériel de circuits logiques en électronique, utilisé pour la conception d'ASICs (application-specific integrated circuits, circuits spécialisés) et de FPGAs (field-programmable gate array). Le sigle anglais HDL -Hardware Description Language- signifie Langage de Description du Matériel. « Verilog HDL » ne doit pas être abrégé en VHDL, ce sigle étant utilisé pour le langage concurrent VHSIC Hardware Description Language. (fr)
- Verilog, standardized as IEEE 1364, is a hardware description language (HDL) used to model electronic systems. It is most commonly used in the design and verification of digital circuits at the register-transfer level of abstraction. It is also used in the verification of analog circuits and mixed-signal circuits, as well as in the design of genetic circuits. In 2009, the Verilog standard (IEEE 1364-2005) was merged into the SystemVerilog standard, creating IEEE Standard 1800-2009. Since then, Verilog is officially part of the SystemVerilog language. The current version is IEEE standard 1800-2017. (en)
- Verilog è un linguaggio di descrizione dell'hardware (HDL) usato per descrivere sistemi elettronici digitali. (it)
- IEEE 1364로 표준화된 베릴로그(Verilog)는 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어로, 회로 설계, 검증, 구현 등 여러 용도로 사용할 수 있다. C 언어와 비슷한 문법을 가져서 사용자들이 쉽게 접근할 수 있도록 만들어졌다. ‘if’나 ‘while’과 같은 제어 구조도 동일하며, 출력 루틴 및 연산자들도 거의 비슷하다. 다만 C 언어와 달리, 블록의 시작과 끝을 중괄호 기호를 사용하지 않고, 대신에 Begin과 End를 사용하여 구분하고, HDL의 특징인 시간에 대한 개념이 포함되었다는 것 등의 일반적인 프로그램과의 다른 점도 존재한다. (ko)
- Verilog（ヴェリログ）は、IEEE 1364として標準化されているハードウェア記述言語（Hardware Description Language; HDL）である。最も重要な用途は、デジタル回路をレジスタ転送レベルで設計・検証することである。また、アナログ回路やの検証や、の設計にも使用されている。 もともとVerilogは電子回路シミュレーションを行うシミュレータであり、それに使用する言語であった。文法は、プログラミング言語のC言語やPascalに似ている。 後継言語はSystemVerilogで、おおむねVerilogのスーパーセットである。System Verilogの規格と統合して、「IEEE/IEC 62530:2011 SystemVerilog - Unified Hardware Design, Specification, and Verification Language」と呼ばれる標準になっている。 (ja)
- Verilog is een hardwarebeschrijvingstaal (HDL) en wordt gebruikt om elektronische systemen te modelleren. Verilog is gestandaardiseerd als IEEE 1364 en wordt vooral gebruikt bij het ontwerpen en de verificatie van digitale circuits op het register-transferniveau van abstractie. Het wordt ook gebruikt bij de verificatie van analoge schakelingen en mixed-signalcircuits. (nl)
- Verilog – język opisu sprzętu używany do projektowania oraz symulacji elektronicznych układów cyfrowych, zwłaszcza typu ASIC i FPGA. (pl)
- Verilog, cuja padronização atual é a IEEE (1364 – 2005), é uma linguagem de descrição de equipamento físico (Hardware Description Language — HDL) usada para modelar sistemas eletrônicos ao nível de circuito. Essa ferramenta suporta a projeção, verificação e implementação de projetos analógicos, digitais e híbridos em vários níveis de abstração. Um dos principais atributos da modelagem de circuitos por linguagem descritiva frente à modelagem por captura de esquemático, é que desta maneira o projeto se torna independente da plataforma de desenvolvimento (IDE) em que se está trabalhando. Além disso, adotando-se as boas práticas na descrição dos circuitos, o compilador é inclusive capaz de contornar a ausência de determinado recurso na tecnologia onde o circuito será sintetizado, conferindo uma portabilidade desse modelo para qualquer dispositivo (Target) onde pode ser sintetizado. Com placas de desenvolvimento baseadas nos Circuitos Integrados (CI's) específicos, é possível descarregar o código gerado nessa linguagem para matrizes de portas lógicas combinacionais (gates) e sequenciais (flip-flops) e/ou seus híbridos, que constituem o que se chama de uma célula padrão (standard cell), por exemplo, em FPGAs (field programmable gate array — matriz de portas programáveis). Os CI's programáveis dessas placas são constituídos por milhares de blocos lógicos; e fazem basicamente o mesmo que vários circuitos integrados, com a diferença de que a matriz é reprogramável. Basicamente, o compilador interpreta o código; e a ferramenta de programação realiza a gravação da lógica que define as interconexões desses blocos, de modo a atender à descrição textual modelada na linguagem. (pt)
- Verilog är ett hårdvarubeskrivande språk liksom VHDL. Det används för att beskriva digitala kretsar som sedan kan realiseras och hamna på ett chip. En stor skillnad mellan hårdvarubeskrivande språk och konventionella programspråk är att exekvering av ett programblock kan ske både parallellt och sekventiellt. Fördelen med att konstruera kretsar med hjälp av ett språk är att det är lättare att simulera och realisera än att räkna allting för hand. Det är också lättare att beskriva vad en funktion ska åstadkomma i ett chip och sedan låta en kompilator räkna ut den optimala grindstrukturen. Verilog lånar många element av sin syntax och exekvering från C. En skillnad mellan Verilog och VHDL är att Verilog-standarden inte definierar parallellitet på ett sätt som gör exekveringen kompilatoroberoende. Verilog skapades som ett kommersiellt programspråk från början och har därför programelement för att underlätta konstruktion och verifiering av en design, till skillnad från VHDL som fått dylika funktioner senare som en påbyggnad. (sv)
- Verilog, Verilog HDL (англ. Verilog Hardware Description Language) — это язык описания аппаратуры, используемый для описания и моделирования электронных систем. Verilog HDL, не следует путать с VHDL (конкурирующий язык), наиболее часто используется в проектировании, верификации и реализации (например, в виде СБИС) аналоговых, цифровых и смешанных электронных систем на различных уровнях абстракции. Разработчики Verilog сделали его синтаксис очень похожим на синтаксис языка C, что упрощает его освоение. Verilog имеет препроцессор, очень похожий на препроцессор языка C, и основные управляющие конструкции «if», «while» также подобны одноимённым конструкциям языка C. Соглашения по форматированию вывода также очень похожи (см. printf). Следует отметить, что описание аппаратуры, написанное на языке Verilog (как и на других HDL-языках) принято называть программами, но в отличие от общепринятого понятия программы как последовательности инструкций, здесь программа задает структуру системы. Также для языка Verilog не применим термин «выполнение программы». (ru)
- Verilog是一种用于描述、设计电子系统（特别是数字电路）的硬件描述语言，主要用於在集成电路设计，特别是超大规模集成电路的计算机辅助设计。Verilog是电气电子工程师学会（IEEE）的1364号标准。 Verilog能够在多种抽象级别對数字逻辑系统进行描述：既可以在晶体管级、逻辑门级进行描述，也可以在寄存器传输级对电路信号在寄存器之间的传输情况进行描述。除了对电路的逻辑功能进行描述，Verilog代码还能够被用于逻辑仿真、逻辑综合，其中后者可以把寄存器传输级的Verilog代码转换为逻辑门级的网表，从而方便在现场可编程逻辑门阵列上实现硬件电路，或者让硬件厂商制造具体的专用集成电路。设计人员还可以利用Verilog的扩展部分Verilog-AMS进行模拟电路和混合信号集成电路的设计。 (zh)
- Verilog HDL (англ. Verilog Hardware Description Language) — мова опису апаратури (HDL), що використовується для опису та моделювання електронних систем. Verilog HDL не слід плутати з VHDL (конкуруюча мова), найбільш часто використовується у проектуванні, верифікації і реалізації (наприклад, у вигляді НВІС) аналогових, цифрових та змішаних електронних систем на різних рівнях абстракції. Розробники Verilog зробили його синтаксис дуже схожим на синтаксис мови C, що спрощує його освоєння. Verilog має препроцесор, дуже схожий на препроцесор мови C, і основні керуючі конструкції if, while також подібні однойменним конструкціям мови C. Угоди по форматуванню виведення також дуже схожі (див. printf). Слід зазначити, що опис апаратури, написаний мовою Verilog (як і іншими HDL-мовами) прийнято називати програмами, але, на відміну від загальноприйнятого поняття програми, як послідовності інструкцій, тут програма представляє множину операторів, які виконуються паралельно і циклічно під керуванням об'єктів, названих сигналами. Кожен такий оператор є моделлю певного елемента реальної функціональної схеми апаратури, а сигнал — аналогом реального логічного сигналу. Так само для мови Verilog не застосовується термін «виконання програми». Фактично, виконання Verilog-програми є моделюванням функціональної схеми, яку вона описує, що виконується спеціальною програмою — Verilog-симулятором. (uk)
|
| rdfs:comment
|
- لغه فيريلوج الموحدة كـ معهد مهندسي الكهرباء والإلكترونيات 1364 ، هي لغة وصف الأجهزة (HDL) المستخدمة لنمذجة الأنظمة الإلكترونية. كما يتم استخدام هذه اللغة بشكل شائع وكبير في التصميم وأيضا التحقق من الدوائر الرقمية على مستوى نقل التسجيل للتجريد. كما يتم استخدامها أيضًا في التحقق من الدوائر التناظرية ودوائر الإشارة المختلطة، وكذلك في تصميم الدوائر الجينية. في عام 2009، تم دمج معيار Verilog (IEEE 1364-2005) في معيار SystemVerilog ، مما أدى إلى إنشاء معيار IEEE 1800-2009. منذ ذلك الحين، أصبحت لغه فيريلوج رسميًا جزءًا من لغة نظام فيريلوج.وهو الإصدار الحالي هو IEEE القياسي 1800-2017. (ar)
- Verilog, standardisiert als IEEE 1364, ist eine Hardwarebeschreibungssprache, die für die Modellierung elektronischer Systeme verwendet wird. Verilog ist neben VHDL die weltweit meistgenutzte Hardwarebeschreibungssprache. (de)
- Le Verilog, de son nom complet Verilog HDL est un langage de description matériel de circuits logiques en électronique, utilisé pour la conception d'ASICs (application-specific integrated circuits, circuits spécialisés) et de FPGAs (field-programmable gate array). Le sigle anglais HDL -Hardware Description Language- signifie Langage de Description du Matériel. « Verilog HDL » ne doit pas être abrégé en VHDL, ce sigle étant utilisé pour le langage concurrent VHSIC Hardware Description Language. (fr)
- Verilog, standardized as IEEE 1364, is a hardware description language (HDL) used to model electronic systems. It is most commonly used in the design and verification of digital circuits at the register-transfer level of abstraction. It is also used in the verification of analog circuits and mixed-signal circuits, as well as in the design of genetic circuits. In 2009, the Verilog standard (IEEE 1364-2005) was merged into the SystemVerilog standard, creating IEEE Standard 1800-2009. Since then, Verilog is officially part of the SystemVerilog language. The current version is IEEE standard 1800-2017. (en)
- Verilog è un linguaggio di descrizione dell'hardware (HDL) usato per descrivere sistemi elettronici digitali. (it)
- IEEE 1364로 표준화된 베릴로그(Verilog)는 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어로, 회로 설계, 검증, 구현 등 여러 용도로 사용할 수 있다. C 언어와 비슷한 문법을 가져서 사용자들이 쉽게 접근할 수 있도록 만들어졌다. ‘if’나 ‘while’과 같은 제어 구조도 동일하며, 출력 루틴 및 연산자들도 거의 비슷하다. 다만 C 언어와 달리, 블록의 시작과 끝을 중괄호 기호를 사용하지 않고, 대신에 Begin과 End를 사용하여 구분하고, HDL의 특징인 시간에 대한 개념이 포함되었다는 것 등의 일반적인 프로그램과의 다른 점도 존재한다. (ko)
- Verilog（ヴェリログ）は、IEEE 1364として標準化されているハードウェア記述言語（Hardware Description Language; HDL）である。最も重要な用途は、デジタル回路をレジスタ転送レベルで設計・検証することである。また、アナログ回路やの検証や、の設計にも使用されている。 もともとVerilogは電子回路シミュレーションを行うシミュレータであり、それに使用する言語であった。文法は、プログラミング言語のC言語やPascalに似ている。 後継言語はSystemVerilogで、おおむねVerilogのスーパーセットである。System Verilogの規格と統合して、「IEEE/IEC 62530:2011 SystemVerilog - Unified Hardware Design, Specification, and Verification Language」と呼ばれる標準になっている。 (ja)
- Verilog is een hardwarebeschrijvingstaal (HDL) en wordt gebruikt om elektronische systemen te modelleren. Verilog is gestandaardiseerd als IEEE 1364 en wordt vooral gebruikt bij het ontwerpen en de verificatie van digitale circuits op het register-transferniveau van abstractie. Het wordt ook gebruikt bij de verificatie van analoge schakelingen en mixed-signalcircuits. (nl)
- Verilog – język opisu sprzętu używany do projektowania oraz symulacji elektronicznych układów cyfrowych, zwłaszcza typu ASIC i FPGA. (pl)
- Verilog是一种用于描述、设计电子系统（特别是数字电路）的硬件描述语言，主要用於在集成电路设计，特别是超大规模集成电路的计算机辅助设计。Verilog是电气电子工程师学会（IEEE）的1364号标准。 Verilog能够在多种抽象级别對数字逻辑系统进行描述：既可以在晶体管级、逻辑门级进行描述，也可以在寄存器传输级对电路信号在寄存器之间的传输情况进行描述。除了对电路的逻辑功能进行描述，Verilog代码还能够被用于逻辑仿真、逻辑综合，其中后者可以把寄存器传输级的Verilog代码转换为逻辑门级的网表，从而方便在现场可编程逻辑门阵列上实现硬件电路，或者让硬件厂商制造具体的专用集成电路。设计人员还可以利用Verilog的扩展部分Verilog-AMS进行模拟电路和混合信号集成电路的设计。 (zh)
- Verilog és un llenguatge de descripció de maquinari (HDL, de l'anglès Hardware Description Language) usat per modelar sistemes electrònics. El llenguatge, de vegades anomenat Verilog HDL, suporta el disseny, test i implementació de circuits analògics, digitals i de senyal mixta a diferents nivells d'abstracció. El llenguatge està definit pel Institute of Electrical and Electronics Engineers (IEEE) IEEE 1364-2005. (ca)
- Verilog je jazyk pro popis hardware (HDL), slouží pro modelování a návrh elektronických systémů. Jazyk (někdy nazývaný Verilog HDL) podporuje design, verifikaci a realizaci analogových, digitálních a smíšených s různou úrovní abstrakce. Návrháři Verilogu chtěli jazyk se syntaxí podobnou syntaxi programovacího jazyka C, poněvadž byl široce známý a kladně přijímaný. Jazyk má preprocesor jako C a hlavní klíčová slova (if/else, while aj.). Mechanismus formátování a operátorů je taktéž podobná. (cs)
- Verilog es un lenguaje de descripción de hardware (HDL, del Inglés Hardware Description Language) usado para modelar sistemas electrónicos. El lenguaje, algunas veces llamado Verilog HDL, soporta el diseño, prueba e implementación de circuitos analógicos, digitales y de señal mixta a diferentes niveles de abstracción. (es)
- Verilog, Verilog HDL (англ. Verilog Hardware Description Language) — это язык описания аппаратуры, используемый для описания и моделирования электронных систем. Verilog HDL, не следует путать с VHDL (конкурирующий язык), наиболее часто используется в проектировании, верификации и реализации (например, в виде СБИС) аналоговых, цифровых и смешанных электронных систем на различных уровнях абстракции. (ru)
- Verilog, cuja padronização atual é a IEEE (1364 – 2005), é uma linguagem de descrição de equipamento físico (Hardware Description Language — HDL) usada para modelar sistemas eletrônicos ao nível de circuito. Essa ferramenta suporta a projeção, verificação e implementação de projetos analógicos, digitais e híbridos em vários níveis de abstração. Um dos principais atributos da modelagem de circuitos por linguagem descritiva frente à modelagem por captura de esquemático, é que desta maneira o projeto se torna independente da plataforma de desenvolvimento (IDE) em que se está trabalhando. Além disso, adotando-se as boas práticas na descrição dos circuitos, o compilador é inclusive capaz de contornar a ausência de determinado recurso na tecnologia onde o circuito será sintetizado, conferindo um (pt)
- Verilog är ett hårdvarubeskrivande språk liksom VHDL. Det används för att beskriva digitala kretsar som sedan kan realiseras och hamna på ett chip. En stor skillnad mellan hårdvarubeskrivande språk och konventionella programspråk är att exekvering av ett programblock kan ske både parallellt och sekventiellt. Fördelen med att konstruera kretsar med hjälp av ett språk är att det är lättare att simulera och realisera än att räkna allting för hand. Det är också lättare att beskriva vad en funktion ska åstadkomma i ett chip och sedan låta en kompilator räkna ut den optimala grindstrukturen. (sv)
- Verilog HDL (англ. Verilog Hardware Description Language) — мова опису апаратури (HDL), що використовується для опису та моделювання електронних систем. Verilog HDL не слід плутати з VHDL (конкуруюча мова), найбільш часто використовується у проектуванні, верифікації і реалізації (наприклад, у вигляді НВІС) аналогових, цифрових та змішаних електронних систем на різних рівнях абстракції. (uk)
|
