The RISC-V instruction set architecture (ISA) and related specifications are developed, ratified and maintained by RISC-V International contributing members within the RISC-V International Technical Working Groups. Work on the specification is performed on GitHub, and the GitHub issue mechanism can be used to provide input into the specification. If you would like more information on becoming a me
東大の情報科学科では3年の秋学期にCPU実験という、自分たちでCPU、コンパイラ、シミュレーターを作ってレイトレーシングを動かすことが単位要件の名物実験があります。僕らの班では12月初旬に単位要件を満たすCPUは出来ていたので、2/20にあった成果報告会までの間にIwashi班という自作CPU上でlinuxを動かすことを目標とした余興班を作ってこのエントリのタイトルにあるような結果に終わったのでその報告をしたいと思います。 コンテキストスイッチしている画像: 目次 目次 対象とする読者 自己紹介 できたこととできなかったこと 技術的な詳細 ISA よかったところ 悪かったところ 結論 ステート管理 Floating point UART 自作OS/Shellの仕様 動機 やること 実装方針 増えるレジスタ 増える命令 MMUの挙動 タイマ割り込みの挙動 iretの挙動 Kernelの実装
オール・トランジスタ4ビットCPUの製作とFPGA開発 [Vol.1 ノイマン型CPUの設計] ALU，レジスタ，I/Oなどをトランジスタ・レベルで手作りし，さらにFPGAにも実装 著者・講師：別府 伸耕/Nobuyasu Beppu (リニア・テック) 企画編集・主催： ZEPエンジニアリング株式会社 関連製品：［VOD/KIT］実習キットでできる！ラズパイPicoでマイコン入門 関連製品：［VOD/KIT］実習キットでできる！ラズパイPico×Wi-FiモジュールでIoT超入門 関連製品：［VOD/KIT］一緒に動かそう！Lチカから始めるFPGA開発【基礎編】 関連製品：［VOD/KIT］STM32マイコン＆Wi-Fiモジュールで学ぶ C/C++プログラミング入門 関連製品：［VOD/KIT］実習キットで一緒に作る！オープンソースCPU RISC-V入門 関連製品：［VOD/KIT］P
CPU algorithm trains deep neural nets up to 15 times faster than top GPU trainers by Jade Boyd, Rice University Anshumali Shrivastava is an assistant professor of computer science at Rice University. Credit: Jeff Fitlow/Rice University Rice University computer scientists have demonstrated artificial intelligence (AI) software that runs on commodity processors and trains deep neural networks 15 tim
// gcc-10 -march=armv8.3-a arm-jcvt.c という風にコンパイル #include <stdio.h> #include <math.h> #include <inttypes.h> #include <arm_acle.h> // Prototype: // int32_t __jcvt(double); #if defined(__GNUC__) __attribute__((noinline)) #endif int32_t cast_double_to_i32(double x) { return (int32_t)x; } int main(void) { printf("(int32_t)(-2.8) = %" PRId32 "\n", cast_double_to_i32(-2.8)); printf("(int32_t)1.99 = %" P
新年の幕開けに、パーソナルコンピュータのハードウェア技術の動向を占う「PCテクノロジートレンド」をお届けする。本稿はCPU編として、IntelとAMDの2軸でCPUロードマップを紹介したい。 ＊＊＊ ◆Intel CPU Photo12: 激しく動き回るポン太先生。これが記事に載せられる最後の機会だろうか？ (編集注：「PCテクノロジートレンド」では例年、記事中に度々猫が登場します。これは単に猫が好きというだけではなく、著者の助手(？)の猫たちが仕事を手伝う(？)様子を適宜差し込むことで、閑話休題的に話題を区切るという猫大好きな記事構成上の演出です) さて、IntelのCPUについて。Processの所(PCテクノロジートレンド 2020 - プロセス編)でご説明した通り、10nm+(や10nm++)を使ったCPUは、原則としてTDP枠が28W位までの範囲に収まる事になる。要するにこの程度
ほそく 2019/2/19 追記: 当初"false sharing"と書いていたのはすべて誤りで実際は"キャッシュのスラッシング"でした。すいません。 はじめに 本記事は、AMD社のRyzen1800x(以下1800xと記載)においてキャッシュのスラッシング(以下スラッシングと記載)が発生する様子を実験によって確かめた結果をまとめたものです。スラッシングとは、あるキャッシュメモリの内容を書き換えたとき、キャッシュメモリに保存されているデータの整合性を保つために、別のキャッシュメモリの内容を無効化する、というしくみが頻繁に繰り返されることです。 CPUの構成 1800xにはCCXと呼ばれる4コアを搭載したダイが2つ乗っています。ダイの中にはコアが4つ入っており、かつ、コアの中には2つのハイパースレッドが存在します。これを、Linuxが認識する16の論理CPUの番号と対応付けたのが次の表です
Linux カーネルのメモリ管理方法について、勉強したことをまとめる。 メモリ管理はハードウェアに強く依存するため、x86_64 かつ OS起動後に 64bitプロテクトモード に移行したあとに話を絞る。また、OS は CentOS7.6、カーネルは次のバージョンを利用する。 ]# cat /etc/redhat-release CentOS Linux release 7.6.1810 (Core) ]# uname -a Linux localhost.localdomain 3.10.0-957.21.3.el7.x86_64 #1 SMP Tue Jun 18 16:35:19 UTC 2019 x86_64 x86_64 x86_64 GNU/Linux 概要 ノイマン型アーキテクチャ コンピュータの基本的な構成のひとつ。次の図が参考になる。 ほぼ全てのコンピュータが、このアーキ
お手製のCPUの上で自分で作ったOSを動かすというのは、割と夢のある行為だと思っていて、今回それを一定のレベルですることができたので、簡単に内容についてメモをしておこうと思います。 曖昧な日本語を読むより、プログラムを読むほうが速いと思う人は、駄文を読まずにGitHubを見てください。 https://github.com/moratorium08/osmium/ 僕が書いたのはOSだけで、コアはATPが書きました。また、乗算命令の実装はdaiが書きました。 https://github.com/hitohira/yokyo 概要 RustでフルスクラッチでRISC-V(rv32im)で動作するOSの実装をしました。OSを実装するにあたり、ページングやカーネルとユーザーモードでの権限切り分け、割り込みなどの仕様を考える必要があり、これもRISC-VのPrivilegeの仕様書に従ったものに
シリコン（ケイ素）の大きな単結晶（純度99.999999999％）を、ダイヤモンドブレードでスライスして、薄いシリコンウェーハを作ります。
Latency Numbers Every Programmer Should Know より 今回、Kamueeで使われている機材でのCPUキャッシュ参照にかかる時間は、上記値とは異なりますが、メインメモリ参照がCPUキャッシュ参照と比べて著しく遅いことは変わりません。 （Intel 64とIA-32アーキテクチャのCPUでの値(単位はサイクル)は、「Intel 64 and IA-32 Architectures Optimization Reference Manual」のp.54参考にしてください。） 100Gbpsの性能をPCアーキテクチャの機材で稼働するソフトウェアで実現するために、CPUキャッシュに収めることが非常に大事なのです。 そして、CPUキャッシュに収まるようなサイズに経路情報を扱うデータを圧縮して収めることで高速化ができるのは、メインメモリからの読み込みが頻繁に発生
「この10年で最大規模となるプラットフォームの進化だ」。インテルは、7月に開催した製品発表会で新しいサーバー向けCPU「Xeonスケーラブル・プロセッサー」について、そう表現した。確かにラインアップは大幅に変わった。約20年続いているXeon（ジーオン）ブランドこそ変わっていないが、「スケーラブル」の名称を付けたほか、今回から新たに「Platinum」「Gold」「Silver」「Bronze」というサブブランドを導入。一気に51モデルを投入した。 販売施策だけでなく、新Xeonは中身も大幅に変わっている。インテルは製品発表会において「データセンター向けに最適化」という言葉を何度も使って改良点をアピールしていた。最大のポイントは、コアの接続形態を従来の「リング」から「メッシュ」に切り替えたことだ。これにより、コア間のデータ伝送の遅延を大幅に抑えられるようになった。 世代交代を迎えた新Xeo
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