FPGA ベース・ハードウェアNTPサーバ（Stratum1）特設実験サイト 概要 さくらインターネットで開発した FPGA ベース・ハードウェア NTP サーバ（Stratum1）の情報公開を行っています。 さくらインターネットでは、2020 年 3 月 17 日から2021 年 3 月 31 日までの間、単体で約10ギガビット／秒（約 1300万 リクエスト／秒）の高負荷に耐え、Stratum 1 NTP サーバーとして働く専用デジタル回路を内製設計し、FPGA 上で動作させて提供する実験を実施しました。( プレスリリースページ ) 当ページでは当時の実験の雰囲気をお伝えするとともに、開発したFPGA-NTP サーバの技術情報を公開しております。 技術解説 当試験を通して示したいコンセプト 昨今のデータセンターサービス事業においては、既製品のハードウェア（サーバー及びネットワークスイッ
さくらインターネット、福岡大学と協力し 世界最速クラスのハードウェア 時刻同期（NTP）サーバーを自社開発 ～FPGAベースの公開NTPサービスをトライアル提供～ インターネットインフラサービスを提供するさくらインターネット株式会社（本社：大阪府大阪市、代表取締役社長：田中 邦裕）は、私立総合大学の福岡大学と協力し、単体で約10ギガビット／秒（約1300万リクエスト／秒）の高負荷に耐え、Stratum1※1 NTP(Network Time Protocol) サーバーとして働く専用デジタル回路を設計から開発いたしました。また開発サーバーにて、FPGA※2上で動作させて提供する実験を開始しております。 当社データセンターで稼働する当開発サーバーと時刻表示 NTPとは、スマートフォン等を含む、ネットワークに接続される機器において、機器が持つ時計を正しい時刻へ同期するための通信プロトコルです。
[フィルター] セクションで目的のレガシー・アクセラレーション・カードを選択すると、利用可能なリソース、ソフトウェア、ドキュメントが表示されます。また、[コンテンツタイプ] での絞り込みや、[このコレクションを検索] 機能を利用することもできます。 {"limitDisplayedContent":"showAll","collectionRelationTags":{"relations":{"OR":["etm-AD7D59C9-B80E-4B2F-9A22-6922766B1780","etm-34C53777-4D82-4E94-8319-AC045E9453A4","etm-72479438-6DD7-49AA-919F-9017BC0B1062","etm-9342E535-D38A-4F10-B2A5-EC39DC191CF6","etm-10C6B29D-179C-4D7C
Integration of RF Analog The monolithic integration of direct RF-sampling data converters onto an adaptive SoC eliminates the need for external data converters, enabling a flexible solution with up to 50% reduced power and footprint over a multi-component solution–including the elimination of the power-hungry FPGA-to-Analog interfaces like JESD204. This approach also enables a highly flexible solu
Xilinx（ザイリンクス）は、RFクラスのアナログ技術を統合した「All Programmable RFSoC」について、その技術概要を発表した。 消費電力とフットプリント、従来比50～75％削減 Xilinx（ザイリンクス）は2017年2月、RFクラスのアナログ技術を統合した「All Programmable RFSoC」の要素技術について、その概要を発表した。5G Massive MIMO無線システムやミリ波無線バックホールにおいて、消費電力とフットプリントを従来に比べて50～75％も削減できるという。 All Programmable RFSoCは、TSMCの16nm FinFETプロセスを用いた「All Programmable MPSoC」をベースとしている。これに、サンプリングレートが最大4Gサンプル/秒で分解能が12ビットのA-Dコンバーターや、同じく最大6.4Gサンプル/
FPGAブームが来ています*1 。 最近年を追うごとにFPGAに関する書籍やネット上の情報が多くなり、またC言語ベースでの高位合成技術の進展やLinuxベースのシステムが作られ、FPGAはソフトウェア開発者にとっての敷居が低く使いやすくなってきています。しかし入手できる情報は特定のベンダーの製品、ツールの使用を想定した実践的なものが多く、中立的立場からFPGAの内部構成や動作する原理について解説した日本語の本はほとんど見当たりませんでした。 「FPGAの原理と構成」はそのような意味で他にはない、この本にしか載っていない事柄の多い本になっています。 FPGAの原理と構成 shop.ohmsha.co.jp 1章 FPGAを理解するための基本事項 2章 FPGAの概要 3章 FPGAの構成 4章 設計フローとツール 5章 設計技術 6章 ハードウェアアルゴリズム 7章 PLD/FPGAの応用事
##そろそろプログラマーもFPGAを触ってみよう！ これはbuilderscon tokyo 2016の発表スライドです。 ##自己紹介 @kazunori_279 クラウドのデベロッパー・アドボケイト エバンジェリストみたいなお仕事 コミュニティ支援：GCPUG、bq_sushi、TensorFlow User Group etc 趣味のFPGA 2013年くらいからいじり始め FPGAエクストリーム・コンピューティング主宰：合計8回 ##これまでに書いたFPGA記事 はてなブックマークでバズった記事たち マイクロソフトはどうやってBingをFPGAで実装したか: 952 users ハード素人が32bit CPUをFPGAで自作して動かすまで読んだ本のまとめ: 576 users 文字通り「ネットワークがコンピューター」な金融HFTでのFPGAの使われ方: 517 users JP M
Amazon Web Servicesはラスベガスで開幕した同社のイベント「AWS re:Invent 2016」で、プログラマブルなプロセッサであるFPGAを利用可能な「F1 Instance」を発表しました。 F1 Insntanceは、利用者がFPGAに30回までカスタムロジックを書き込むことが可能。ハードウェアレベルで高速にロジックを実行することができ、さまざまなアプリケーションの高速化が可能になります（修正：30回まで、というのは誤りでした）。 提供されるFPGAの仕様は次の通り。 Xilinx UltraScale+ VU9P fabricated using a 16 nm process. 64 GiB of ECC-protected memory on a 288-bit wide bus (four DDR4 channels). Dedicated PCIe x16
Pictured above is the front-end, first mixer and IF amplifier of an experimental GPS receiver. The leftmost SMA is connected to a commercial antenna with integral LNA and SAW filter. A synthesized first local oscillator drives the bottom SMA. Pin headers to the right are power input and IF output. The latter is connected to a Xilinx FPGA which not only performs DSP, but also hosts a fractional-N f
30. オークション参加システム 「広告を見る人」 人 × 広告主サイト 相性 「表示ページ」 “どの広告”を “いくら”で 入札するかを 決定 広告 × 配信ページ 相性 人 × デモグラ情報 性別、居住地域、年代 人 × 広告閲覧回数 どの広告を何回見たか 等・・・
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